CN111370403A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一外延层，位于衬底上；第二外延层，位于第一外延层上；高压器件，位于第一外延层与第二外延层中；低压器件，位于第二外延层中；以及第一隔离区，位于第一外延层与第二外延层中，第一隔离区用于隔离高压器件和低压器件。本申请通过将低压器件制作在第二外延层中，大幅度减小了低压器件的尺寸，从而使芯片的整体面积显著缩小。
Description
技术领域
本公开涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
集成电路芯片的制造成本通常由芯片面积、流片光刻层数决定，芯片面积越小、光刻层数越少，成本越低，售价越低。降低芯片制造成本可以采取不同的方式，比如同时减小面积和光刻层数、或者大幅度减小面积并有限的增加光刻层数、再或者大幅度减少光刻层数并有限的增加面积。
在现有技术中，对于减小芯片面积的方式，只能通过调整工艺、缩小规则尺寸来实现。对于低压数字电路，这一方法非常有效，然而对于高压模拟电路，尤其是对高压双极模拟电路而言，这一方法早已遇到了瓶颈，这是因为在双极工艺中，只有足够的工艺尺寸才能实现足够的高压，设计规则不能无限的缩小。因此，在标准设计规则不能缩小的情况下，只能将芯片里的各个器件区分高压和低压，对高压器件使用标准设计规则，对低压器件使用缩小的设计规则。在现有工艺中，只有设计规则大于临界值，器件耐压才能保持稳定，产品参数才能保持一致，若设计规则小于临界值，意味着电压非常大的波动，同一批次制造出的产品之间耐压变化会非常大。以60V(40V-100V)双极工艺为例，为了得到只需工作于5V的器件，会在60V器件的基础上将设计规则缩小，从而得到典型值20至30V的器件，这样可以保证电压波动时最低压达到5V以上，满足5V的应用。这种方法的思路是在与高压器件相同的高压外延层中用较小的设计规则制作低压器件，只可以将芯片面积缩小5％至15％左右，芯片面积缩的程度比较小。
发明内容
有鉴于此，本公开针对现有技术中所存在的上述问题提供了一种半导体器件及其制造方法，通过将低压器件制作在第二外延层中，大幅度减小了低压器件的尺寸，从而使芯片的整体面积显著缩小。
根据本发明的一方面，提供了一种半导体器件，包括：衬底；第一外延层，位于所述衬底上；第二外延层，位于所述第一外延层上；高压器件，位于所述第一外延层与所述第二外延层中；低压器件，位于所述第二外延层中；以及第一隔离区，位于所述第一外延层与所述第二外延层中，所述第一隔离区用于隔离所述高压器件和所述低压器件。
优选地，所述低压器件包括：阱区，位于所述第二外延层中，其中，所述阱区的掺杂浓度大于所述第二外延层。
优选地，所述低压器件还包括：第二基区，位于所述阱区中；以及第二发射区，位于所述第二基区中。
优选地，所述低压器件还包括：第二埋层，位于所述第一外延层与所述第二外延层之间；以及第二接触区，位于所述阱区中，并与所述第二埋层相连。
优选地，所述第一隔离区包括：上隔离区，所述低压器件位于所述上隔离区中；以及下隔离区，位于所述上隔离区下方，并分别与所述上隔离区以及所述衬底相连。
优选地，还包括第二隔离区，位于所述上隔离区中，并围绕所述低压器件。
优选地，所述高压器件包括：第一基区，位于所述第一外延层与所述第二外延层中；以及第一发射区，位于所述第一基区中。
优选地，所述高压器件还包括：第一埋层，位于所述第一外延层与所述衬底之间；以及第一接触区，位于所述第一外延层与所述第二外延层中，并与所述第一埋层相连。
优选地，所述第一接触区包括：浅接触区，位于所述第二外延层中；以及深接触区，位于所述第一外延层与所述第二外延层中，并分别与所述第一埋层以及所述浅接触区相连。
优选地，还包括：隔离层，位于所述第二外延层上，并具有多个接触孔；以及多条引线，位于所述隔离层上，并经由所述接触孔分别与所述浅接触区、所述第一基区、所述第一发射区、所述第二接触区、所述第二基区以及所述第二发射区相连。
优选地，所述隔离层包括：第一氧化层，位于所述第二外延层上；平坦层，位于所述第一氧化层上；第二氧化层，位于所述平坦层上；以及第三氧化层，位于所述第二平坦层上。
优选地，每条所述引线包括：第一金属层，位于所述第二氧化层上，一端沿所述第二氧化层表面横向延伸，另一端依次穿过所述平坦层与所述第一氧化层；以及第二金属层，位于所述第三氧化层上，一端沿所述第三氧化层表面横向延伸，另一端延伸至所述第三氧化层中与所述第一金属层接触。
优选地，还包括钝化层位于所述隔离层上，并覆盖所述多条引线，其中，所述钝化层具有多个开口，用于暴露至少部分引线。
优选地，所述衬底、所述第一隔离区、所述第一基区以及第二基区为第一掺杂类型，所述第一外延层、所述第二外延层、所述阱区、所述第一发射区、所述第二发射区、所述第一埋层、所述第二埋层、所述第一接触区以及所述第二接触区为第二掺杂类型。
优选地，所述第一掺杂类型选自P型掺杂或N型掺杂中的一种，所述第二掺杂类型选自P型掺杂或N型掺杂中的另一种。
优选地，所述第一外延层的厚度大于所述第二外延层的厚度。
优选地，所述第一外延层与所述第二外延层的电阻率相同。
根据本发明的另一方面，提供了一种半导体器件的制造方法，包括：在衬底上形成第一外延层；在所述第一外延层上形成第二外延层；在所述第一外延层与所述第二外延层中形成高压器件；在所述第二外延层中形成低压器件；以及在所述第一外延层与所述第二外延层中形成第一隔离区，所述第一隔离区用于隔离所述高压器件和所述低压器件。
优选地，形成所述低压器件的步骤包括：在所述第二外延层中形成阱区；增加所述阱区的掺杂浓度，以使所述阱区的掺杂浓度大于所述第二外延层；以及将所述阱区向所述第一外延层扩散。
优选地，形成所述第一隔离区的步骤包括：在第一外延层中形成上隔离区，其中，在形成所述第二外延层的步骤中，所述上隔离区分别在所述第一外延层与所述第二外延层中扩散。
优选地，形成所述低压器件的步骤还包括：在所述上隔离区中形成第二埋层，其中，在形成所述第二外延层的步骤中，所述第二埋层分别向第二外延层与所述第一外延层中扩散，其中，所述第二埋层与所述上隔离区的扩散在所述阱区的退火工艺中同步进行。
优选地，形成所述高压器件的步骤包括：在所述衬底与所述第一外延层之间形成第一埋层；以及在所述第一外延层与所述第二外延层中形成深接触区，所述深接触区与所述第一埋层相连，其中，所述阱区、所述第二埋层以及所述上隔离区的扩散在所述深接触区的退火工艺中同步进行，所述阱区与所述第二埋层在所述深接触区的退火工艺中连通。
优选地，形成所述低压器件的步骤还包括：在所述阱区中形成第二基区；以及在所述第二基区中形成第二发射区。
优选地，形成所述低压器件的步骤还包括：在所述阱区中形成第二接触区，所述第二接触区与所述第二埋层相连。
优选地，形成所述第一隔离区的步骤还包括：在所述衬底中形成下隔离区，其中，所述下隔离区扩散分别在形成所述第一外延层、形成所述第二埋层的退火工艺、形成所述阱区的退火工艺以及形成所述深接触区的退火工艺中进行，所述上隔离层与所述下隔离层在所述深接触区的退火工艺中连通。
优选地，还包括在所述上隔离区中形成第二隔离区，所述第二隔离区围绕所述低压器件。
优选地，形成所述高压器件的步骤还包括：在所述第一外延层与所述第二外延层中形成第一基区；以及在所述第一基区中形成第一发射区；在所述第二外延层中形成浅接触区；以及所述深接触区分与所述浅接触区相连构成第一接触区。
优选地，所述第二隔离区与所述第一基区同时形成。
优选地，所述第二接触区、所述第一发射区以及所述浅接触区同时形成。
优选地，还包括：在所述第二外延层上形成隔离层，所述隔离层并具有多个接触孔；以及在所述隔离层上形成多条引线，所述多条引线并经由所述接触孔分别与所述浅接触区、所述第一基区、所述第一发射区、所述第二接触区、所述第二基区以及所述第二发射区相连。
优选地，形成所述隔离层的步骤包括：在所述第二外延层上形成第一氧化层；在所述第一氧化层上形成平坦层；在所述平坦层上形成第二氧化层；以及在所述第二平坦层上形成第三氧化层。
优选地，形成每条所述引线的步骤包括：在所述第二氧化层上形成第一金属层，一端沿所述第二氧化层表面横向延伸，另一端依次穿过所述平坦层与所述第一氧化层；以及在所述第三氧化层上形成第二金属层，一端沿所述第三氧化层表面横向延伸，另一端延伸至所述第三氧化层中与所述第一金属层接触。
优选地，还包括在所述隔离层上形成钝化层，所述隔离层覆盖所述多条引线，其中，所述钝化层具有多个开口，用于暴露至少部分引线。
优选地，所述第一外延层的厚度大于所述第二外延层的厚度。
优选地，所述第一外延层与所述第二外延层的电阻率相同。
优选地，所述衬底、所述第一隔离区、所述第一基区以及第二基区为第一掺杂类型，所述第一外延层、所述第二外延层、所述阱区、所述第一发射区、所述第二发射区、所述第一埋层、所述第二埋层、所述第一接触区以及所述第二接触区为第二掺杂类型。
优选地，所述第一掺杂类型选自P型掺杂或N型掺杂中的一种，所述第二掺杂类型选自P型掺杂或N型掺杂中的另一种。
根据本发明实施例的半导体器件及其制造方法，通过在衬底上依次形成第一外延层与第二外延层，分别将高压器件制作在第一外延层与第二外延层中，将低压器件制作在第二外延层中，并通过第一隔离区围绕低压器件，将低压器件与高压器件隔离，对低压器件使用缩小的设计规则，大幅度减小了低压器件的尺寸，从而显著地缩小了使芯片的整体面积，达到了降低成本的目的。与现有技术相比，本发明实施例的半导体器件及其制造方法，通过将低压器件制作在第二外延层中的结构，代替了现有技术中将低压器件与高压器件制作在同一外延层中的结构，通过高压工艺，将低压器件制作在低压外延层中，从而大幅度缩小低压器件的面积，进而显著缩小整体芯片的面积。
进一步地，在形成低压器件时，对第二外延层进行局部掺杂，通过对第二外延层中的阱区进行掺杂浓度的局部加浓，使得低压器件中各结构之间的平面横向距离减小，同时减小横向扩散。另外，由于第二外延层位于第一外延层上方，掺杂的深度降低，从而大幅缩小了低压器件的尺寸。在一些优选实施例中，通过在第二外延层中制作掺杂类型相同的阱区，增加了部分第二外延层的浓度，并通过降低第二外延层的厚度，进一步缩小了对低压器件使用的横向设计规则，从而减小了芯片的面积。
此外，由于第一隔离区分为上隔离区与下隔离区，在第一外延层与第二外延层中，上隔离区与下隔离区各自分别扩散至连通，由于掺杂区域的横向扩散的范围越大，该掺杂区域与旁边其它结构的有效间距就会变小，从而使得器件的耐压性能降低，因此，在本实施例中采用二次扩散既上隔离区与下隔离区各自分别扩散，从而减小横向扩散长度，这样利于缩小芯片面积，降低制造成本。同理，阱区与埋层分别扩散至连通，减小了横向扩散长度。
本发明的半导体器件的制造方法可用于制造一款工作于40-100V的集成电路芯片，现有的制造方法中需要的光刻层数为13层，其中，70％的芯片面积为1-5V器件(即低压器件)，本发明的制造方法中芯片的高压器件已采用在高压外延层(第一外延层与第二外延层)中缩小设计规则的方法减小了面积。并在此基础上，对该芯片的低压器件改用在低压外延(第二外延层)中缩小设计规则减小了面积，整体芯片面积缩小了56％，同时光刻层数增加为17层，相比原有的13层增加了31％，但总体芯片成本下降了25％，效果显著。本发明芯片面积显著缩小使得成本的明显下降足以抵消增加光刻层的成本上升，总体成本明显下降。
附图说明
通过以下参照附图对本公开实施例进行描述，本公开的上述以及其他目的、特征和优点将更为清楚。
图1示出了本公开实施例的半导体器件的结构示意图。
图2至图17示出了根据本发明实施例的半导体器件的制造方法在各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出了本公开实施例的半导体器件的结构示意图。
如图1所示，本公开实施例的半导体器件包括：衬底100、第一外延层211、第二外延层212、第一隔离区310、第二隔离区320、高压器件410、低压器件420、隔离层510、多条引线520、以及钝化层530。第一隔离区310包括：下隔离区311与上隔离区312，高压器件410包括：第一埋层411、第一基区412、第一发射区413以及第一接触区(包括深接触区414与浅接触区415)，低压器件420包括：第二埋层421、阱区422、第二基区423、第二发射区424以及第二接触区425，隔离层510包括：第一氧化层511、平坦层512、第二氧化层513以及第四氧化层514，每条引线520包括第一金属层521与第二金属层522。其中，衬底100、第一隔离区310、第二隔离区320、第一基区412以及第二基区423为第一掺杂类型，第一外延层211、第二外延层212、第一埋层411、第一发射区413、深接触区414、浅接触区415、第二埋层421、阱区422、第二发射区424以及第二接触区425为第二掺杂类型。在本实施例中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂。然而本发明实施例并不限于此，本领域技术人员可根据需要对掺杂类型进行其他设置，例如第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂。
在本实施例中，第一外延层211位于衬底100上。第二外延层212位于第一外延层211上。高压器件410位于第一外延层211与第二外延层212中。低压器件420位于第二外延层212中。其中，由于低压器件420只设置在第二外延层212中，而高压器件410同时在第一外延层211和第二外延层212中，并且由于低压器件420的电压限制，整个器件的高耐压的实现需要依靠第一外延层211来承担，因此第一外延层211的厚度需要大于第二外延层212的厚度。在本实施例中，第一外延层211与第二外延层212的电阻率相同。
第一隔离区310位于第一外延层211与第二外延层212中，至少部分第一隔离区310围绕低压器件420，用于隔离低压器件410与高压器件420。第二隔离区320位于上隔离区312中，并围绕低压器件420。隔离层510位于第二外延层212上，并具有多个接触孔。多条引线520位于隔离层510上，并经由接触孔分别与浅接触区415、第一基区412、第一发射区413、第二接触区425、第二基区423、以及第二发射区424相连。钝化层530位于隔离层510上覆盖多条引线520，钝化层530具有多个开口531，用于暴露至少部分引线。在第一隔离区310中，上隔离区312围绕低压器件420，下隔离区311位于上隔离区312下方，并分别与上隔离区312以及衬底100相连。
在高压器件410中，第一埋层411位于第一外延层211与衬底100之间，第一基区412位于第一外延层211与第二外延层212中，第一发射区413位于第一基区412中，浅接触区415位于第二外延层212中，深接触区414位于第一外延层211与第二外延层212中，并分别与第一埋层411以及浅接触区415相连。
在低压器件420中，第二埋层421位于第一外延层211与第二外延层212之间，阱区422位于第二外延层212中，第二基区423位于阱区422中，第二发射区424位于第二基区423中，第二接触区425位于阱区422中，并与第二埋层421相连。
为了利用高压器件410的浅接触区415形成低压器件的第二接触区425，而浅接触区415结深小于深接触区414的一半，为了第二接触区425与第二埋层421相连通，因此在设置外延层参数时，第二外延层212的厚度需要小于第一外延层211。
又由于阱区422提高了局部第二外延层212的浓度，从而得以在更小的横向设计规则(横向间距)下实现电参数的稳定和一致，不需要为了满足电参数的最低要求而大幅扩大横向设计规则，从而缩小了低压器件420以及整个芯片的面积。
下面将结合图2至图17对图1的半导体器件的制造方法进行详细说明。
该制造方法开始于衬底100，在衬底100上形成第一埋层411，如图2所示。
在该步骤中，在衬底100上形成第一牺牲层101，利用光刻、刻蚀工艺在第一牺牲层101上形成第一埋层的刻蚀窗口1011，经刻蚀窗口1011对衬底100进行离子掺杂，再经过退火、氧化工艺形成第一埋层411。其中，衬底100为P型掺杂的晶向硅层，第一埋层411的掺杂类型为N型掺杂，掺杂杂质包括：砷元素、磷元素、以及锑元素中的一种，第一牺牲层101的材料包括二氧化硅。
进一步地，在衬底100中形成下隔离区311，如图3所示。
在该步骤中，去除上一步骤中在衬底100表面形成的第一牺牲层101，并在衬底100的表面形成第二牺牲层102，利用光刻工艺在第二牺牲层102上形成掩膜，经掩膜对衬底100进行离子掺杂，再经过退火工艺形成下隔离区311。其中，下隔离区311的掺杂类型为P型掺杂，掺杂杂质包括硼单质或含硼的化合物，第二牺牲层102的材料包括二氧化硅。
在一些其他实施例中，可以不去除第一牺牲层101，利用光刻、刻蚀的工艺在第一牺牲层101上形成下隔离区的刻蚀窗口，经刻蚀窗口对衬底100进行离子掺杂，再经过退火、氧化工艺形成下隔离区311。
进一步地，在衬底100上形成第一外延层211，如图4所示。
在该步骤中，去除上一步骤中在衬底100表面形成的第二牺牲层102，利用沉积工艺在衬底100上形成适用于高压器件的第一外延层211，在此过程中，第一埋层411与下隔离区311分别向上扩散至第一外延层211中，其中，第一外延层211的电阻率较大，且掺杂类型为N型掺杂。
进一步地，在第一外延层211中形成上隔离区312，如图5所示。
在该步骤中，在第一外延层211上形成第三牺牲层103，利用光刻、刻蚀的工艺在第三牺牲层103上形成上隔离区的刻蚀窗口1031，经刻蚀窗口1031对第一外延层211进行离子掺杂，再经过退火、氧化工艺形成上隔离区312，其中，上隔离区312的掺杂类型为P型掺杂，掺杂杂质包括硼单质或含硼的化合物，第三牺牲层103的材料包括二氧化硅。
进一步地，在上隔离区312中形成第二埋层421，如图6所示。
在该步骤中，去除上一步骤中在第一外延层211表面形成的第三牺牲层103，并在第一外延层211上形成第四牺牲层104。利用光刻、刻蚀的工艺在第四牺牲层104上形成第二埋层的刻蚀窗口1041，经刻蚀窗口1041对第一外延层211进行离子掺杂，再经过退火、氧化工艺形成第二埋层421。其中，第二埋层421的掺杂类型为N型掺杂，掺杂杂质包括：砷元素、磷元素、以及锑元素中的一种，第四牺牲层104的材料包括二氧化硅。
进一步地，在第一外延层211上形成第二外延层212，如图7所示。
在该步骤中，去除上一步骤中在第一外延层211表面形成的第四牺牲层104。利用沉积工艺在第一外延层211上形成第二外延层212，在此过程中，下隔离区311与上隔离区312分别在第一外延层211与第二外延层212中得到了部分扩散，第二埋层421向上扩散至第二外延层212中，并向下扩散至第一外延层211中。其中，第二外延层212的电阻率与第一外延层212的电阻率相等，第二外延层212的掺杂类型为N型掺杂。
在本实施例中，第一外延层211的厚度大于第二外延层212的厚度。这是由于在下述步骤中会在第二外延层212中形成低压器件，在第一外延层211与第二外延层212中形成高压器件。将低压器件的尺寸做小后，低压器件的耐压程度受到限制，整个器件(包括低压器件与高压器件)的高耐压的实现需要依靠第一外延层211来承担，因此在设置外延层参数时，第一外延层211的厚度需要大于第二外延层212的厚度。
进一步地，在第二外延层212中形成阱区422，如图8所示。
在该步骤中，在第二外延层212上形成第五牺牲层105，利用光刻工艺在第五牺牲层105上形成掩膜，经掩膜对第二外延层212进行离子掺杂，再经过退火、氧化工艺形成阱区422。
在本实施例中，需要额外增加阱区422的掺杂浓度，使得阱区422的掺杂浓度大于第二外延层212的掺杂浓度。其中，阱区422的掺杂类型为N型掺杂，掺杂杂质包括磷元素，第五牺牲层105的材料包括二氧化硅。在退火过程中，下隔离区311与上隔离区312分别在第一外延层211与第二外延层212中进一步扩散。
在本实施例中，由于阱区422提高了局部第二外延层212的浓度，从而得以在更小的横向设计规则下实现电参数的稳定和一致，不需要为了满足电参数的最低要求而大幅扩大横向设计规则，从而缩小了低压器件420以及整个芯片的面积。
进一步地，在第一外延层211与第二外延层212中形成深接触区414，如图9所示。
在该步骤中，利用光刻、刻蚀的工艺在第五牺牲层105上形成深接触区的刻蚀窗口1051，经刻蚀窗口1051对第一外延层211与第二外延层212进行离子掺杂，再经过退火、氧化工艺形成深接触区414，其中，深接触区414的掺杂类型为N型掺杂。在退火过程中，下隔离区311与上隔离区312分别在第一外延层211与第二外延层212中完全扩散至上下连通，上隔离区312穿通第二外延层212延伸至下隔离区311的表面，阱区422在第二外延层212中扩散并与第二埋层421相连。
由于掺杂区域的横向扩散的范围越大，该掺杂区域与旁边其它结构的有效间距就会变小，从而使得器件的耐压性能降低，因此，在本实施例中采用二次扩散减小横向扩散长度，即避免横向扩散范围太大，这样利于缩小芯片面积，并且由于芯片的面积较小，使得制造成本降低。
在具体的实施例中，可以简单认为横向扩散长度与纵向扩散深度相同。举例：从表面往下扩散穿透10微米外延厚度，那么横向扩散长度也是10微米。如果把一个外延层拆分成两层分别为5微米厚度的外延层，让上下隔离区321、311从两层外延的界面处向上和下同时扩散，那么横向扩散长度只需要5微米即可，这样横向扩散就比前述单层10微米外延时少5微米。当然，按照上述设置，第一外延层的厚度应大于第二外延层的厚度。
进一步地，在第一外延层211与第二外延层212中形成第一基区412，在上隔离区312中形成第二隔离区320，如图10所示。
在该步骤中，去除形成在第二外延层212表面上的第五牺牲层105，并在第二外延层212表面形成第一氧化层511，利用光刻工艺在第一氧化层511上形成掩膜，经掩膜对第二外延层212进行离子掺杂，再经过退火、氧化工艺形成第一基区412与第二隔离区320。其中，第一基区412、第二隔离区320的掺杂类型均为P型掺杂，掺杂杂质均包括：硼单质或含硼的化合物，并且第二隔离区320的掺杂浓度大于上隔离区312的掺杂浓度。在退火过程中，下隔离区311与上隔离区312在第一外延层211与第二外延层212中连通的更彻底。
进一步地，在第一基区412中形成第一发射区413、在第二外延层212中形成浅接触区415、以及在阱区422中形成第二接触区425，如图11所示。
在该步骤中，利用光刻、刻蚀的工艺在第一氧化层511上形成浅接触区的刻蚀窗口505、第二接触区的刻蚀窗口506、以及第一发射区413的刻蚀窗口507，经刻蚀窗口505、506、507分别对第二外延层212、阱区422以及第一基区412进行离子掺杂，再经过退火、氧化工艺形成与深接触区424相连的浅接触区415、与第二埋层421相连的第二接触区425以及第一发射区413。其中，第二接触区425、浅接触区415以及第一发射区413的掺杂类型为N型掺杂，掺杂杂质包括磷元素，第一氧化层511的材料包括氧化硅。
进一步地，在阱区422中形成第二基区423，如图12所示。
在该步骤中，利用光刻、刻蚀的工艺在第一氧化层511上形成第二基区的刻蚀窗口508，经刻蚀窗口508对阱区422进行离子掺杂，再经过退火、氧化工艺形成第二基区423。其中，第二基区423的掺杂类型为P型掺杂，掺杂杂质均包括硼单质或含硼的化合物。
进一步地，在第二基区423中形成第二发射区424，如图13所示。
在该步骤中，利用光刻工艺在第一氧化层511上形成掩膜，经掩膜对第二基区423进行离子掺杂，再经过退火、氧化工艺形成第二发射区424。其中，第二发射区424的掺杂类型为N型掺杂，掺杂杂质包括：砷元素或磷元素。在离子掺杂完成后利用灰化工艺去除光刻掩膜。
进一步地，在第一氧化层511上依次形成平坦层512与第二氧化层513，如图14所示。
在该步骤中，利用回流工艺(reflow)在第一氧化层511上形成平坦层512，由于第一氧化层511的表面不平整，平坦层512可以提高器件的平整度。再利用淀积工艺在平坦层512上形成第二氧化层513，其中，平坦层512的材料包括硼磷硅玻璃(BPSG)，第二氧化层513的材料包括二氧化硅。
进一步地，在第二氧化层513上形成第一金属层521，如图15所示。
在该步骤中，利用光刻、刻蚀的工艺形成穿过第一氧化层511、平坦层512以及第一氧化层511的多个接触孔。在第二氧化层513上淀积金属，利用光刻、刻蚀的工艺形成图案化的第一金属层521，部分第一金属层521填充在多个接触孔中。形成的第一金属层521位于第二氧化层513上，一端沿第二氧化层表513面横向延伸；另一端依次穿过平坦层512与第一氧化层511分别与浅接触区415、第一基区412、第一发射区413、第二接触区425、第二基区423、以及第二发射区424相连。
进一步地，覆盖第一金属层521在第二氧化层513上形成第三氧化层514，并在第三氧化层514上形成第二金属层522，如图16所示。
在该步骤中，利用淀积工艺在第二氧化层513上形成第三氧化层514，并利用光刻、刻蚀的工艺在第三氧化层514中形成多个接触孔。在第三氧化层514上淀积金属，利用光刻、刻蚀的工艺形成图案化的第二金属层522，部分第二金属层522填充在多个接触孔中。形成的第二金属层522位于所述第三氧化层514上，一端沿第三氧化层514表面横向延伸；另一端延伸至第三氧化层514中与第一金属层521接触，从而进一步与浅接触区415、第一基区412、第一发射区413、第二接触区425、第二基区423、以及第二发射区424相连，以实现低压器件与高压器件的电性引出。
进一步地，覆盖第二金属层522在第三氧化层514上形成钝化层530，如图17所示。
在该步骤中，利用淀积工艺在第三氧化层514上形成钝化层530，再利用光刻、刻蚀的工艺在钝化层530上形成用于暴露至少部分引线的多个开口531，多个开口531是用于将芯片通过封装引线连接到外部的窗口，从而形成如图1所示的半导体器件。
在一些具体实施例中，本发明的半导体器件的制造方法可用于制造一款工作于40-100V的集成电路芯片，现有的制造方法中需要的光刻层数为13层，其中，70％的芯片面积为1-5V器件(即低压器件)，本发明的制造方法中芯片的高压器件已采用在高压外延层(第一外延层与第二外延层)中缩小设计规则的方法减小了面积。并在此基础上，对该芯片的低压器件改用在低压外延(第二外延层)中缩小设计规则减小了面积，整体芯片面积缩小了56％，同时光刻层数增加为17层，相比原有的13层增加了31％，但总体芯片成本下降了25％，效果显著。本发明芯片面积显著缩小使得成本的明显下降足以抵消增加光刻层的成本上升，总体成本明显下降。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。
Claims (37)
1.一种半导体器件，其特征在于，包括：
衬底；
第一外延层，位于所述衬底上；
第二外延层，位于所述第一外延层上；
高压器件，位于所述第一外延层与所述第二外延层中；
低压器件，位于所述第二外延层中；以及
第一隔离区，位于所述第一外延层与所述第二外延层中，所述第一隔离区用于隔离所述高压器件和所述低压器件。
2.根据权利要求1所述的半导体器件，其特征在于，所述低压器件包括：
阱区，位于所述第二外延层中，
其中，所述阱区的掺杂浓度大于所述第二外延层。
3.根据权利要求2所述的半导体器件，其中，所述低压器件还包括：
第二基区，位于所述阱区中；以及
第二发射区，位于所述第二基区中。
4.根据权利要求3所述的半导体器件，其特征在于，所述低压器件还包括：
第二埋层，位于所述第一外延层与所述第二外延层之间；以及
第二接触区，位于所述阱区中，并与所述第二埋层相连。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一隔离区包括：
上隔离区，所述低压器件位于所述上隔离区中；以及
下隔离区，位于所述上隔离区下方，并分别与所述上隔离区以及所述衬底相连。
6.根据权利要求5所述的半导体器件，其特征在于，还包括第二隔离区，位于所述上隔离区中，并围绕所述低压器件。
7.根据权利要求6所述的半导体器件，其特征在于，所述高压器件包括：
第一基区，位于所述第一外延层与所述第二外延层中；以及
第一发射区，位于所述第一基区中。
8.根据权利要求7所述的半导体器件，其特征在于，所述高压器件还包括：
第一埋层，位于所述第一外延层与所述衬底之间；以及
第一接触区，位于所述第一外延层与所述第二外延层中，并与所述第一埋层相连。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一接触区包括：
浅接触区，位于所述第二外延层中；以及
深接触区，位于所述第一外延层与所述第二外延层中，并分别与所述第一埋层以及所述浅接触区相连。
10.根据权利要求9所述的半导体器件，其特征在于，还包括：
隔离层，位于所述第二外延层上，并具有多个接触孔；以及
多条引线，位于所述隔离层上，并经由所述接触孔分别与所述浅接触区、所述第一基区、所述第一发射区、所述第二接触区、所述第二基区以及所述第二发射区相连。
11.根据权利要求10所述的半导体器件，其特征在于，所述隔离层包括：
第一氧化层，位于所述第二外延层上；
平坦层，位于所述第一氧化层上；
第二氧化层，位于所述平坦层上；以及
第三氧化层，位于所述第二平坦层上。
12.根据权利要求11所述的半导体器件，其特征在于，每条所述引线包括：
第一金属层，位于所述第二氧化层上，一端沿所述第二氧化层表面横向延伸，另一端依次穿过所述平坦层与所述第一氧化层；以及
第二金属层，位于所述第三氧化层上，一端沿所述第三氧化层表面横向延伸，另一端延伸至所述第三氧化层中与所述第一金属层接触。
13.根据权利要求10所述的半导体器件，其特征在于，还包括钝化层位于所述隔离层上，并覆盖所述多条引线，
其中，所述钝化层具有多个开口，用于暴露至少部分引线。
14.根据权利要求9所述的半导体器件，其特征在于，所述衬底、所述第一隔离区、所述第一基区以及第二基区为第一掺杂类型，
所述第一外延层、所述第二外延层、所述阱区、所述第一发射区、所述第二发射区、所述第一埋层、所述第二埋层、所述第一接触区以及所述第二接触区为第二掺杂类型。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一掺杂类型选自P型掺杂或N型掺杂中的一种，所述第二掺杂类型选自P型掺杂或N型掺杂中的另一种。
16.根据权利要求1-15任一所述的半导体器件，其特征在于，所述第一外延层的厚度大于所述第二外延层的厚度。
17.根据权利要求1-15任一所述的半导体器件，其特征在于，所述第一外延层与所述第二外延层的电阻率相同。
18.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成第一外延层；
在所述第一外延层上形成第二外延层；
在所述第一外延层与所述第二外延层中形成高压器件；
在所述第二外延层中形成低压器件；以及
在所述第一外延层与所述第二外延层中形成第一隔离区，所述第一隔离区用于隔离所述高压器件和所述低压器件。
19.根据权利要求18所述的制造方法，其特征在于，形成所述低压器件的步骤包括：
在所述第二外延层中形成阱区；
增加所述阱区的掺杂浓度，以使所述阱区的掺杂浓度大于所述第二外延层；以及
将所述阱区向所述第一外延层扩散。
20.根据权利要求19所述的制造方法，其特征在于，形成所述第一隔离区的步骤包括：在第一外延层中形成上隔离区，
其中，在形成所述第二外延层的步骤中，所述上隔离区分别在所述第一外延层与所述第二外延层中扩散。
21.根据权利要求20所述的制造方法，其特征在于，形成所述低压器件的步骤还包括：在所述上隔离区中形成第二埋层，
其中，在形成所述第二外延层的步骤中，所述第二埋层分别向第二外延层与所述第一外延层中扩散，
其中，所述第二埋层与所述上隔离区的扩散在所述阱区的退火工艺中同步进行。
22.根据权利要求21所述的制造方法，其特征在于，形成所述高压器件的步骤包括：
在所述衬底与所述第一外延层之间形成第一埋层；以及
在所述第一外延层与所述第二外延层中形成深接触区，所述深接触区与所述第一埋层相连，
其中，所述阱区、所述第二埋层以及所述上隔离区的扩散在所述深接触区的退火工艺中同步进行，所述阱区与所述第二埋层在所述深接触区的退火工艺中连通。
23.根据权利要求22所述的制造方法，其特征在于，形成所述低压器件的步骤还包括：
在所述阱区中形成第二基区；以及
在所述第二基区中形成第二发射区。
24.根据权利要求23所述的制造方法，其特征在于，形成所述低压器件的步骤还包括：
在所述阱区中形成第二接触区，所述第二接触区与所述第二埋层相连。
25.根据权利要求24所述的制造方法，其特征在于，形成所述第一隔离区的步骤还包括：在所述衬底中形成下隔离区，
其中，所述下隔离区扩散分别在形成所述第一外延层、形成所述第二埋层的退火工艺、形成所述阱区的退火工艺以及形成所述深接触区的退火工艺中进行，所述上隔离层与所述下隔离层在所述深接触区的退火工艺中连通。
26.根据权利要求25所述的制造方法，其特征在于，还包括在所述上隔离区中形成第二隔离区，所述第二隔离区围绕所述低压器件。
27.根据权利要求26所述的制造方法，其特征在于，形成所述高压器件的步骤还包括：
在所述第一外延层与所述第二外延层中形成第一基区；以及
在所述第一基区中形成第一发射区；
在所述第二外延层中形成浅接触区；以及
所述深接触区分与所述浅接触区相连构成第一接触区。
28.根据权利要求27所述的制造方法，其特征在于，所述第二隔离区与所述第一基区同时形成。
29.根据权利要求27所述的制造方法，其特征在于，所述第二接触区、所述第一发射区以及所述浅接触区同时形成。
30.根据权利要求27所述的制造方法，其特征在于，还包括：
在所述第二外延层上形成隔离层，所述隔离层并具有多个接触孔；以及
在所述隔离层上形成多条引线，所述多条引线并经由所述接触孔分别与所述浅接触区、所述第一基区、所述第一发射区、所述第二接触区、所述第二基区以及所述第二发射区相连。
31.根据权利要求30所述的制造方法，其特征在于，形成所述隔离层的步骤包括：
在所述第二外延层上形成第一氧化层；
在所述第一氧化层上形成平坦层；
在所述平坦层上形成第二氧化层；以及
在所述第二平坦层上形成第三氧化层。
32.根据权利要求31所述的制造方法，其特征在于，形成每条所述引线的步骤包括：
在所述第二氧化层上形成第一金属层，一端沿所述第二氧化层表面横向延伸，另一端依次穿过所述平坦层与所述第一氧化层；以及
在所述第三氧化层上形成第二金属层，一端沿所述第三氧化层表面横向延伸，另一端延伸至所述第三氧化层中与所述第一金属层接触。
33.根据权利要求30所述的制造方法，其特征在于，还包括在所述隔离层上形成钝化层，所述隔离层覆盖所述多条引线，
其中，所述钝化层具有多个开口，用于暴露至少部分引线。
34.根据权利要求18-34任一所述的制造方法，其特征在于，所述第一外延层的厚度大于所述第二外延层的厚度。
35.根据权利要求18-34任一所述的制造方法，其特征在于，所述第一外延层与所述第二外延层的电阻率相同。
36.根据权利要求30所述的制造方法，其特征在于，所述衬底、所述第一隔离区、所述第一基区以及第二基区为第一掺杂类型，
所述第一外延层、所述第二外延层、所述阱区、所述第一发射区、所述第二发射区、所述第一埋层、所述第二埋层、所述第一接触区以及所述第二接触区为第二掺杂类型。
37.根据权利要求36所述的制造方法，其特征在于，所述第一掺杂类型选自P型掺杂或N型掺杂中的一种，所述第二掺杂类型选自P型掺杂或N型掺杂中的另一种。
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| KR20070061361A (ko) * | 2005-12-09 | 2007-06-13 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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