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CN111367729A - 一种结合CPLD与UART的debug方法、系统及设备 - Google Patents

一种结合CPLD与UART的debug方法、系统及设备 Download PDF

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CN111367729A CN202010094806.7A CN202010094806A CN111367729A CN 111367729 A CN111367729 A CN 111367729A CN 202010094806 A CN202010094806 A CN 202010094806A CN 111367729 A CN111367729 A CN 111367729A
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gpio
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Suzhou Inspur Intelligent Technology Co Ltd
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Abstract

本发明提出的一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。

Description

一种结合CPLD与UART的debug方法、系统及设备
技术领域
本发明涉及计算机应用技术领域，更具体的说是涉及一种结合CPLD与UART的debug方法、系统及设备。
背景技术
复杂可程式逻辑装置(英语：Complex Programmable Logic Device,CPLD)，CPLD适合用来实现各种运算和组合逻辑(combinational logic)。一颗CPLD内等于包含了数颗的PAL(可程式阵列逻辑)，各PAL(逻辑区段)间的互接连线也可以进行程式性的规划、烧录，CPLD运用这种多合一(All-In-One)的整合作法，使其一颗就能实现数千个逻辑闸，甚至数十万个逻辑闸才能构成的电路。CPLD在现今的电子电路设计中有很多应用。
CPLD有非常多的GPIO脚位，可用来当作输入或是输出高逻辑或低逻辑准位，举例来说，在服务器当中会有很多电源模组的enable输出信号，或是从电源模组输入powergood信号，或是从不同缆线及部件的present输入信号，以及各式各样的高准备低准位的select输出信号，还有各芯片的reset输出讯号…等等。以上只列出几个大的分类，CPLD还包含了各式许许多多的控制讯号。当在研发除错的过程中，我们常常要针对CPLD的GPIO讯号去做量测，确保GPIO的逻辑准位是符合预期的。
通常，研发/测试人员的要得到CPLD的GPIO逻辑准位，必须要透过万用电表去针对该讯号单独量测。如果要量测的点很多，则每个讯号都需要单独量测，而部分量测点因为机构限制，往往量测不方便，或是量测点在板子背面，需要将整片板子翻过来才有办法得到该讯号的逻辑准位。而当问题发生时，必须透过人为打开机壳上盖，才有办法量测到讯号准位。往往造成问题发生的讯号已经改变，无法的得到GPIO最即时的信号准位。
发明内容
针对以上问题，本发明的目的在于提供一种结合CPLD与UART的debug方法、系统及设备，有效的解决量测CPLD的GPIO讯号量测取得不方便的问题，以及每次只能量测一个讯号的问题，幷且需要透过人为才有办法量测GPIO的准位。
本发明为实现上述目的，通过以下技术方案实现：一种结合CPLD与UART的debug方法，包括：
将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；
建立预设字符与CPLD信号端的逻辑准位的对应关系；
将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
通过UART将CPLD的信号符码发送至测试数据采集端。
进一步，还包括：
通过UART将CPLD的信号符码发送至BMC；
BMC将收到的CPLD的信号符码写入预设的log文件中。
进一步，所述CPLD的信号端包括：
输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；
输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。
进一步，所述建立预设字符与CPLD信号端的逻辑准位的唯一对应关系包括：GPIO_1为低逻辑准位输入时，用字符0表示；
GPIO_1为高逻辑准位输入时，用字符1表示；
GPIO_2为低逻辑准位输入时，用字符0表示；
GPIO_2为高逻辑准位输入时，用字符1表示；
GPIO_2为高高阻抗逻辑准位输入时，用字符Z表示。
进一步，所述UART采用型号为XR21V14x的通用异步收发器。
相应的，本发明还公开了一种结合CPLD与UART的debug系统，包括：
数据采集模块，用于将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；连接模块，用于建立预设字符与CPLD信号端的逻辑准位的对应关系；
转换模块，用于将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
第一符码发送模块，用于通过UART将CPLD的信号符码发送至测试数据采集端。
进一步，还包括：
第二符码发送模块，用于通过UART将CPLD的信号符码发送至BMC；
符码记录模块，用于BMC将收到的CPLD的信号符码写入预设的log文件中。
相应的，本发明还公开了一种结合CPLD与UART的debug设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上文任一项所述结合CPLD与UART的debug方法步骤。
对比现有技术，本发明有益效果在于：本发明提供了一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。
另外，本发明通过UART通讯介面除了传送GPIO所对应的符码以外，还可以传送CPLD内部的状态机(state machine)，或是内部变数的状态，帮助开发/测试人员进行开发/除错。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
附图1是本发明的方法流程图。
附图2是本发明的系统结构图。
附图3是本发明的实施架构示意图。
附图4是本发明的逻辑准位的字符表示对照表。
具体实施方式
下面结合附图对本发明的具体实施方式做出说明。
如图1所示，本发明提供了一种结合CPLD与UART的debug方法，包括：
将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位。其中，所述CPLD的信号端包括：输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。
建立预设字符与CPLD信号端的逻辑准位的对应关系。具体包括：
GPIO_1为低逻辑准位输入时，用字符0表示；
GPIO_1为高逻辑准位输入时，用字符1表示；
GPIO_2为低逻辑准位输入时，用字符0表示；
GPIO_2为高逻辑准位输入时，用字符1表示；
GPIO_2为高高阻抗逻辑准位输入时，用字符Z表示。
将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码。
通过UART将CPLD的信号符码发送至测试数据采集端。
通过UART将CPLD的信号符码发送至BMC。
BMC将收到的CPLD的信号符码写入预设的log文件中。
另外，所述UART采用型号为XR21V14x的通用异步收发器。
在上述基础上，如图3所示，本实施例建立了一个最基本的架构，CPLD只有一个输入一个输出讯号，其中GPIO_1为输入讯号，GPIO_2为输出讯号。输入讯号有高逻辑准位与低逻辑准位两种状态，输出讯号除了高逻辑准位与低逻辑准位两种状态，还多了高阻抗状态(high impedance state,High-Z)。
图4则是两个GPIO所有输入输出可能逻辑状态，将代表的符码透过UART介面传输出去，使用者解读代表的符码后即可知道目前CPLD中每个GPIO逻辑准位是多少。举例来说，UART传输的符码是Z0，则表示GPIO_1是低逻辑准位输入，GPIO_2是高阻抗逻辑准位输出。以上原理可套用到更多GPIO上面，只要事先定义好不同符码代表的GPIO讯号是多少。
相应的，如图2所示，本发明还公开了一种结合CPLD与UART的debug系统，包括：
数据采集模块，用于将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；连接模块，用于建立预设字符与CPLD信号端的逻辑准位的对应关系；
转换模块，用于将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
第一符码发送模块，用于通过UART将CPLD的信号符码发送至测试数据采集端；
第二符码发送模块，用于通过UART将CPLD的信号符码发送至BMC；
符码记录模块，用于BMC将收到的CPLD的信号符码写入预设的log文件中。
相应的，本发明还公开了一种结合CPLD与UART的debug设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上文任一项所述结合CPLD与UART的debug方法步骤。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端(可以是个人计算机，服务器，或者第二终端、网络终端等)执行本发明各个实施例所述方法的全部或部分步骤。本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统、系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。
同理，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
结合附图和具体实施例，对本发明作进一步说明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所限定的范围。

Claims (8)

1.一种结合CPLD与UART的debug方法，其特征在于，包括：
将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；
建立预设字符与CPLD信号端的逻辑准位的对应关系；
将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
通过UART将CPLD的信号符码发送至测试数据采集端。
2.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，还包括：
通过UART将CPLD的信号符码发送至BMC；
BMC将收到的CPLD的信号符码写入预设的log文件中。
3.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，所述CPLD的信号端包括：
输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；
输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。
4.根据权利要求3所述的结合CPLD与UART的debug方法，其特征在于，所述建立预设字符与CPLD信号端的逻辑准位的对应关系包括：
GPIO_1为低逻辑准位输入时，用字符0表示；
GPIO_1为高逻辑准位输入时，用字符1表示；
GPIO_2为低逻辑准位输入时，用字符0表示；
GPIO_2为高逻辑准位输入时，用字符1表示；
GPIO_2为高高阻抗逻辑准位输入时，用字符Z表示。
5.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，所述UART采用型号为XR21V14x的通用异步收发器。
6.一种结合CPLD与UART的debug系统，其特征在于，包括：
数据采集模块，用于将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；
连接模块，用于建立预设字符与CPLD信号端的逻辑准位的对应关系；
转换模块，用于将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
第一符码发送模块，用于通过UART将CPLD的信号符码发送至测试数据采集端。
7.根据权利要求6所述的结合CPLD与UART的debug系统，其特征在于，还包括：
第二符码发送模块，用于通过UART将CPLD的信号符码发送至BMC；
符码记录模块，用于BMC将收到的CPLD的信号符码写入预设的log文件中。
8.一种结合CPLD与UART的debug设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至5任一项所述结合CPLD与UART的debug方法步骤。
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