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CN111354739A - 一种三维有结半导体存储器件及其制造方法 - Google Patents

一种三维有结半导体存储器件及其制造方法 Download PDF

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CN111354739A
CN111354739A CN201811571907.8A CN201811571907A CN111354739A CN 111354739 A CN111354739 A CN 111354739A CN 201811571907 A CN201811571907 A CN 201811571907A CN 111354739 A CN111354739 A CN 111354739A
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semiconductor memory
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junction semiconductor
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CN201811571907.8A
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肖德元
张汝京
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SiEn Qingdao Integrated Circuits Co Ltd
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SiEn Qingdao Integrated Circuits Co Ltd
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Abstract

本发明提供一种三维有结半导体存储器件及其制造方法，该三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层与沟道材料层具有不同的掺杂类型，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。本发明的三维有结半导体存储器件的制造方法能够巧妙地形成在垂直方向上交替堆叠的不同掺杂类型的源漏材料层与沟道材料层，实现离子注入技术难以获得的三维有结半导体存储器件。

Description

一种三维有结半导体存储器件及其制造方法
技术领域
本发明属于半导体集成电路技术领域，涉及一种三维有结半导体存储器件及其制造方法。
背景技术
对具有高性能的廉价半导体器件的需求继续推动集成密度。反过来，增加的集成密度对半导体制造工艺提出了更高的要求。二维(2D)或平面型半导体器件的集成密度部分地由构成组成集成电路的各个元件(例如，存储器单元)占据的面积确定。各个元件占据的面积很大程度上由用于定义各个元件及其互连的图案化技术的尺寸参数(例如，宽度，长度，间距，窄度，相邻间隔等)确定。近年来，提供越来越“精细”的图案需要开发和使用非常昂贵的图案形成设备。因此，当代半导体器件的集成密度的显著改进已经付出了相当大的代价，然而设计者仍然在与精细图案开发和制造的实际边界相抗衡。
由于前述和许多相关的制造挑战，最近增加的集成密度要求开发多层或所谓的三维(3D)半导体器件。例如，传统上与二维(2D)半导体存储器件的存储器单元阵列相关联的单个制造层正由存储器单元的多制造层或三维(3D)布置代替。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维有结半导体存储器件及其制造方法，用于解决现有半导体存储器件集成密度有待提高的问题。
为实现上述目的及其他相关目的，本发明提供一种三维有结半导体存储器件的制造方法，包括以下步骤：
提供一衬底，形成多个从所述衬底往上延伸的垂直沟道结构，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，且所述垂直沟道结构的最上面一层为所述源漏材料层，所述源漏材料层与所述沟道材料层具有不同的掺杂类型；
形成多个在垂直方向上堆叠的栅极层，每一个所述栅极层分别与一层所述沟道材料层连接，相邻所述栅极层之间通过绝缘层隔离。
可选地，形成所述垂直沟道结构包括以下步骤：
形成复合叠层结构于所述衬底上，所述复合叠层结构包括在垂直方向上交替堆叠的绝缘层与磷硅玻璃牺牲层，且所述复合叠层结构的最上面一层为所述绝缘层；
形成沟道孔于所述复合叠层结构中，所述沟道孔自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面；
形成p型材料层于所述沟道孔内；
进行加热处理，将所述p型材料层接触所述磷硅玻璃牺牲层的部位转变为n型掺杂的所述沟道材料层，所述沟道材料层上方及下方的所述p型材料层分别构成所述源漏材料层。
可选地，所述p型材料层未填满所述沟道孔，所述p型材料层在所述沟道孔中构成中空管结构，进行所述加热处理之前，还包括在所述沟道孔中剩余的空间填充绝缘材料的步骤。
可选地，所述p型材料层填满所述沟道孔，所述p型材料层在所述沟道孔中构成实心柱结构。
可选地，还包括刻蚀所述复合叠层结构，以在所述复合叠层结构的至少一侧形成阶梯台阶结构的步骤。
可选地，所述阶梯台阶结构的台阶台面暴露出所述绝缘层的部分表面。
可选地，利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层及多个所述磷硅玻璃牺牲层，得到所述阶梯台阶结构。
可选地，还包括形成字线切口于所述复合叠层结构中的步骤，所述字线切口自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面，所述字线切口将多个从所述垂直沟道结构分隔为多组。
可选地，采用导电层替换所述磷硅玻璃牺牲层以得到所述栅极层。
可选地，还包括形成信息储存层的步骤，所述信息储存层位于所述沟道材料层与所述栅极层之间。
可选地，所述信息储存层还位于所述绝缘层与所述栅极层之间。
可选地，所述信息储存层包括隧穿介电层、电荷俘获层及高K介电层，所述隧穿介电层连接于所述沟道材料层，所述高K介电层连接于所述栅极层，所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间，所述高K介电层的介电常数K大于4。
可选地，还包括形成位线接触及位线的步骤，所述位线接触连接于最上层的所述源漏材料层，所述位线连接于所述位线接触上方。
可选地，位于最顶层的所述栅极层与位于次顶层的所述栅极层通过导电连接部连接。
可选地，位于最底层的所述栅极层与位于次底层的所述栅极层通过导电连接部连接。
本发明还提供一种三维有结半导体存储器件，包括：
衬底；
多个垂直沟道结构，从所述衬底往上延伸，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，且所述垂直沟道结构的最上面一层为所述源漏材料层，所述源漏材料层与所述沟道材料层具有不同的掺杂类型；
多个栅极层，在垂直方向上堆叠，每一个所述栅极层分别与一层所述沟道材料层连接，相邻所述栅极层之间通过绝缘层隔离。
可选地，所述源漏材料层与所述沟道材料层构成中空管结构，所述中空管结构中填充有绝缘材料。
可选地，所述源漏材料层与所述沟道材料层构成实心柱结构。
可选地，多个所述栅极层的至少一侧形成阶梯台阶结构。
可选地，所述三维有结半导体存储器件还包括字线切口，所述字线切口上下贯穿所述栅极层及所述绝缘层，所述字线切口将多个从所述垂直沟道结构分隔为多组。
可选地，所述三维有结半导体存储器件还包括信息储存层，所述信息储存层位于所述沟道材料层与所述栅极层之间。
可选地，所述信息储存层还位于所述绝缘层与所述栅极层之间。
可选地，所述三维有结半导体存储器件还包括位线接触及位线，所述位线接触连接于最上层的所述源漏材料层，所述位线连接于所述位线接触上方。
可选地，所述三维有结半导体存储器件还包括导电连接部，所述导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，或者所述导电连接部将位于最底层及位于次底层的两层所述栅极层连接。
如上所述，本发明的三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层与沟道材料层具有不同的掺杂类型，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。本发明的三维有结半导体存储器件的制造方法能够巧妙地形成在垂直方向上交替堆叠的不同掺杂类型的源漏材料层与沟道材料层，实现离子注入技术难以获得的三维有结半导体存储器件。
附图说明
图1显示为本发明的三维有结半导体存储器件的制造方法的工艺流程图。
图2显示为本发明的三维有结半导体存储器件的制造方法形成复合叠层结构于所述衬底上的示意图。
图3显示为本发明的三维有结半导体存储器件的制造方法形成沟道孔于所述复合叠层结构中的示意图。
图4显示为本发明的三维有结半导体存储器件的制造方法形成p型材料层于所述沟道孔的侧壁与底面的示意图。
图5显示为本发明的三维有结半导体存储器件的制造方法在所述沟道孔中剩余的空间填充绝缘材料的示意图。
图6显示为本发明的三维有结半导体存储器件的制造方法将所述p型材料层接触所述磷硅玻璃牺牲层的部位转变为n型掺杂的所述沟道材料层的示意图。
图7显示为本发明中沟道孔、字线切口与阶梯台阶结构的一种平面布局图。
图8显示为本发明的三维有结半导体存储器件的制造方法在所述复合叠层结构的至少一侧形成阶梯台阶结构的示意图。
图9显示为本发明的三维有结半导体存储器件的制造方法形成字线切口于所述复合叠层结构中的示意图。
图10显示为本发明的三维有结半导体存储器件的制造方法去除所述磷硅玻璃牺牲层的示意图。
图11显示为本发明的三维有结半导体存储器件的制造方法形成信息储存层的示意图。
图12显示为本发明的三维有结半导体存储器件的制造方法采用导电层替换所述磷硅玻璃牺牲层的示意图。
图13显示为本发明的三维有结半导体存储器件的制造方法去除所述导电切口中的所述导电层的示意图。
图14显示为本发明的三维有结半导体存储器件的制造方法形成位线接触及位线的示意图。
元件标号说明
1 衬底
2 沟道选择线
3 复合叠层结构
301 绝缘层
302 磷硅玻璃牺牲层
4 沟道孔
5 P型材料层
5a 源漏材料层
6 绝缘材料
7 沟道材料层
8 阶梯台阶结构
9 字线切口
10 横向空隙
11 信息储存层
12 导电层
12a 栅极层
13 位线接触
14 位线
15 隔离介电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种三维有结半导体存储器件的制造方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
请参阅图2至图6，提供一衬底1，形成多个从所述衬底1往上延伸的垂直沟道结构，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层5a与沟道材料层7，且所述垂直沟道结构的最上面一层为所述源漏材料层5a，所述源漏材料层5a与所述沟道材料层7具有不同的掺杂类型。
作为示例，所述衬底1包括但不限于硅、绝缘体上硅(SOI)等半导体衬底，本实施例中，所述衬底1中形成有沟道选择线2，用于连接沟道。
作为示例，形成所述垂直沟道结构包括以下步骤：
如图2所示，形成复合叠层结构3于所述衬底1上，所述复合叠层结构3包括在垂直方向上交替堆叠的绝缘层301与磷硅玻璃牺牲层302，且所述复合叠层结构3的最上面一层为所述绝缘层301。所述绝缘层301的材质包括但不限于二氧化硅。
如图3所示，采用刻蚀工艺形成沟道孔4于所述复合叠层结构3中，所述沟道孔4自所述复合叠层结构3顶面开口，并往下延伸至所述衬底1表面。所述沟道孔4的横截面轮廓包括但不限于圆形、多边形等。
如图4所示，形成p型材料层5于所述沟道孔4内。所述p型材料层5的材质包括但不限于p型多晶硅。
作为示例，所述p型材料层5的掺杂浓度小于所述磷硅玻璃牺牲层302的掺杂浓度。
需要指出的是，所述p型材料层5可以填满所述沟道孔4，也可以仅形成于所述沟道孔4的侧壁与底面。本实施例中，所述p型材料层5未填满所述沟道孔，所述p型材料层5在所述沟道孔4中构成中空管结构，这种情况下，如图5所示，还需要进一步在所述沟道孔4中剩余的空间填充绝缘材料6，所述绝缘材料6包括但不限于二氧化硅。在另一实施例中，所述p型材料层5也可以填满所述沟道孔4，所述p型材料层5在所述沟道孔4中构成实心柱结构。
如图6所示，进行加热处理，以使所述磷硅玻璃牺牲层302中的磷元素扩散进入所述p型材料层5中，将所述p型材料层5接触所述磷硅玻璃牺牲层302的部位转变为n型掺杂的沟道材料层7，所述沟道材料层7上方及下方的所述p型材料层5分别构成所述源漏材料层5a。
作为示例，所述加热处理包括将所述磷硅玻璃牺牲层302在700～900℃的温度下回流10～60分钟。
依据所述沟道孔6的形状，所述沟道材料层7呈现相应的环形筒结构。本实施例中，所述沟道材料层7呈现环形圆筒结构。在另一实施例中，当所述p型材料层5在所述沟道孔4中构成实心柱结构时，通过延长加热时间或改变其它工艺参数，可以使得与所述磷硅玻璃牺牲层302位于同一层的相应部位的所述p型材料层5在横向上整体转变为n型掺杂的沟道材料层，所述沟道材料层呈现板形。
请参阅图7至图14，形成多个在垂直方向上堆叠的栅极层12a，每一个所述栅极层12a分别与一层所述沟道材料层7连接，相邻所述栅极层12a之间通过所述绝缘层301隔离。
作为示例，如图7所示，先刻蚀所述复合叠层结构3，以在所述复合叠层结构3的至少一侧形成阶梯台阶结构8，然后形成字线切口9于所述复合叠层结构3中，其中，图7显示为所述沟道孔4、字线切口9与阶梯台阶结构8的一种平面布局图，图8呈现为图7的AA’向剖面图，图9呈现为图7的BB’向剖面图。
具体的，形成所述阶梯台阶结构8是为了方便后续形成具有阶梯台阶结构的栅极层堆叠，阶梯台阶结构暴露的栅极层区域可以作为焊盘，用于引出各层栅极层。本实施例中，所述阶梯台阶结构8的台阶台面暴露出所述绝缘层301的部分表面，可以利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层301及多个所述磷硅玻璃牺牲层302，得到所述阶梯台阶结构8。
具体的，所述字线切口9自所述复合叠层结构3顶面开口，并往下延伸至所述衬底1表面，所述字线切口9用于将多个从所述垂直沟道结构分隔为多组。
需要指出的是，图7只是一种示例布局，所述阶梯台阶结构形成于所述复合叠层结构的一侧，在其它实施例中，所述阶梯台阶结构也可以同时形成于所述复合叠层结构的相对两侧，或者同时形成于所述复合叠层结构的四侧。所述字线切口也可以进一步往所述阶梯台阶结构方向延伸，上下贯穿所述阶梯台阶结构。
具体的，采用导电层12替换所述磷硅玻璃牺牲层302以得到所述栅极层12a，本实施例中，形成所述栅极层12a包括以下步骤：
如图10所示，首先去除所述磷硅玻璃牺牲层302，得到多个横向间隙10。
如图11所示，形成信息储存层11于所述沟道材料层7的外侧面。本实施例中，所述信息储存层11还形成于所述绝缘层301的被所述字线切口9及所述横向间隙10暴露的表面，从而，所述信息储存层11不仅位于所述沟道材料层7与后续形成的所述栅极层12a之间，还位于所述绝缘层301与后续形成的所述栅极层12a之间。作为示例，所述信息储存层11包括隧穿介电层、电荷俘获层及高K介电层，所述隧穿介电层连接于所述沟道材料层7，所述高K介电层连接于所述栅极层12a，所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间，所述高K介电层的介电常数K大于4。作为示例，所述隧穿介电层包括但不限于二氧化硅，所述电荷俘获层包括但不限于氮化硅，所述高K介电层包括但不限于采用原子层沉积法(ALD)或化学气相沉积法(CVD)沉积的氧化铝。
如图12所示，形成导电层12于所述字线切口9及所述横向间隙10中，以替换所述磷硅玻璃牺牲层302。作为示例，所述导电层12可以是采用化学气相沉积法沉积的氮化钽。
如图13所示，采用干法刻蚀去除所述导电层12位于所述字线切口9中的部分，剩余的所述导电层12位于所述横向间隙10中，构成所述栅极层12a。各层所述栅极层12a作为控制栅，并作为字线。所述字线切口9中可以进一步填充绝缘介质，也可以不填。
需要指出的是，所述栅极层12a的堆叠层数不限于图13所示的3层，还可以是其它数目，例如可以是8层、16层、32层、64层、128层等。其中，每一垂直沟道结构及环绕该垂直沟道结构的多个栅极层构成在垂直方向上串联连接的多个有结型晶体管，可以应用于3DNAND串单元结构或其它存储结构。
作为示例，在一串晶体管中，最上面一个晶体管和最下面一个晶体管可以是不带存储功能的非存储器单元，中间的多个晶体管可以作为带存储功能的存储器单元。
作为示例，位于最顶层的所述栅极层12a与位于次顶层的所述栅极层12a可以通过导电连接部(未图示)连接，本实施例中，所述导电连接部设置于所述阶梯台阶结构的外侧面，所述导电部的上下两端分别连接于位于最顶层的所述栅极层12a的侧面与位于次顶层的所述栅极层12a的侧面，所述导电部的中间部位连接于这两层栅极层12a之间的绝缘层301的侧面。同样的，位于最底层的所述栅极层12a与位于次底层的所述栅极层12a也可以通过导电连接部(未图示)连接，本实施例中，所述导电连接部设置于所述阶梯台阶结构的外侧面，所述导电部的上下两端分别连接于位于最底层的所述栅极层12a的侧面与位于次底层的所述栅极层12a的侧面，所述导电部的中间部位连接于这两层栅极层12a之间的绝缘层301的侧面。
如图14所示，进一步形成隔离介电层15于所述复合叠层结构上，并形成位线接触13于所述隔离介电层15中，形成位线14连接于所述位线接触13上方，其中，所述位线接触13往下延伸并连接于最上层的所述源漏材料层5a。
本实施例制造的三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层与沟道材料层具有不同的掺杂类型，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。本实施例的三维有结半导体存储器件的制造方法能够巧妙地形成在垂直方向上交替堆叠的不同掺杂类型的源漏材料层与沟道材料层，实现离子注入技术难以获得的三维有结半导体存储器件。
实施例二
本实施例中提供一种三维有结半导体存储器件，请参阅图14，显示为该三维有结半导体存储器件的剖面结构图，包括衬底1、多个垂直沟道结构及多个栅极层12a，其中，所述垂直沟道结构从所述衬底1往上延伸，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层5a与沟道材料层7，且所述垂直沟道结构的最上面一层为所述源漏材料层5a，所述源漏材料层5a与所述沟道材料层7具有不同的掺杂类型，所述栅极层12a在垂直方向上堆叠，每一个所述栅极层12a分别与一层所述沟道材料层7连接，相邻所述栅极层之间通过绝缘层301隔离。
作为示例，所述源漏材料层5a与所述沟道材料层7构成中空管结构，所述中空管结构中填充有绝缘材料6。所述沟道材料层7可以呈现圆形的环结构或者多边形的环结构，所述栅极层12a环绕于所述沟道材料层7的外侧。
在另一实施例中，所述源漏材料层5a与所述沟道材料层7也可以构成实心柱结构，例如圆柱或多边形柱等。
作为示例，多个所述栅极层12a的至少一侧形成阶梯台阶结构(参见图7)，所述栅极层12a与阶梯台阶结构的台面对应的部分可以作为焊盘，方便各层栅极层的引出。
作为示例，所述三维有结半导体存储器件还包括字线切口9，所述字线切口9上下贯穿所述栅极层12a及所述绝缘层301。所述字线切口9用于将多个从所述垂直沟道结构分隔为多组。所述字线切口9中可以填充有绝缘介质，也可以不填。
作为示例，所述三维有结半导体存储器件还包括信息储存层11，所述信息储存层11位于所述沟道材料层7与所述栅极层12a之间。本实施例中，所述信息储存层11还进一步位于所述绝缘层301与所述栅极层12a之间。作为示例，所述信息储存层11包括隧穿介电层、电荷俘获层及高K介电层，所述隧穿介电层连接于所述沟道材料层7，所述高K介电层连接于所述栅极层12a，所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间，所述高K介电层的介电常数K大于4。作为示例，所述隧穿介电层包括但不限于二氧化硅，所述电荷俘获层包括但不限于氮化硅，所述高K介电层包括但不限于采用原子层沉积法(ALD)或化学气相沉积法(CVD)沉积的氧化铝。
需要指出的是，所述栅极层12a的堆叠层数不限于图14所示的3层，还可以是其它数目，例如可以是8层、16层、32层、64层、128层等。其中，每一垂直沟道结构及环绕该垂直沟道结构的多个栅极层构成在垂直方向上串联连接的多个有结型晶体管，可以应用于3DNAND串单元结构或其它存储结构。作为示例，在一串晶体管中，最上面一个晶体管和最下面一个晶体管可以是不带存储功能的非存储器单元，中间的多个晶体管可以作为带存储功能的存储器单元。
作为示例，所述三维有结半导体存储器件还包括导电连接部(未图示)，所述导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，或者所述导电连接部将位于最底层及位于次底层的两层所述栅极层连接。本实施例中，所述导电连接部设置于所述阶梯台阶结构的外侧面，所述导电部的上下两端分别连接于位于最顶层的所述栅极层12a的侧面与位于次顶层的所述栅极层12a的侧面，所述导电部的中间部位连接于这两层栅极层12a之间的绝缘层301的侧面。同样的，所述导电连接部可以设置于所述阶梯台阶结构的外侧面，所述导电部的上下两端分别连接于位于最底层的所述栅极层12a的侧面与位于次底层的所述栅极层12a的侧面，所述导电部的中间部位连接于这两层栅极层12a之间的绝缘层301的侧面。
作为示例，所述三维有结半导体存储器件还包括位线接触13及位线14，所述位线接触13位于隔离介电层15中，并连接于最上层的所述源漏材料层5a，所述位线14连接于所述位线接触上方。
本实施例的三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层与沟道材料层具有不同的掺杂类型，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。
综上所述，本发明的三维有结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，源漏材料层与沟道材料层具有不同的掺杂类型，从而构成在垂直方向上串联连接的多个有结型晶体管，不仅可以实现更小的器件尺寸，还可以实现更加灵活的存储单元操作。本发明的三维有结半导体存储器件的制造方法能够巧妙地形成在垂直方向上交替堆叠的不同掺杂类型的源漏材料层与沟道材料层，实现离子注入技术难以获得的三维有结半导体存储器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种三维有结半导体存储器件的制造方法，其特征在于，包括以下步骤：
提供一衬底，形成多个从所述衬底往上延伸的垂直沟道结构，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，且所述垂直沟道结构的最上面一层为所述源漏材料层，所述源漏材料层与所述沟道材料层具有不同的掺杂类型；
形成多个在垂直方向上堆叠的栅极层，每一个所述栅极层分别与一层所述沟道材料层连接，相邻所述栅极层之间通过绝缘层隔离。
2.根据权利要求1所述的三维有结半导体存储器件的制造方法，其特征在于，形成所述垂直沟道结构包括以下步骤：
形成复合叠层结构于所述衬底上，所述复合叠层结构包括在垂直方向上交替堆叠的绝缘层与磷硅玻璃牺牲层，且所述复合叠层结构的最上面一层为所述绝缘层；
形成沟道孔于所述复合叠层结构中，所述沟道孔自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面；
形成p型材料层于所述沟道孔内；
进行加热处理，将所述p型材料层接触所述磷硅玻璃牺牲层的部位转变为n型掺杂的所述沟道材料层，所述沟道材料层上方及下方的所述p型材料层分别构成所述源漏材料层。
3.根据权利要求2所述的三维有结半导体存储器件的制造方法，其特征在于：所述p型材料层未填满所述沟道孔，所述p型材料层在所述沟道孔中构成中空管结构，进行所述加热处理之前，还包括在所述沟道孔中剩余的空间填充绝缘材料的步骤。
4.根据权利要求2所述的三维有结半导体存储器件的制造方法，其特征在于：所述p型材料层填满所述沟道孔，所述p型材料层在所述沟道孔中构成实心柱结构。
5.根据权利要求2所述的三维有结半导体存储器件的制造方法，其特征在于，还包括刻蚀所述复合叠层结构，以在所述复合叠层结构的至少一侧形成阶梯台阶结构的步骤。
6.根据权利要求5所述的三维有结半导体存储器件的制造方法，其特征在于：所述阶梯台阶结构的台阶台面暴露出所述绝缘层的部分表面。
7.根据权利要求5所述的三维有结半导体存储器件的制造方法，其特征在于：利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层及多个所述磷硅玻璃牺牲层，得到所述阶梯台阶结构。
8.根据权利要求2所述的三维有结半导体存储器件的制造方法，其特征在于：还包括形成字线切口于所述复合叠层结构中的步骤，所述字线切口自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面，所述字线切口将多个从所述垂直沟道结构分隔为多组。
9.根据权利要求2所述的三维有结半导体存储器件的制造方法，其特征在于：采用导电层替换所述磷硅玻璃牺牲层以得到所述栅极层。
10.根据权利要求1所述的三维有结半导体存储器件的制造方法，其特征在于：还包括形成信息储存层的步骤，所述信息储存层位于所述沟道材料层与所述栅极层之间。
11.根据权利要求10所述的三维有结半导体存储器件的制造方法，其特征在于：所述信息储存层还位于所述绝缘层与所述栅极层之间。
12.根据权利要求10所述的三维有结半导体存储器件的制造方法，其特征在于：所述信息储存层包括隧穿介电层、电荷俘获层及高K介电层，所述隧穿介电层连接于所述沟道材料层，所述高K介电层连接于所述栅极层，所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间，所述高K介电层的介电常数K大于4。
13.根据权利要求10所述的三维有结半导体存储器件的制造方法，其特征在于：还包括形成位线接触及位线的步骤，所述位线接触连接于最上层的所述源漏材料层，所述位线连接于所述位线接触上方。
14.根据权利要求1所述的三维有结半导体存储器件的制造方法，其特征在于：位于最顶层的所述栅极层与位于次顶层的所述栅极层通过导电连接部连接。
15.根据权利要求1所述的三维有结半导体存储器件的制造方法，其特征在于：位于最底层的所述栅极层与位于次底层的所述栅极层通过导电连接部连接。
16.一种三维有结半导体存储器件，其特征在于，包括：
衬底；
多个垂直沟道结构，从所述衬底往上延伸，所述垂直沟道结构包括在垂直方向上交替堆叠的源漏材料层与沟道材料层，且所述垂直沟道结构的最上面一层为所述源漏材料层，所述源漏材料层与所述沟道材料层具有不同的掺杂类型；
多个栅极层，在垂直方向上堆叠，每一个所述栅极层分别与一层所述沟道材料层连接，相邻所述栅极层之间通过绝缘层隔离。
17.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述源漏材料层与所述沟道材料层构成中空管结构，所述中空管结构中填充有绝缘材料。
18.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述源漏材料层与所述沟道材料层构成实心柱结构。
19.根据权利要求16所述的三维有结半导体存储器件，其特征在于：多个所述栅极层的至少一侧形成阶梯台阶结构。
20.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述三维有结半导体存储器件还包括字线切口，所述字线切口上下贯穿所述栅极层及所述绝缘层，所述字线切口将多个从所述垂直沟道结构分隔为多组。
21.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述三维有结半导体存储器件还包括信息储存层，所述信息储存层位于所述沟道材料层与所述栅极层之间。
22.根据权利要求21所述的三维有结半导体存储器件，其特征在于：所述信息储存层还位于所述绝缘层与所述栅极层之间。
23.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述三维有结半导体存储器件还包括位线接触及位线，所述位线接触连接于最上层的所述源漏材料层，所述位线连接于所述位线接触上方。
24.根据权利要求16所述的三维有结半导体存储器件，其特征在于：所述三维有结半导体存储器件还包括导电连接部，所述导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，或者所述导电连接部将位于最底层及位于次底层的两层所述栅极层连接。
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