CN111292667B - 一种时序控制器及显示面板 - Google Patents
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Abstract
本申请公开了一种时序控制器，其包括接收模块、分组模块、行存储模块、图像处理模块、重组模块以及输出模块；本申请提供的时序控制器，通过分组模块将像素数据按照存储长度分为多段，再将多段像素数据分段依序存入行存储模块，降低了对行存储模块中存储长度的要求。
Description
技术领域
本申请涉及显示技术领域，尤其涉及显示存储技术领域，具体涉及一种时序控制器及显示面板。
背景技术
在显示面板行业，时序控制器作为显示面板的核心控制部件之一，大多需要用到线缓冲器，用于缓存像素数据，而线缓冲器的存储长度要求能够至少缓存一像素数据，常用一般为30比特的存储长度，即每个存储单元的存储长度不能小于任一像素数据的存储长度。
随着显示面板的尺寸和分辨率越来越大，每个像素数据所需的存储长度也随着算法精度的提高而增长，可能需要存储单元的存储长度扩容至36比特或者42比特，甚至更高的存储长度，因此，对于线缓冲器中存储单元的存储长度要求也越来越高，而且，随着存储单元的存储长度的增长，势必会增加线缓冲器的使用成本。
发明内容
本申请提供一种时序控制器，解决了随着显示面板的尺寸和分辨率增大，导致时序控制器中线缓冲器的存储长度增加的问题。
第一方面，本申请提供了一种时序控制器，其包括接收模块、分组模块、行存储模块、图像处理模块、重组模块以及输出模块；接收模块，用于接入视频源中存储长度为N比特的像素数据；分组模块，与接收模块的输出端连接，用于接入像素数据，并按照存储长度分组像素数据为X段，且位于分组接合处的相邻段像素数据具有叠合区，叠合区的存储长度为M比特；行存储模块，与分组模块的输出端连接，用于在不同的存储分区中依序存储X段的像素数据；图像处理模块，与行存储模块连接，用于依序读出及处理X段的像素数据；重组模块，与图像处理模块的输出端连接，用于接入X段的像素数据，且擦除位于每段像素数据尾端的叠合区，和重组X段的像素数据；以及输出模块，与重组模块的输出端连接，用于输出像素数据。
基于第一方面，在第一方面的第一种实施方式中，X为大于1的正数。
基于第一方面的第一种实施方式，在第一方面的第二种实施方式中，M小于N/X。
基于第一方面，在第一方面的第三种实施方式中，图像处理模块包括控制单元和过驱动单元；控制单元与接收模块、分组模块、行存储模块、重组模块、输出模块以及过驱动单元连接；过驱动单元的输入端与行存储模块的输出端连接；过驱动单元的输出端与重组模块的输入端连接。
基于第一方面的第三种实施方式，在第一方面的第四种实施方式中，图像处理模块还包括白平衡测试单元；白平衡测试单元与控制单元连接；白平衡测试单元的输入端与过驱动单元的输出端连接；白平衡测试单元的输出端与重组模块的输入端连接。
基于第一方面，在第一方面的第五种实施方式中，M为至少一个比特的存储长度。
基于第一方面的第一种实施方式，在第一方面的第六种实施方式中，X为不小于2的正整数。
基于第一方面的第五种实施方式，在第一方面的第七种实施方式中，M为8个比特的存储长度。
第二方面，本申请提供了一种显示面板，其包括上述任一实施方式中的时序控制器。
基于第二方面，在第二方面的第一种实施方式中，显示面板还包括源驱动器；时序控制器的输出端与源驱动器的输入端连接。
本申请提供的时序控制器，通过分组模块将像素数据按照存储长度分为多段，再将多段的像素数据分段依序存入行存储模块，降低了对行存储模块的存储长度的要求，然后通过重组模块将分段后的像素数据进行复原，并不影响像素数据的正常输出及使用。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的时序控制器的第一种结构示意图。
图2为本申请实施例提供的时序控制器中像素数据分组的结构示意图。
图3为本申请实施例提供的时序控制器的第二种结构示意图。
图4为本申请实施例提供的时序控制器的的第三种结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1和图2所示，本实施例提供了一种时序控制器，其包括接收模块10、分组模块20、行存储模块30、图像处理模块40、重组模块50以及输出模块60；其中，接收模块10，用于接入前端视频源输出的像素数据，可以假设每一像素数据所需要的存储长度为N比特，可以理解的是像素数据的存储长度与其算法精度相关，算法精度越高，存储长度也越长，算法精度随着行分辨率的增加而提高；分组模块20接入接收模块10输出的像素数据，可以理解的是，将该像素数据按照存储长度依次进行分组或者切割成为X段的像素数据，且位于分组接合处的相邻段像素数据具有叠合区，叠合区的存储长度为M比特，例如，将任一像素数据分组为2段，则每段像素数据的长度即为N/2比特，第一段的像素数据的尾端还有储存长度为M比特的第一叠合区，同时，第二段的像素数据的前端有存储长度为M比特的第二叠合区，第一叠合区内的像素数据与第二叠合区内的像素数据是重复的，第一叠合区内的像素数据是多余的，主要是为了防止像素数据接合处容易丢失数据，依次类推，将任一像素数据分组的段数越多，则所需的存储长度就越小，即存储长度最小为N/X+M比特；分组模块20将分组后多段的像素数据依序存入行存储模块30不同的存储分区中，这样就减少了存储像素数据所需要的存储长度；图像处理模块40依序读出并处理X段像素数据，分段处理像素数据，并不会改变对应的像素数据所在的位置；重组模块50从图像处理模块40的输出端接入经过处理的X段像素数据，然后擦除位于每段的像素数据尾端的叠合区，将每段的像素数据首尾依次衔接，进行重组X段的像素数据，然后将分组后多段的像素数据还原为分组前的像素数据；然后输出模块60将还原后的像素数据输出至后端，并没有影响到该后端的使用。
如图2所示，可以理解的是，X为大于1的正数，即可将分组后的每段像素数据的存储长度降低，需要说明的是，X的取值越大，则每段像素数据的存储长度越短，可以根据既有的存储长度进行配置。
如图2所示，在其中一个实施例中，M小于N/X，即为叠合区的存储长度小于每段像素数据的存储长度，M越小，则叠合区的存储长度就越小，可以降低行存储模块30的存储长度。
如图3所示，在其中一个实施例中，图像处理模块40包括控制单元41和过驱动单元42；控制单元41与接收模块10、分组模块20、行存储模块30、重组模块50、输出模块60以及过驱动单元42连接；过驱动单元42的输入端与行存储模块30的输出端连接；过驱动单元42的输出端与重组模块50的输入端连接。可以理解的是，控制单元41进行居中调度工作，以实现时序控制器的有序工作，大多以相关的时钟频率进行，这些并不影响像素数据的传输和存储，因此，不在敷述。
如图4所示，在其中一个实施例中，图像处理模块40还包括白平衡测试单元43；白平衡测试单元43与控制单元41连接；白平衡测试单元43的输入端与过驱动单元42的输出端连接；白平衡测试单元43的输出端与重组模块50的输入端连接。
在其中一个实施例中，M可以但不限于为至少一个比特的存储长度，也可以为8个比特的存储长度。
在其中一个实施例中，X为不小于2的正整数。
在其中一个实施例中，本实施例提供了一种显示面板，其包括上述任一实施例中的时序控制器。
在其中一个实施例中，显示面板还包括源驱动器；时序控制器的输出端与源驱动器的输入端连接。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的时序控制器进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (10)
1.一种时序控制器，其特征在于，包括：
接收模块，用于接入视频源中存储长度为N比特的像素数据；
分组模块，与所述接收模块的输出端连接，用于接入所述像素数据，并按照存储长度分组所述像素数据为X段，且位于分组接合处的相邻段所述像素数据具有叠合区，所述叠合区的存储长度为M比特；
行存储模块，与所述分组模块的输出端连接，用于在不同的存储分区中依序存储X段的所述像素数据；
图像处理模块，与所述行存储模块连接，用于依序读出及处理X段的所述像素数据；
重组模块，与所述图像处理模块的输出端连接，用于接入X段的所述像素数据，且擦除位于每段所述像素数据尾端的所述叠合区，和重组X段的所述像素数据；以及
输出模块，与所述重组模块的输出端连接，用于输出所述像素数据。
2.根据权利要求1所述的时序控制器，其特征在于，所述X为大于1的正数。
3.根据权利要求2所述的时序控制器，其特征在于，M小于N/X。
4.根据权利要求1所述的时序控制器，其特征在于，所述图像处理模块包括控制单元和过驱动单元；
所述控制单元与所述接收模块、所述分组模块、所述行存储模块、所述重组模块、所述输出模块以及所述过驱动单元连接；所述过驱动单元的输入端与所述行存储模块的输出端连接；所述过驱动单元的输出端与所述重组模块的输入端连接。
5.根据权利要求4所述的时序控制器，其特征在于，所述图像处理模块还包括白平衡测试单元；
所述白平衡测试单元与所述控制单元连接；所述白平衡测试单元的输入端与所述过驱动单元的输出端连接；所述白平衡测试单元的输出端与所述重组模块的输入端连接。
6.根据权利要求1所述的时序控制器，其特征在于，所述M为至少一个比特的存储长度。
7.根据权利要求2所述的时序控制器，其特征在于，所述X为不小于2的正整数。
8.根据权利要求6所述的时序控制器，其特征在于，所述M为8个比特的存储长度。
9.一种显示面板，其特征在于，包括如权利要求1至8任一项所述的时序控制器。
10.根据权利要求9所述的显示面板，其特征在于，还包括源驱动器；所述时序控制器的输出端与所述源驱动器的输入端连接。
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