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CN111223451B - 级和包括级的扫描驱动器 - Google Patents

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Abstract

提供了级和包括级的扫描驱动器。级包括第一晶体管、输出电路、输入电路、第一信号处理电路、第二信号处理电路、第三信号处理电路、第一稳定电路和第二稳定电路，第一晶体管包括连接到第一输入端子的第一电极和连接到第二输入端子的栅电极；输出电路连接到第二输入端子和第二电源输入端子；输入电路连接到第一晶体管的第二电极和第三输入端子；第一信号处理电路控制第一节点的电压；第二信号处理电路连接到第四输入端子和第五节点；第三信号处理电路连接到第一电源输入端子和第四输入端子；第一稳定电路连接在第二信号处理电路与输入电路之间；并且第二稳定电路连接在输入电路与第一信号处理电路之间。

Description

级和包括级的扫描驱动器
相关申请的交叉引用
本申请要求于2018年11月23日提交的韩国专利申请第10-2018-0146558号的优先权和权益，该韩国专利申请出于所有目的通过引用并入，如同在本文中全面阐述一样。
技术领域
本发明涉及级和包括该级的扫描驱动器。
背景技术
通常，显示装置包括用于向数据线供给数据信号的数据驱动器、用于向扫描线供给扫描信号的扫描驱动器和包括布置在由扫描线和数据线分隔的区中的像素的像素阵列。当扫描信号供给到扫描线时，选择包括在像素阵列中的像素以从数据线接收数据信号。接收数据信号的像素将具有与数据信号对应的亮度水平的光供给到外部。扫描驱动器具有连接到扫描线的级。级与来自时序控制器的信号对应地将扫描信号供给到与该级连接的扫描线。
为了使漏电流最小化，可用N型晶体管(例如，NMOS)和P型晶体管(例如，PMOS)来实现包括在有机发光二极管显示装置中的像素。然而，当用N型晶体管实现级时，难以获得驱动可靠性。相应地，需要由P型晶体管形成并供给高电平的扫描信号的级。另外，在扫描信号不稳定的情况下，可能在不期望的时间将数据信号供给到像素。因此，需要能够生成稳定的扫描信号的级。
在本背景技术部分中公开的上述信息仅用于理解本发明构思的背景，并因此，其可能包含不构成现有技术的信息。
发明内容
本发明的示例性实施方式提供了可在不供给扫描信号的同时稳定地控制扫描信号而没有噪声的级和扫描驱动器。
本发明的示例性实施方式也提供了可生成稳定的扫描信号的级和包括该级的扫描驱动器。
本发明构思的额外的特征将在下面的描述中阐述，并且部分地将通过该描述而显而易见，或者可通过实践本发明构思而习得。
本发明的示例性实施方式提供了级，该级包括第一晶体管、输出电路、输入电路、第一信号处理电路、第二信号处理电路、第三信号处理电路、第一稳定电路和第二稳定电路，第一晶体管具有连接到第一输入端子的第一电极和连接到接收第一时钟信号的第二输入端子的栅电极；输出电路连接到第二输入端子和第二电源输入端子，用于与第一节点和第二节点的电压对应地将扫描信号供给到输出端子；输入电路连接到第一晶体管的第二电极和第三输入端子，用于控制第三节点和第四节点的电压；第一信号处理电路用于与第二节点的电压对应地控制第一节点的电压；第二信号处理电路连接到第四输入端子和第五节点，用于与供给到第一电源输入端子的信号对应地控制第一节点的电压；第三信号处理电路连接到第一电源输入端子和第四输入端子，用于与输入到第四输入端子的信号和第三节点的电压对应地控制第四节点的电压；第一稳定电路连接在第二信号处理电路与输入电路之间，用于控制第三节点和第五节点的电压降宽度；并且第二稳定电路连接在输入电路与第一信号处理电路之间，用于控制第四节点和第二节点的电压降宽度。
包括在输出电路、输入电路、第一信号处理电路、第二信号处理电路、第三信号处理电路、第一稳定电路和第二稳定电路中的晶体管和第一晶体管可为P型晶体管。
第一电源输入端子可接收设置为栅极关断电压的第一电源，并且第二电源输入端子可接收设置为栅极导通电压的第二电源。
第一输入端子可接收前一级的输出信号或起始脉冲。
前一级的输出信号或起始脉冲可与供给到第二输入端子的第一时钟信号重叠至少一次。
第三输入端子可接收第一控制时钟信号，并且第四输入端子可接收第二控制时钟信号。
第一控制时钟信号和第二控制时钟信号可具有相同的周期，并且第二时钟信号可设置为从第一控制时钟信号移位半个周期的信号。
第一时钟信号的高电压可与第一控制时钟信号和第二控制时钟信号两者的低电压重叠。
第一稳定电路可包括第二晶体管，第二晶体管连接在第三节点与第五节点之间，并且具有连接到第二电源输入端子的栅电极。
第二稳定电路可包括第三晶体管，第三晶体管连接在第二节点与第四节点之间，并且具有连接到第二电源输入端子的栅电极。
输入电路可包括第七晶体管、第八晶体管和第九晶体管，第七晶体管连接在第二电极与第一晶体管的第四节点之间，并且具有连接到第三输入端子的栅电极；第八晶体管连接在第三节点与第三输入端子之间，并且具有连接到第四节点的栅电极；并且第九晶体管连接在第三节点与第二电源输入端子之间，并且具有连接到第三输入端子的栅电极。
输出电路可包括第十晶体管和第十一晶体管，第十晶体管连接在第二输入端子与输出端子之间，并且具有连接到第一节点的栅电极；并且第十一晶体管连接在第二电源输入端子与输出端子之间，并且具有连接到第二节点的栅电极。
第一信号处理电路可包括第十二晶体管和第三电容器，第十二晶体管连接在第二输入端子与第一节点之间，并且具有连接到第二节点的栅电极；并且第三电容器连接在第二输入端子与第一节点之间。
第二信号处理电路可包括第二电容器、第五晶体管和第六晶体管，第二电容器具有连接到第五节点的第一端子；第五晶体管连接在第二电容器的第二端子与第一节点之间，并且具有连接到第四输入端子的栅电极；并且第六晶体管连接在第二电容器的第二端子与第四输入端子之间，并且具有连接到第五节点的栅电极。
第三信号处理电路可包括第十三晶体管、第十四晶体管和第一电容器，第十三晶体管和第十四晶体管串联连接在第一电源输入端子与第四节点之间；第一电容器连接在作为第十三晶体管和第十四晶体管的公共节点的第六节点与第二节点之间，并且第十三晶体管的栅电极可连接到第三节点，并且第十四晶体管的栅电极可连接到第二节点。
本发明的另一示例性实施方式提供了包括用于将扫描信号供给到扫描线的多个级的扫描驱动器，其中，该级中的每个包括第一晶体管、输出电路、输入电路、第一信号处理电路、第二信号处理电路、第三信号处理电路、第一稳定电路和第二稳定电路，第一晶体管具有连接到第一输入端子的第一电极和连接到接收第一时钟信号的第二输入端子的栅电极；输出电路连接到第二输入端子和第二电源输入端子，用于与第一节点和第二节点的电压对应地将扫描信号供给到输出端子；输入电路连接到第一晶体管的第二电极和第三输入端子，用于控制第三节点和第四节点的电压；第一信号处理电路用于与第二节点的电压对应地控制第一节点的电压；第二信号处理电路连接到第四输入端子和第五节点，用于与供给到第一电源输入端子的信号对应地控制第一节点的电压；第三信号处理电路连接到第一电源输入端子和第四输入端子，用于与输入到第四输入端子的信号和第三节点的电压对应地控制第四节点的电压；第一稳定电路连接在第二信号处理电路与输入电路之间，用于控制第三节点和第五节点的电压降宽度；并且第二稳定电路连接在输入电路与第一信号处理电路之间，用于控制第四节点和第二节点的电压降宽度。
包括在输出电路、输入电路、第一信号处理电路、第二信号处理电路、第三信号处理电路、第一稳定电路和第二稳定电路中的晶体管和第一晶体管可为P型晶体管。
第j级(j为1、3、5、...)的第二输入端子可接收第一时钟信号，并且第j+1级的第二输入端子可接收第二时钟信号。
第一时钟信号和第二时钟信号可具有相同的周期，并且第二时钟信号可设置为从第一时钟信号移位半个周期的信号。
第一稳定电路可包括第二晶体管，第二晶体管连接在第三节点与第五节点之间，并且具有连接到第二电源输入端子的栅电极，并且第二稳定电路可包括第三晶体管，第三晶体管连接在第二节点与第四节点之间，并且具有连接到第二电源输入端子的栅电极。
应理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本发明的进一步解释。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入并构成本说明书的一部分，附图示出了本发明示例性实施方式，并且与描述一同用于解释本发明构思。
图1是示出根据本发明的示例性实施方式的显示装置的图。
图2是示出图1中所示的像素的示例性实施方式的图。
图3是示意性示出图1中所示的扫描驱动器的图。
图4是示出图3中所示的级的连接端子的示例性实施方式的图。
图5是示出图3中所示的级的示例性实施方式的图。
图6是示出图3中所示的级的驱动方法的示例性实施方式的图。
图7是示出根据本发明的示例性实施方式的级的仿真结果的图。
图8是示出根据本发明的另一示例性实施方式的级的图。
具体实施方式
在下面的描述中，为了解释的目的，阐述了许多具体细节以提供对本发明的各种示例性实施方式的透彻理解。如本文中所使用的，“实施方式”是采用本文中所公开的本发明构思中的一种或更多种的装置或方法的非限制性示例。然而，显而易见的是，各种示例性实施方式可在没有这些具体细节的情况下或者用一个或更多个等同布置的情况下实践。在其它实例中，公知的结构和装置以框图形式示出以避免不必要地混淆各种示例性实施方式。另外，各种示例性实施方式可为不同的，但不必是排他的。例如，在不背离本发明构思的情况下，示例性实施方式的具体形状、配置和特性可使用或实现在另一示例性实施方式中。
除非另有说明，否则所示的示例性实施方式应被理解为提供在实践中实现本发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则各种实施方式的特征、部件、模块、层、膜、面板、区和/或方面等(在下文中单独称为或统称为“元件”)在不背离本发明构思的情况下可以以其它方式组合、分离、互换和/或重新布置。
此外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可被夸大。当示例性实施方式可不同地实现时，具体工艺顺序可与所描述的顺序不同地执行。例如，两个连续描述的工艺可基本上同时执行或者以与描述的顺序相反的顺序执行。而且，相同的附图标记表示相同的元件。
当元件(诸如，层)被称为“连接到”另一元件时，该元件可直接连接到或电连接到其它元件，或者可存在有中间元件。然而，当元件被称为“直接连接到”另一元件时，则不存在中间元件。为此，术语“连接”可指示在具有或不具有中间元件的情况下的物理的、电气的和/或流体的连接。此外，D1-轴、D2-轴和D3-轴不限于直角坐标系的三个轴(诸如x-轴、y-轴和z-轴)，并且可被解释为更广泛的含义。例如，D1-轴、D2-轴和D3-轴可彼此垂直，或者可代表彼此不垂直的不同方向。为了本公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z构成的集群中的至少一个”可被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任何组合，例如XYZ、XYY、YZ和ZZ。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或更多个的任何和所有组合。
虽然术语“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。
空间相对术语诸如“下面(beneath)”、“下方(below)”、“在…之下(under)”、“下(lower)”、“上方(above)”、“上(upper)”、“越过(over)”、“更高(higher)”、“侧(side)”(例如，如在“侧壁(sidewall)”中)等可在本文中出于描述性目的使用，并因此，用以描述如附图中所示的一个元件与另一元件的关系。除了附图中描绘的取向以外，空间相对术语还旨在包含设备在使用、操作和/或制造中的不同取向。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将随后被取向为在其它元件或特征“上方”。因此，示例性术语“下方”可包含上方和下方的取向这两者。此外，设备可为其它方式取向(例如，旋转90度或在其它取向)，并由此，本文中使用的空间相对描述词被相应地解释。
本文中所使用的术语是出于描述特定实施方式的目的，而不旨在限制。除非上下文另有明确指示，否则如本文所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，当术语“包括(comprise)”、“包括有(comprising)”、“包含(include)”和/或“包含有(including)”在本说明书中使用时，指示所陈述的特征、整体、步骤、操作、元件、部件和/或其集群的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其集群的存在或添加。还注意，如本文所使用的，术语“基本上(substantially)”、“约(about)”以及其它相似术语用作近似的术语而不是程度的术语，并且由此，利用于考虑本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
如本领域中的惯例，在功能块、单元、电路和/或模块方面，在附图中示出并描述了一些示例性实施方式。本领域技术人员将理解，这些块、单元、电路和/或模块通过电子(或光学)电路(诸如可使用基于半导体的制造技术或其它制造技术形成的逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现。在由微处理器或其它相似硬件实现的块、单元、电路和/或模块的情况下，可使用软件(例如，微代码)对它们进行编程和控制，以执行本文中所讨论的各种功能，并且可选择性由固件和/或软件来驱动。还预期到每个块、单元、电路和/或模块可由专用硬件实现，或者作为执行一些功能的专用硬件与处理器(例如，一个或更多个编程的微处理器和相关联的电路)的组合来执行其它功能。而且，在不背离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元、电路和/或模块可在物理上分离成两个或更多个交互和分立的块、单元、电路和/或模块。此外，在不背离本发明构思的范围的情况下，一些示例性实施方式的块、单元、电路和/或模块可物理地组合成更复杂的块、单元、电路和/或模块。
除非另有限定，否则本文中所使用的所有术语(包括技术和科学术语)具有与本公开所属技术领域的普通技术人员通常理解的含义相同的含义。除非在本文中明确地这样限定，否则诸如常用词典中限定的那些术语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义来解释。
图1是示出根据本发明的示例性实施方式的显示装置的图。
参照图1，根据本发明的示例性实施方式的显示装置包括扫描驱动器10、数据驱动器20、像素阵列40和时序控制器60。在示例性实施方式中，显示装置还可包括发光驱动器30。
时序控制器60响应于外部供给的同步信号而生成数据驱动控制信号DCS、扫描驱动控制信号SCS和发光驱动控制信号ECS。在时序控制器60处生成的数据驱动控制信号DCS供给到数据驱动器20，扫描驱动控制信号SCS供给到扫描驱动器10，并且发光驱动控制信号ECS供给到发光驱动器30。
扫描驱动控制信号SCS包括栅极起始脉冲和时钟信号。栅极起始脉冲控制扫描信号的第一时序。时钟信号用于使栅极起始脉冲移位。
发光驱动控制信号ECS包括发光起始脉冲和时钟信号。发光起始脉冲控制发光控制信号的第一时序。时钟信号用于使发光起始脉冲移位。
数据驱动控制信号DCS包括源起始脉冲和时钟信号。源起始脉冲控制数据的采样起始点。时钟信号用于控制采样操作。
扫描驱动器10从时序控制器60接收扫描驱动控制信号SCS。接收扫描驱动控制信号SCS的扫描驱动器10将扫描信号供给到第一扫描线S11至S1n和第二扫描线S21至S2n。例如，扫描驱动器10可将第一扫描信号顺序地供给到第一扫描线S11至S1n，并且可将第二扫描信号顺序地供给到第二扫描线S21至S2n。当顺序地供给第一扫描信号和第二扫描信号时，以水平线为单位选择像素50。
扫描驱动器10将第二扫描信号供给到第i个(i是自然数)第二扫描线S2i，以便与供给到第i个第一扫描线S1i的第一扫描信号重叠。此处，第一扫描信号和第二扫描信号可设置为具有相反极性的信号。例如，第一扫描信号可设置为低电压，并且第二扫描信号可设置为高电压。
另外，第一扫描信号和第二扫描信号设置为栅极导通电压。在这种情况下，当供给第一扫描信号时，包括在像素50中并且接收第一扫描信号的晶体管设置为导通状态。相似地，当供给第二扫描信号时，包括在像素50中并且接收第二扫描信号的晶体管设置为导通状态。
发光驱动器30从时序控制器60接收发光驱动控制信号ECS。接收发光驱动控制信号ECS的发光驱动器30将发光控制信号供给到发光控制线E1至En。例如，发光驱动器30可顺序地将发光控制信号供给到发光控制线E1至En。该发光控制信号用于控制像素50的发射时间。例如，接收发光控制信号的具体像素50可在供给发光控制信号的时段期间设置为非发射状态，并且可在其它时段期间设置为发射状态。
另外，发光控制信号设置为可以关断像素50中包括的晶体管的栅极关断电压(例如，高电压)，并且扫描信号设置为可以导通像素50中包括的晶体管的栅极导通电压(例如，低电压)。
数据驱动器20从时序控制器60接收数据驱动控制信号DCS。接收数据驱动控制信号DCS的数据驱动器20将数据信号供给到数据线D1至Dm。供给到数据线D1至Dm的数据信号供给到由第一扫描信号(或第二扫描信号)选择的像素50。为此，数据驱动器20可将数据信号供给到数据线D1至Dm以与第一扫描信号(或第二扫描信号)同步。
像素阵列40具有连接到第一扫描线S11至S1n、第二扫描线S21至S2n、数据线D1至Dm和发光控制线E1至En的像素50。像素阵列40从外部接收第一驱动电源ELVDD、第二驱动电源ELVSS和初始化电压Vint。
像素50中的每个具有未示出的驱动晶体管和有机发光二极管。驱动晶体管响应于数据信号来控制从第一驱动电源ELVDD经由有机发光二极管流向第二驱动电源ELVSS的电流量。此处，驱动晶体管的栅电极可在供给数据信号之前通过初始化电压Vint的电压来初始化。
另一方面，在图1中示出了n个扫描线(S11至S1n、S21至S2n)和n个发光控制线E1至En，但是本发明构思不限于此。例如，可在像素阵列40中与像素50的电路结构对应地额外地形成至少一个虚设扫描线和虚设发光控制线。
另外，在图1中示出了第一扫描线S11至S1n和第二扫描线S21至S2n，但是本发明构思不限于此。例如，在本发明中可与像素50的电路结构对应地包括仅第一扫描线S11至S1n和第二扫描线S21至S2n的扫描线(即，S11至S1n或S21至S2n)。
另外，在图1中示出了发光控制线E1至En，但是本发明构思不限于此。例如，可与像素50的电路结构对应地额外地形成未示出的反相的发光控制线。反相的发光控制线可接收使发光控制信号反相的经反相的发光控制信号。
图2是示出图1中所示的像素的示例性实施方式的图。为了便于描述，图2示出了连接到第n扫描线Sn和第m数据线Dm的像素。
参照图2，根据本发明的示例性实施方式的像素50包括氧化物半导体薄膜晶体管和低温多晶硅(LTPS)薄膜晶体管。
氧化物半导体薄膜晶体管能够进行低温处理，并且具有比LTPS薄膜晶体管更低的电荷迁移率。这种氧化物半导体薄膜晶体管具有优异的关断电流特性。氧化物半导体薄膜晶体管包括栅电极、源电极和漏电极。氧化物半导体薄膜晶体管具有由氧化物半导体形成的有源层。氧化物半导体可由非晶或结晶氧化物半导体形成。氧化物半导体薄膜晶体管可由N型晶体管构成。
LTPS薄膜晶体管具有高电荷迁移率，并因此具有快速驱动特性。LTPS薄膜晶体管包括栅电极、源电极和漏电极。LTPS薄膜晶体管包括由多晶硅形成的有源层。LTPS薄膜晶体管可由P型薄膜晶体管或N型薄膜晶体管构成。在本示例性实施方式中，LTPS薄膜晶体管可由N型晶体管构成。
像素50包括像素电路142和有机发光二极管OLED。
有机发光二极管OLED的阳极连接到像素电路142，并且阴极连接到第二驱动电源ELVSS。有机发光二极管OLED生成与从像素电路142供给的电流量对应的预定亮度的光。
像素电路142与数据信号对应地控制从第一驱动电源ELVDD经由有机发光二极管OLED流向第二驱动电源ELVSS的电流量。为此，像素电路142包括第一晶体管M1(L)、第二晶体管M2(L)、第三晶体管M3(O)、第四晶体管M4(O)、第五晶体管M5(L)、第六晶体管M6(L)、第七晶体管M7(L)和存储电容器Cst。
第一晶体管M1(L)的第一电极连接到第一节点N1，并且第一晶体管M1(L)的第二电极连接到第六晶体管M6(L)的第一电极。第一晶体管M1(L)的栅电极连接到第二节点N2。第一晶体管M1(L)与存储在电容器Cst中的电压对应地控制从第一驱动电源ELVDD经由有机发光二极管OLED供给到第二驱动电源ELVSS的电流量。为了确保快速的驱动速度，第一晶体管M1(L)由LTPS薄膜晶体管形成。第一晶体管M1(L)由P型晶体管形成。
第二晶体管M2(L)连接在数据线Dm与第一节点N1之间。第二晶体管M2(L)的栅电极连接到第i个第一扫描线S1i。当第一扫描信号供给到第i个第一扫描线S1i时，第二晶体管M2(L)导通，以将数据线Dm与第一节点N1电连接。第二晶体管M2(L)可由LTPS薄膜晶体管形成。第二晶体管M2(L)由P型晶体管形成。
第三晶体管M3(O)连接在第一晶体管M1(L)的第二电极与第二节点N2之间。第三晶体管M3(O)的栅电极连接到第i个第二扫描线S2i。当第二扫描信号供给到第i个第二扫描线S2i时，第三晶体管M3(O)导通，来以二极管形式连接第一晶体管M1(L)。
第三晶体管M3(O)由氧化物半导体薄膜晶体管形成。在这种情况下，第三晶体管M3(O)由N型晶体管形成。当第三晶体管M3(O)由氧化物半导体薄膜晶体管形成时，从第二节点N2流到第一晶体管M1(L)的第二电极的漏电流被最小化，从而显示期望亮度的图像。
第四晶体管M4(O)连接在第二节点N2与初始化电压Vint之间。第四晶体管M4(O)的栅电极连接到第i-1个第二扫描线S2i-1。当第二扫描信号供给到第i-1个第二扫描线S2i-1时，第四晶体管M4(O)导通，以将初始化电压Vint的电压供给到第二节点N2。
第四晶体管M4(O)由氧化物半导体薄膜晶体管形成。在这种情况下，第四晶体管M4(O)由N型晶体管形成。当第四晶体管M4(O)由氧化物半导体薄膜晶体管形成时，从第二节点N2流到初始化电压Vint的漏电流被最小化，从而显示期望亮度的图像。
第五晶体管M5(L)连接在有机发光二极管OLED的阳极与初始化电压Vint之间。第五晶体管M5(L)的栅电极连接到第i个第一扫描线S1i。当第一扫描信号供给到第i个第一扫描线S1i时，第五晶体管M5(L)导通，以将初始化电压Vint的电压供给到有机发光二极管OLED的阳极。第五晶体管M5(L)可由LTPS薄膜晶体管形成。第五晶体管M5(L)由P型晶体管形成。
第六晶体管M6(L)连接在第一晶体管M1(L)的第二电极与有机发光二极管OLED的阳极之间。第六晶体管M6(L)的栅电极连接到发光控制线Ei。当发光控制信号供给到发光控制线Ei时，第六晶体管M6(L)关断，并且当发光控制信号不供给到其时，第六晶体管M6(L)导通。第六晶体管M6(L)可由LTPS薄膜晶体管形成。第六晶体管M6(L)由P型晶体管形成。
第七晶体管M7(L)连接在第一驱动电源ELVDD与第一节点N1之间。第七晶体管M7(L)的栅电极连接到发光控制线Ei。当发光控制信号供给到发光控制线Ei时，第七晶体管M7(L)关断，并且当发光控制信号不供给到其时，第七晶体管M7(L)导通。第七晶体管M7(L)可由LTPS薄膜晶体管形成。第七晶体管M7(L)由P型晶体管形成。
存储电容器Cst连接在第一驱动电源ELVDD与第二节点N2之间。存储电容器Cst存储与数据信号和第一晶体管M1(L)的阈值电压对应的电压。
在本发明的上述示例性实施方式中，连接到第二节点N2的第三晶体管M3(O)和第四晶体管M4(O)形成为氧化物半导体薄膜晶体管。因此，当第三晶体管M3(O)和第四晶体管M4(O)形成为氧化物半导体薄膜晶体管时，来自第二节点N2的漏电流被最小化，从而显示期望亮度的图像。
另外，在本发明的上述示例性实施方式中，布置在用于向有机发光二极管OLED供给电流的电流供给路径中的晶体管M7(L)、M1(L)和M6(L)形成为LTPS薄膜晶体管。在布置在电流供给路径中的晶体管M7(L)、M1(L)和M6(L)形成为LTPS薄膜晶体管的情况下，由于快速驱动特性，可将电流稳定地供给到有机发光二极管OLED。
另一方面，在本发明的示例性实施方式中，像素50不限于图2，并且可实现为各种类型的电路。
图3是示意性示出图1中所示的扫描驱动器的图。图3示出了示例，其中，扫描驱动器10包括n个(n是二或更大的自然数)级ST。在下文中，示出了用于向第一个第二扫描线S21供给扫描信号的扫描驱动器10。
参照图3，根据本发明的示例性实施方式的扫描驱动器10包括多个级ST1至STn。级ST1至STn中的每个连接到第二扫描线S21至S2n中的一个，并且响应于栅极起始脉冲GSP而将扫描信号SS供给到第二扫描线S21至S2n。此处，第i级STi(i是自然数)可将扫描信号SSi供给到第i个第二扫描线S2i。
第一级ST1响应于栅极起始脉冲GSP而将扫描信号SS1供给到与其自身相连的第一个第二扫描线S21。其余的级ST2至STn与从前一级供给的输出信号(即，扫描信号)对应地将扫描信号(SS2至SSn中的一个)供给到与其自身相连的第二扫描线(S22至S2n中的一个)。例如，对应于从第i-1级STi-1供给的扫描信号SSi-1，第i级STi可将扫描信号SSi供给到第i个第二扫描线S2i。
扫描驱动控制信号SCS包括第一时钟信号CLK1、第二时钟信号CLK2、第一控制时钟信号CCLK1和第二控制时钟信号CCLK2。
第一时钟信号CLK1和第二时钟信号CLK2供给到级ST1...STn中不同的级。例如，第一时钟信号CLK1供给到第j级STj(j为1、3、5、...)，并且第二时钟信号CLK2供给到第j+1级STj+1。第一时钟信号CLK1和第二时钟信号CLK2作为扫描信号SS供给到第二扫描线S21至S2n。
第一时钟信号CLK1和第二时钟信号CLK2中的每个为重复高电压和低电压的方波信号。此处，第一时钟信号CLK1和第二时钟信号CLK2的一个周期中的高电压时段可设置为短于低电压时段。此处，高电压时段可对应于扫描信号的宽度，并且可与像素50的电路结构对应地被不同地设置。
第一时钟信号CLK1和第二时钟信号CLK2具有相同的周期(例如，2H)，并且设置为相移信号。例如，与先前供给的时钟信号相比，第一时钟信号CLK1和第二时钟信号CLK2可在相位上移位半个周期。换言之，当顺序地供给第一时钟信号CLK1和第二时钟信号CLK2时，第二时钟信号CLK2可设置为与第一时钟信号CLK1相移半个周期。
第一控制时钟信号CCLK1和第二控制时钟信号CCLK2供给到级ST1至STn。第一控制时钟信号CCLK1和第二控制时钟信号CCLK2用作控制信号以控制级ST1至STn的操作。
第一控制时钟信号CCLK1和第二控制时钟信号CCLK2中的每个为重复高电压和低电压的方波信号。例如，第一控制时钟信号CCLK1和第二控制时钟信号CCLK2具有相同的周期(例如2H)，并且设置为相移信号。此处，与第一控制时钟信号CCLK1相比，第二控制时钟信号CCLK2可相移半个周期。第一控制时钟信号CCLK1和第二控制时钟信号CCLK2的每个周期中的高电压时段可设置为长于低电压时段。
另外，时钟信号CLK1和CLK2的高电压时段可设置为使得其宽度与第一控制时钟信号CCLK1和第二控制时钟信号CCLK2的低电压时段重叠。
图4是示出图3中所示的级的连接端子的示例性实施方式的图。为了便于描述，图4示出了第i级STi。
参照图4，根据本发明的示例性实施方式的第i级STi包括第一输入端子101、第二输入端子102、第三输入端子103、第四输入端子104、输出端子105、第一电源输入端子106和第二电源输入端子107。
第一输入端子101从第i-1级STi-1接收扫描信号SSi-1。此处，当第i级STi设置为第一级ST1时，栅极起始脉冲GSP供给到第一输入端子101。
第二输入端子102接收第一时钟信号CLK1。在与第i级STi的驱动对应的一帧时段的至少一些时段中，第二输入端子102电连接到输出端子105。此时，供给到第二输入端子102的第一时钟信号CLK1的高电压作为扫描信号SSi供给到第i个第二扫描线S2i。
第三输入端子103接收第一控制时钟信号CCLK1。在这种情况下，第二控制时钟信号CCLK2供给到第i-1级STi-1的第三输入端子103。
第四输入端子104接收第二控制时钟信号CCLK2。在这种情况下，第一控制时钟信号CCLK1供给到第i-1级STi-1的第四输入端子104。
输出端子105输出第i级STi的扫描信号SSi。输出到输出端子105的扫描信号SSi供给到第i个第二扫描线S2i。
第一电源输入端子106连接到第一电源VDD，并且第二电源输入端子107连接到第二电源VSS。此处，第一电源VDD设置为栅极关断电压，并且第二电源VSS设置为栅极导通电压。栅极关断电压是使包括在第i级STi中的晶体管关断的电压，并且栅极导通电压是使包括在第i级STi中的晶体管导通的电压。为此，第一电源VDD可设置为比第二电源VSS更高的电压。
在本发明的示例性实施方式中，时钟信号CLK1、CLK2、CCLK1和CCLK2的高电压可设置为栅极关断电压(例如，VDD)，并且其低电压可设置为栅极导通电压(例如，VSS)。
图5是示出图3中所示的级的示例性实施方式的图。为了便于描述，图5示出了第一级ST1。
参照图5，根据本发明的示例性实施方式的第一级ST1包括第一晶体管M1、输入电路210、输出电路220、第一信号处理电路230、第二信号处理电路240、第三信号处理电路250、第一稳定电路261和第二稳定电路262。
第一晶体管M1的第一电极连接到第一输入端子101，并且第一晶体管M1的第二电极连接到输入电路210。第一晶体管M1的栅电极连接到第二输入端子102。当第一时钟信号CLK1没有供给到第二输入端子102时，第一晶体管M1导通，以使第一输入端子101和输入电路210彼此电连接。
第一晶体管M1将从第二扫描线S21至S2n输出的扫描信号控制为在预定时段期间彼此重叠。也就是说，当第一时钟信号CLK1供给到第二输入端子102时，第一晶体管M1关断。如果第一晶体管M1关断，则可在第一时钟信号CLK1供给到输出端子105期间(即，当输出扫描信号SS1时)防止第二节点N2的电压因第一输入端子101的低电压而下降。
输出电路220连接到第二输入端子102和第二电源输入端子107，并且与第一节点N1和第二节点N2的电压对应地将第二输入端子102或第二电源输入端子107电连接到输出端子105。为此，输出电路220包括第十晶体管M10和第十一晶体管M11。
第十晶体管M10连接在第二输入端子102与输出端子105之间。第十晶体管M10的栅电极连接到第一节点N1。第十晶体管M10响应于第一节点N1的电压而被导通或关断。此处，当第十晶体管M10导通时，供给到输出端子105的第一电源VDD的电压用作第一个第二扫描线S21的控制信号。
第十一晶体管M11连接在输出端子105与第二电源输入端子107之间。第十一晶体管M11的栅电极连接到第二节点N2。第十一晶体管M11响应于第二节点N2的电压而被导通或关断。
输入电路210与供给到经由第一晶体管M1连接的第一输入端子101和第三输入端子103的信号对应地控制第三节点N3和第四节点N4的电压。为此，输入电路210具有第七晶体管M7至第九晶体管M9。
第七晶体管M7连接在第一晶体管M1的第二电极与第四节点N4之间。第七晶体管M7的栅电极连接到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第七晶体管M7导通，以电连接第一晶体管M1和第四节点N4。
第八晶体管M8连接在第三节点N3与第三输入端子103之间。第八晶体管M8的栅电极连接到第四节点N4。第八晶体管M8响应于第四节点N4的电压而被导通或关断。
第九晶体管M9连接在第三节点N3与第二电源输入端子107之间。第九晶体管M9的栅电极连接到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第九晶体管M9导通，以将第二电源VSS的电压供给到第三节点N3。
第一信号处理电路230与第二节点N2的电压对应地控制第一节点N1的电压。为此，第一信号处理电路230包括第十二晶体管M12和第三电容器C3。
第十二晶体管M12连接在第二输入端子102与第一节点N1之间。第十二晶体管M12的栅电极连接到第二节点N2。
该第十二晶体管M12响应于第二节点N2的电压而被导通或关断。第三电容器C3连接在第二输入端子102与第一节点N1之间。
第三电容器C3对施加到第一节点N1的电压进行充电。另外，第三电容器C3保持第一节点N1的电压稳定。
另一方面，当第二节点N2设置为低电压时，第十二晶体管M12设置为导通状态。当第十二晶体管M12设置为导通状态时，第二输入端子102电连接到第一节点N1，以使得第一节点N1的电压设置为第二输入端子102的电压。因此，第十二晶体管M12设置为导通状态，第十晶体管M10的栅电极和第一电极的电压设置为相同的电压，并因此第十晶体管M10设置为关断状态。
第二信号处理电路240连接到第五节点N5，并且与供给到第四输入端子104的第二控制时钟信号CCLK2对应地控制第一节点N1的电压。为此，第二信号处理电路240包括第五晶体管M5、第六晶体管M6和第二电容器C2。
第二电容器C2的第一端子连接到第五节点N5，并且第二电容器C2的第二端子连接到第五晶体管M5。
第五晶体管M5连接在第二电容器C2的第二端子与第一节点N1之间。第五晶体管M5的栅电极连接到第四输入端子104。当第二控制时钟信号CCLK2供给到第四输入端子104时，第五晶体管M5导通，以将第二电容器C2的第二端子电连接到第一节点N1。
第六晶体管M6连接在第二电容器C2的第二端子与第四输入端子104之间。第六晶体管M6的栅电极连接到第五节点N5。第六晶体管M6响应于第五节点N5的电压而被导通或关断。
第三信号处理电路250连接到第一电源输入端子106和第四输入端子104，并且与第二节点N2和第三节点N3的电压对应地控制第六节点N6的电压。为此，第三信号处理电路250包括第十三晶体管M13、第十四晶体管M14和第一电容器C1。
第一电容器C1连接在第六节点N6与第二节点N2之间。第一电容器C1存储与第二节点N2对应的电压。
第十三晶体管M13连接在第一电源输入端子106与第六节点N6之间。第十三晶体管M13响应于第三节点N3的电压而被导通或关断，以控制第一电源输入端子106与第六节点N6之间的电连接。
第十四晶体管M14连接在第六节点N6与第四输入端子104之间。第十四晶体管M14响应于第二节点N2的电压而被导通或关断，以控制第六节点N6与第四输入端子104之间的电连接。
另一方面，当第二节点N2设置为低电压时，包括在第三信号处理电路250中的第六节点N6从第四输入端子104周期性地接收第二控制时钟信号CCLK2。当第二控制时钟信号CCLK2供给到第六节点N6时，由于第一电容器C1的耦接，第二节点N2的电压周期性地下降到比低电压(例如，VSS)更低的电压。因此，当第二节点N2的电压周期性地下降时，连接到第二节点N2的晶体管M11、M12和M14的驱动特性得到改善(当向PMOS晶体管的栅电极周期性地供给低电压时，驱动特性可得到改善)。
另外，当第三节点N3设置为低电压时，第三信号处理电路250将第一电源VDD的电压供给到第六节点N6。当第一电源VDD电压供给到第六节点N6时，可通过耦接第一电容器C1来稳定地保持第二节点N2的电压。
第一稳定电路261连接在第二信号处理电路240与输入电路210之间，并且第二稳定电路262连接在输入电路210与第一信号处理电路230之间。第一稳定电路261和第二稳定电路262限制第二节点N2和第四节点N4的电压降宽度以及第三节点N3和第二节点N2的电压降宽度。为此，第一稳定电路261具有第二晶体管M2，并且第二稳定电路262具有第三晶体管M3。
第二晶体管M2连接在第三节点N3与第五节点N5之间。第二晶体管M2的栅电极连接到第二电源输入端子107。第二晶体管M2设置为导通状态。
第三晶体管M3连接在第二节点N2与第四节点N4之间。第三晶体管M3的栅电极连接到第二电源输入端子107。第三晶体管M3设置为导通状态。
在示例性实施方式中，上述的第一晶体管M1至第十四晶体管M14中的每个为P型晶体管。也就是说，根据本发明的示例性实施方式的级ST由P型晶体管形成，并且供给高电压作为扫描信号SS。
图6是示出图3中所示的级的驱动方法的示例性实施方式的图。为了便于描述，图6示出了使用第一级ST1的操作步骤。
参照图6，第一控制时钟信号CCLK1和第二控制时钟信号CCLK2具有两个水平时段2H的周期，并且供给到不同的水平时段。换言之，第二控制时钟信号CCLK2设置为从第一控制时钟信号CCLK1移位半个周期(即，一个水平时段1H)的信号。
在图5中，当供给栅极起始脉冲GSP时，第一输入端子101可设置为第一电源VDD的电压，并且当不供给栅极起始脉冲GSP时，第一输入端子101可设置为第二电源VSS的电压。另外，当供给控制时钟信号CCLK1和CCLK2时，第三输入端子103和第四输入端子104可设置为第二电源VSS的电压，并且当供给控制时钟信号CCLK1和CCLK2时，第三输入端子103和第四输入端子104可设置为第一电源VDD的电压。相似地，当供给第一时钟信号CLK1时，第二输入端子102可设置为第二电源VSS的电压，并且当不供给第一时钟信号CLK1时，第二输入端子102可设置为第一电源VDD的电压。
供给到第一输入端子101的栅极起始脉冲GSP设置为与供给到第三输入端子103的第一控制时钟信号CCLK1至少重叠一次。
首先，栅极起始脉冲GSP在第一时间t1处供给到第一输入端子101。此时，由于第一晶体管M1设置为导通状态，因此供给到第一输入端子101的栅极起始脉冲GSP供给到第七晶体管M7。
在第二时间t2处，第一控制时钟信号CCLK1供给到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第七晶体管M7和第九晶体管M9导通。
当第七晶体管M7导通时，第一输入端子101和第四节点N4电连接。此处，由于第三晶体管M3通过供给第二电源VSS的电压来保持导通状态，因此第一输入端子101也经由第四节点N4电连接到第二节点N2。然后，第四节点N4和第二节点N2通过供给到第一输入端子101的栅极起始脉冲GSP而设置为高电压。当第四节点N4和第二节点N2设置为高电压时，第八晶体管M8、第十一晶体管M11、第十二晶体管M12和第十四晶体管M14关断。
当第九晶体管导通时，第二电源VSS的电压供给到第三节点N3。另外，由于第二晶体管M2通过供给第二电源VSS的电压来保持导通状态，因此第二电源VSS的电压供给到第五节点N5。当第二电源VSS的电压供给到第三节点N3时，第十三晶体管M13导通。当第二电源VSS的电压供给到第五节点N5时，第六晶体管M6导通。
当第十三晶体管M13导通时，第一电源VDD的电压供给到第十四晶体管M14。此时，第十四晶体管M14设置为关断状态，并且与第十四晶体管M14的关断对应的电压在第一电容器C1中充电。
当第六晶体管M6导通时，第二电容器C2的第二端子电连接到第四输入端子104。此时，由于第五晶体管M5设置为关断状态，因此第一节点N1保持前一时段的电压。
在第三时间t3处，第一时钟信号CLK1供给到第二输入端子102，并且第二控制时钟信号CCLK2供给到第四输入端子104。
当第二控制时钟信号CCLK2供给到第四输入端子104时，第二控制时钟信号CCLK2经由第六晶体管M6供给到第二电容器C2的第二端子。然后，第三节点N3的电压通过第二电容器C2的耦接而减小到比第二电源VSS更低的电压。然后，第六晶体管M6稳定地导通，并且可同时改善驱动特性。
当第二控制时钟信号CCLK2供给到第四输入端子104时，第五晶体管M5导通。当第五晶体管M5导通时，第二控制时钟信号CCLK2供给到第一节点N1。在这种情况下，第一节点N1设置为低电压，以使得第十晶体管M10导通。此时，第十二晶体管M12通过第二节点N2的高电压而保持在关断状态。
当第十晶体管M10导通时，供给到第二输入端子102的第一时钟信号CLK1供给到输出端子105。供给到输出端子105的第一时钟信号CLK1作为扫描信号SS1供给到第一个第二扫描线S21。
另外，当第一时钟信号CLK1供给到第二输入端子102时，第一晶体管M1关断。当第一晶体管M1关断时，第一输入端子101与第七晶体管M7之间的电连接被切断。
在第四时间t4处，第一控制时钟信号CCLK1供给到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第七晶体管M7和第九晶体管M9导通。当第九晶体管M9导通时，第二电源VSS的电压供给到第三节点N3。
当第七晶体管M7导通时，第一晶体管M1和第二节点N2电连接。此时，由于第一晶体管M1设置为关断状态，因此第二节点N2稳定地保持高电压。
在第五时间t5处，停止向第二输入端子102供给第一时钟信号CLK1。当停止第一时钟信号CLK1的供给时，第二输入端子102的电压从高电压下降到低电压。然后，第一节点N1的电压通过第三电容器C3的耦接而下降，以使得第十晶体管M10保持导通状态。当第十晶体管M10保持在导通状态时，供给到第二输入端子102的低电压供给到输出端子105。也就是说，在第五时间t5处停止扫描信号SS1的供给。
在第六时间t6处，第二控制时钟信号CCLK2供给到第四输入端子104。当第二控制时钟信号CCLK2供给到第四输入端子104时，第二控制时钟信号CCLK2经由第六晶体管M6供给到第二电容器C2的第二端子。然后，第三节点N3的电压通过第二电容器C2的耦接而下降到比第二电源VSS更低的电压。
另外，当第二控制时钟信号CCLK2供给到第四输入端子104时，第五晶体管M5导通。当第五晶体管M5导通时，第二控制时钟信号CCLK2供给到第一节点N1。在这种情况下，第一节点N1保持低电压，以使得第十晶体管M10稳定地保持导通状态。
在第七时间t7处，第一控制时钟信号CCLK1供给到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第七晶体管M7和第九晶体管M9导通。当第九晶体管M9导通时，第二电源VSS的电压供给到第三节点N3。
另一方面，在第七时间t7处，第一时钟信号CLK1未供给到第二输入端子102，以使得第一晶体管M1保持导通状态。因此，当第七晶体管M7导通时，供给到第一输入端子101的低电压供给到第二节点N2。
当低电压供给到第二节点N2时，第八晶体管M8、第十一晶体管M11、第十二晶体管M12和第十四晶体管M14导通。
当第八晶体管M8导通时，第二电源VSS的电压从第三节点N3供给到第二节点N2。也就是说，第二节点N2保持低电压。
当第十四晶体管M14导通时，第四输入端子104和第六节点N6电连接。
当第十二晶体管M12导通时，第一节点N1和第二输入端子102电连接。此时，第二输入端子102设置为低电压，以使得第一节点N1设置为低电压。
当第十一晶体管M11导通时，第二电源VSS的电压供给到输出端子105。
在第八时间t8处，停止向第三输入端子103供给第一控制时钟信号CCLK1。也就是说，第三输入端子103从低电压上升至高电压。此时，由于第八晶体管M8设置为导通状态，因此第三节点N3上升到高电压。当第三节点N3的电压升高时，第十三晶体管M13和第六晶体管M6关断。
在第九时间t9处，第二控制时钟信号CCLK2供给到第四输入端子104，并且第一时钟信号CLK1供给到第二输入端子102。
当第二控制时钟信号CCLK2供给到第四输入端子104时，第二控制时钟信号CCLK2供给到第六节点N6。然后，第二节点N2的电压通过第一电容器C1的耦接而下降。也就是说，第二节点N2的电压下降到比第二电源VSS更低的电压。当第二节点N2下降到比第二电源VSS更低的电压时，连接到第二节点N2的晶体管M11、M12和M14的驱动被稳定地保持。特别地，由于低电压供给到第十二晶体管M12的栅电极，因此第十二晶体管M12稳定地保持关断状态，以使得没有因漏电流引起的噪声输出到输出端子105，并且扫描信号SS1可保持非激活状态。
另一方面，由于第十二晶体管M12在第九时间t9处保持导通状态，因此供给到第二输入端子102的第一时钟信号CLK1供给到第一节点N1，以使得第一节点N1上升到高电压。当第一节点N1设置为高电压时，第十晶体管M10关断。因此，无论供给到第二输入端子102的第一时钟信号CLK1如何，输出端子105都保持第二电源VSS的电压。
实际上，根据本发明的示例性实施方式的级ST在重复上述过程的同时将扫描信号SS1输出到输出端子105。从第一级ST1的输出端子105接收扫描信号的第二级ST2在重复上述过程的同时也输出扫描信号。
图7是示出根据本发明的示例性实施方式的级的仿真结果的图，其中，扫描信号SS1、第四节点N4处的电压和第二节点N2处的电压随时间变化。假设该级是图7中的第一级ST1。
参照图5至图7，本发明的第一级ST1响应于栅极起始脉冲GSP而将扫描信号SS1输出到第一个第二扫描线S21。也就是说，本发明的第一级ST1可响应于控制时钟信号CCLK1和CCLK2以及第一时钟信号CLK1而稳定地输出扫描信号SS1。
另外，由于本发明的第一级ST1由P型晶体管形成，因此在扫描信号SS1的输出停止时的时段期间不生成噪声信号，并且可通过阻挡可根据对输出端子105的负载影响而被极大放大的噪声信号来减少输出负载的影响。
图8是示出根据本发明的另一示例性实施方式的级的图。在图8中，相同的附图标记分配给与图5中的那些部件相同的部件，并且其详细描述将被省略。
参照图8，根据本发明的另一示例性实施方式的第一级ST1'包括输入电路210'、输出电路220、第一信号处理电路230、第二信号处理电路240、第三信号处理电路250、第一稳定电路261和第二稳定电路262。
输入电路210'与供给到第一输入端子101和第二输入端子102的信号对应地控制第三节点N3和第四节点N4的电压。为此，输入电路210'具有第七晶体管M7至第九晶体管M9。
第七晶体管M7连接在第一输入端子101与第四节点N4之间。第七晶体管M7的栅电极连接到第二输入端子102。当第一时钟信号CLK1供给到第二输入端子102时，第七晶体管M7导通，以将第一输入端子101电连接到第四节点N4。
多个第八晶体管M8_1和M8_2串联连接在第三节点N3与第三输入端子103之间。第八晶体管M8_1和M8_2的栅电极连接到第四节点N4。第八晶体管M8_1和M8_2响应于第四节点N4的电压而被导通或关断。
第九晶体管M9连接在第三节点N3与第二电源输入端子107之间。第九晶体管M9的栅电极连接到第三输入端子103。当第一控制时钟信号CCLK1供给到第三输入端子103时，第九晶体管M9导通，以将第二电源VSS的电压供给到第三节点N3。
在本发明的另一示例性实施方式中，除了用于形成多个第八晶体管M8_1和M8_2以使漏电流最小化以外的配置与图5的配置相同。因此，操作过程的详细描述将被省略。
根据本发明的示例性实施方式的级和包括该级的扫描驱动器可使用由P型晶体管形成的级来供给扫描信号，并且可在不供给扫描信号的时段中防止不期望的噪声的输出。
另外，根据本发明的示例性实施方式的级和包括该级的扫描驱动器可防止具体晶体管的劣化。
另外，根据本发明的示例性实施方式的级和包括该级的扫描驱动器可在供给扫描信号期间将具体节点的电压保持恒定，从而确保驱动可靠性。
尽管本文中已经描述了某些示例性实施方式，但是其它实施方式和变型将通过该描述而显而易见。相应地，对于本领域普通技术人员显而易见的是，本发明构思不限于这些实施方式，而是限于随附的权利要求书的更宽的范围以及各种明显的变型和等同布置。

Claims (15)

1.一种级，包括：
第一晶体管，所述第一晶体管包括连接到第一输入端子的第一电极和连接到接收第一时钟信号的第二输入端子的栅电极；
输出电路，所述输出电路连接到所述第二输入端子和第二电源输入端子，用于与第一节点和第二节点的电压对应地将扫描信号供给到输出端子；
输入电路，所述输入电路连接到所述第一晶体管的第二电极和第三输入端子，用于控制第三节点和第四节点的电压；
第一信号处理电路，所述第一信号处理电路用于与所述第二节点的所述电压对应地控制所述第一节点的所述电压；
第二信号处理电路，所述第二信号处理电路连接到第四输入端子和第五节点，用于与供给到第一电源输入端子的信号对应地控制所述第一节点的所述电压；
第三信号处理电路，所述第三信号处理电路连接到所述第一电源输入端子和所述第四输入端子，用于与输入到所述第四输入端子的信号以及所述第二节点和所述第三节点的所述电压对应地控制第六节点的电压；
第一稳定电路，所述第一稳定电路连接在所述第二信号处理电路与所述输入电路之间，用于控制所述第三节点和所述第五节点的电压降宽度；以及
第二稳定电路，所述第二稳定电路连接在所述输入电路与所述第一信号处理电路之间，用于控制所述第四节点和所述第二节点的电压降宽度。
2.如权利要求1所述的级，其中，包括在所述输出电路、所述输入电路、所述第一信号处理电路、所述第二信号处理电路、所述第三信号处理电路、所述第一稳定电路和所述第二稳定电路中的晶体管和所述第一晶体管是P型晶体管。
3.如权利要求1所述的级，其中，所述第一电源输入端子接收设置为栅极关断电压的第一电源，所述第二电源输入端子接收设置为栅极导通电压的第二电源，并且所述第一输入端子接收前一级的输出信号或起始脉冲，以及
其中，所述前一级的所述输出信号或所述起始脉冲与供给到所述第二输入端子的第一时钟信号重叠至少一次。
4.如权利要求1所述的级，其中，所述第三输入端子接收第一控制时钟信号，并且所述第四输入端子接收第二控制时钟信号，以及
其中，所述第一控制时钟信号和所述第二控制时钟信号具有相同的周期，并且所述第二控制时钟信号设置为从所述第一控制时钟信号移位半个周期的信号。
5.如权利要求4所述的级，其中，所述第一时钟信号的高电压与所述第一控制时钟信号和所述第二控制时钟信号两者的低电压重叠。
6.如权利要求1所述的级，其中，所述第一稳定电路包括第二晶体管，所述第二晶体管连接在所述第三节点与所述第五节点之间，并且包括连接到所述第二电源输入端子的栅电极。
7.如权利要求1所述的级，其中，所述第二稳定电路包括第三晶体管，所述第三晶体管连接在所述第二节点与所述第四节点之间，并且包括连接到所述第二电源输入端子的栅电极。
8.如权利要求1所述的级，其中，所述输入电路包括：
第七晶体管，所述第七晶体管连接在所述第二电极与所述第一晶体管的所述第四节点之间，并且包括连接到所述第三输入端子的栅电极；
第八晶体管，所述第八晶体管连接在所述第三节点与所述第三输入端子之间，并且包括连接到所述第四节点的栅电极；以及
第九晶体管，所述第九晶体管连接在所述第三节点与所述第二电源输入端子之间，并且包括连接到所述第三输入端子的栅电极，以及
其中，所述输出电路包括：
第十晶体管，所述第十晶体管连接在所述第二输入端子与所述输出端子之间，并且包括连接到所述第一节点的栅电极；以及
第十一晶体管，所述第十一晶体管连接在所述第二电源输入端子与所述输出端子之间，并且包括连接到所述第二节点的栅电极。
9.如权利要求1所述的级，其中，所述第一信号处理电路包括：
第十二晶体管，所述第十二晶体管连接在所述第二输入端子与所述第一节点之间，并且包括连接到所述第二节点的栅电极；以及
第三电容器，所述第三电容器连接在所述第二输入端子与所述第一节点之间。
10.如权利要求1所述的级，其中，所述第二信号处理电路包括：
第二电容器，所述第二电容器包括连接到所述第五节点的第一端子；
第五晶体管，所述第五晶体管连接在所述第二电容器的第二端子与所述第一节点之间，并且包括连接到所述第四输入端子的栅电极；以及
第六晶体管，所述第六晶体管连接在所述第二电容器的所述第二端子与所述第四输入端子之间，并且包括连接到所述第五节点的栅电极。
11.如权利要求1所述的级，其中，所述第三信号处理电路包括：
第十三晶体管和第十四晶体管，所述第十三晶体管和所述第十四晶体管串联连接在所述第一电源输入端子与所述第四节点之间；以及
第一电容器，所述第一电容器连接在作为所述第十三晶体管和所述第十四晶体管的公共节点的所述第六节点与所述第二节点之间，
其中，所述第十三晶体管的栅电极连接到所述第三节点，以及
所述第十四晶体管的栅电极连接到所述第二节点。
12.一种扫描驱动器，包括配置成将扫描信号供给到扫描线的多个级，所述多个级中的每个包括：
第一晶体管，所述第一晶体管包括连接到第一输入端子的第一电极和连接到接收第一时钟信号的第二输入端子的栅电极；
输出电路，所述输出电路连接到所述第二输入端子和第二电源输入端子，用于与第一节点和第二节点的电压对应地将扫描信号供给到输出端子；
输入电路，所述输入电路连接到所述第一晶体管的第二电极和第三输入端子，用于控制第三节点和第四节点的电压；
第一信号处理电路，所述第一信号处理电路用于与所述第二节点的所述电压对应地控制所述第一节点的所述电压；
第二信号处理电路，所述第二信号处理电路连接到第四输入端子和第五节点，用于与供给到第一电源输入端子的信号对应地控制所述第一节点的所述电压；
第三信号处理电路，所述第三信号处理电路连接到所述第一电源输入端子和所述第四输入端子，用于与输入到所述第四输入端子的信号以及所述第二节点和所述第三节点的所述电压对应地控制第六节点的电压；
第一稳定电路，所述第一稳定电路连接在所述第二信号处理电路与所述输入电路之间，用于控制所述第三节点和所述第五节点的电压降宽度；以及
第二稳定电路，所述第二稳定电路连接在所述输入电路与所述第一信号处理电路之间，用于控制所述第四节点和所述第二节点的电压降宽度。
13.如权利要求12所述的扫描驱动器，其中，包括在所述输出电路、所述输入电路、所述第一信号处理电路、所述第二信号处理电路、所述第三信号处理电路、所述第一稳定电路和所述第二稳定电路中的晶体管和所述第一晶体管是P型晶体管。
14.如权利要求12所述的扫描驱动器，其中，第j级的所述第二输入端子接收所述第一时钟信号，并且第j+1级的所述第二输入端子接收第二时钟信号，其中，j为是正奇数。
15.如权利要求14所述的扫描驱动器，其中，所述第一时钟信号和所述第二时钟信号具有相同的周期，并且所述第二时钟信号设置为从所述第一时钟信号移位半个周期的信号。
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