CN111211095B - 导电互连线的制造方法 - Google Patents
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Abstract
本发明提供了一种导电互连线的制造方法，在具有导电插塞的第一层间介质层上形成第二层间介质层和图案化的光阻层之后，以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层来形成相应的第一沟槽；接着，去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层，该硬掩膜层嵌入在第二层间介质层中并能够定义导电互连线之间的间隔区域；然后，以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层以形成第二沟槽；最后，形成填充在所述第二沟槽中并与相应的所述导电插塞的顶部相接触的导电互连线。本方案能够有效通过硬掩膜层，精准且有效地控制形成的导电互连线之间的间隙宽度，避免了导电互连线条桥接的问题。
Description
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种导电互连线的制造方法。
背景技术
在半导体器件的后段制程(Back End of Line，BEOL)中，需要在半导体器件层之上形成若干层金属互连线以及连接不同层的金属互连线之间的接触插塞，以将半导体器件的电极引出。随着半导体技术的不断发展，半导体器件的关键尺寸(CD)不断微缩，金属互连线越来越细，金属互连线之间的间隙越来越小。用于定义金属互连线的光阻在曝光时，如果光阻线条相对较细，而其周围的透光区的面积相对较大时，因光刻机的光刻极限的限制，实际曝光后的光阻线条会发生变形失真(例如出现线条收缩(shrink)而变细变薄以及光阻开口的顶部桥接(bridge)等)的问题，而基于该曝光后的光阻图形形成的金属互连线就会存在桥接(bridge)等问题。
具体地，现有的后段制程中形成某层金属互连线的过程如下：
首先，请参考图1A，在一具有下层导电插塞101的第一层间介质层100上依次形成刻蚀停止层102、第二层间介质层103以及硬掩膜层104，并在硬掩膜层104的表面上通过光阻层涂覆、曝光、显影等光刻工艺，形成图案化的光阻层105，该图案化的光阻层105中具有用于定义待形成的金属互连线的位置和线宽的开口105b以及用于定义待形成的金属互连线之间的间隙的位置和线宽的光阻线条105a，开口105b与下层导电插塞101对准。当曝光后需要的开口105b的线宽大于所需要的光阻线条105a的线宽时，光刻机台的光刻极限会导致实际曝光后的某些光阻线条105a收缩(shrink，即实际获得光阻线条105a的线宽和高度分别小于理想曝光后的线宽和高度)，此时该收缩的光阻线条105a周围的开口105b就会出现桥接(即顶部连通)现象。
接着，请参考图1B，以图案化的光阻层105为掩膜，刻蚀硬掩膜层104，以将光阻层105中的图案转移到硬掩膜层104，之后可以去除光阻层105，此时，光阻层105中的图案所存在的问题会传递到硬掩膜层104中，导致硬掩膜层104中相应的线条104a出现收缩以及相应的开口出现桥接等问题，硬掩膜层104中存在的这些问题甚至会因工艺误差的存在而比光阻层105中更加严重。
然后，请参考图1C，以硬掩膜层104为掩膜，通过自对准(self-align)刻蚀的方式，继续向下刻蚀，直至暴露出第一层间介质层100中的接触插塞101的表面，以形成相应的沟槽103b。此时，由于硬掩膜层104中的图案存在线条收缩、开口桥接的问题，因此当硬掩膜层104中的图案传递到第二层间介质层103中时，很可能会导致第二层间介质层103存在不必要的损伤，产生线条103a收缩的问题，进而使得形成的沟槽103b桥接。
请参考图1D和1E，通过电镀、沉积等工艺向沟槽103b中填充金属106，直至金属106填满沟槽103b，并对填充的金属106进行化学机械研磨(CMP)，使其顶面平坦化，硬掩膜层104被一并去除，直至暴露出层间介质层103的顶部，由此形成具有层间介质层103隔绝的金属互连线106a。此时，由于第二层间介质层103中的某些沟槽103b的侧壁顶部高度降低，因此金属互连线106a之间的层间介质层103的线宽和高度均过小，从而导致金属互连线106a之间会存在桥接问题106b(如图1E和1F中所示)，这对产品性能有着致命性的影响。
发明内容
本发明的目的在于提供一种导电互连线的制造方法，以解决导电互连线之间桥接的问题。
为解决上述技术问题，本发明提供一种导电互连线的制造方法，包括：
提供一衬底，所述衬底上形成有第一层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第一层间介质层上覆盖有第二层间介质层；
形成图案化的光阻层于所述第二层间介质层上，且所述图案化的光阻层具有多个光阻线条以及位于相邻光阻线条之间的光阻开口；
以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层，以在所述第二层间介质层中形成第一沟槽；
去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层至暴露出所述第一层间介质层中的所述导电插塞的顶部，以形成第二沟槽；以及，
填充导电材料于所述第二沟槽中并对所述导电材料进行顶部平坦化，以形成与相应的所述导电插塞的顶部相接触的导电互连线。
可选地，在形成第二层间介质层覆盖于所述第一层间介质层上之前，先形成刻蚀停止层于所述第一层间介质层上，所述第二层间介质层覆盖于所述刻蚀停止层上。
可选地，刻蚀所述第二层间介质层和所述刻蚀停止层并暴露出所述导电插塞的顶部，以形成所述第二沟槽。
可选地，形成图案化的光阻层于所述第二层间介质层上的步骤包括：
涂覆负性光阻材料于所述第二层间介质层上；以及，
采用第一光罩，对所述负性光阻材料进行曝光和显影，以形成所述图案化的光阻层。
可选地，形成图案化的光阻层于所述第二层间介质层上的步骤包括：
涂覆正性光阻材料于所述第二层间介质层上；以及，
采用第二光罩，对所述正性光阻材料进行曝光和显影，以形成所述图案化的光阻层。
可选地，形成填充所述第一沟槽的硬掩膜层的步骤包括：
将硬掩膜材料通过电镀、化学镀或者气相沉积工艺覆盖于所述第二层间介质层和所述第一沟槽上；以及，
对所述硬掩膜材料进行化学机械研磨，直至暴露出所述第二层间介质层的顶部，以形成位于所述第一沟槽中的硬掩膜层，其中所述第一沟槽中的硬掩膜层的顶部与所述第二层间介质层的顶部齐平。
可选地，所述第一层间介质层和所述第二层间介质层的材料分别包括氧化硅、氮化硅、氮氧化硅和介电常数K低于3.9的低K介质中的至少一种；所述导电互连线的材料包括钨、铝、银、铬、钼、镍、钯、铂、钛、钽、铜、多晶硅、金属硅化物中的至少一种；所述硬掩膜层的材料包括钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、氮化钨、氮化硅、氮氧化硅中的至少一种。
可选地，对所述导电材料进行顶部平坦化至暴露出所述第二层间介质层的表面，以在形成所述导电互连线的同时一并去除所述硬掩膜层。
可选地，对所述导电材料进行顶部平坦化至暴露出所述硬掩膜层的表面。
基于同一发明构思，本发明还提供一种导电互连线，采用本发明所述的导电互连线的制造方法制得；其中，一衬底表面上依次覆盖有第一层间介质层和第二层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第二层间介质层中形成有多个第二沟槽，且至少部分第二沟槽暴露出相应的所述导电插塞的顶部，所述导电互连线填充在所述第二沟槽中并与相应的所述导电插塞的顶部相接触。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的制造方法中，在具有导电插塞的第一层间介质层上形成第二层间介质层之后，在形成第二层间介质层上图案化的光阻层，该图案化的光阻层中的图案相对现有技术反转；以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层来形成相应的第一沟槽；接着，去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层，该硬掩膜层嵌入在第二层间介质层中并能够定义导电互连线之间的间隔区域；然后，以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层以形成第二沟槽；最后，形成填充在所述第二沟槽中并与相应的所述导电插塞的顶部相接触的导电互连线。本方案能够通过有效保留硬掩膜层，来最终精准且有效地控制形成的导电互连线之间的间隙宽度，避免了导电互连线条桥接的问题。
2、本发明的制造方法，工艺简单，易于实施，且能提高产品的性能和良率。
附图说明
图1A至图1E是一种现有的后段制程中形成某层金属互连线的过程中的器件结构剖面示意图。
图1F是图1E所对应的金属互连线桥接的扫描电镜图。
图2是本发明具体实施例的导电互连线的制造方法流程图。
图3A至图3H是本发明具体实施例的导电互连线的制造方法中的器件结构剖面示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中的“和/或”的含义是二选一或者二者兼具。
请参考图2，本发明提供一种导电互连线的制造方法，包括以下步骤：
S1，提供一衬底，所述衬底上形成有第一层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第一层间介质层上覆盖有第二层间介质层；
S2，形成图案化的光阻层于所述第二层间介质层上，且所述图案化的光阻层具有多个光阻线条以及位于相邻光阻线条之间的光阻开口；
S3，以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层，以在所述第二层间介质层中形成第一沟槽；
S4，去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层；
S5，以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层至暴露出所述第一层间介质层中的所述导电插塞的顶部，以形成第二沟槽；以及，
S6，填充导电材料于所述第二沟槽中并对所述导电材料进行顶部平坦化，以形成与相应的所述导电插塞的顶部相接触的导电互连线。
请参考图3A，在步骤S1中，首先，提供一衬底(未图示)，所述衬底可以是完成前段制程(FEOL)的衬底，其可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。衬底中还可以形成有电子元件(未图示)，例如，晶体管(NMOS和/或PMOS)、电阻、电容、二极管、三极管等等。所述衬底上还形成有第一层间介质层300，所述第一层间介质层300形成有至少一个导电插塞301，所述导电插塞301可以通过接触孔刻蚀和填充工艺形成，每个导电插塞301可以与衬底中相应的电子元件的电极电接触。在本发明的其他实施例中，第一层间介质层300中还可以有采用本发明的导电互连线的制造方法而形成的下层导电互连线(未图示)以及位于下层导电互连线上方的导电插塞，该导电插塞可以通过大马士革单镶嵌工艺形成。其中，第一层间介质层300的材料可以包括但不限于氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、介电常数K低于3.9的低K介质、氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等中的至少一种绝缘介质材料，第一层间介质层300的顶面平坦。所述导电插塞301的材料优选为钨金属，也可以为铝金属或者铜金属等。且导电插塞301的顶面与第一层间介质层300的顶面齐平。
请继续参考图3A，在步骤S1中，接着，可以采用化学气相沉积工艺或者原子层沉积工艺在第一层间介质层300和导电插塞301上覆盖刻蚀停止层302，刻蚀停止层302的材料可包括但不限于掺氮的碳化硅(SiCN)、碳化硅(SiC)、氮化硅(SiN)中的至少一种，优选地，刻蚀停止层302的致密性高于第一层间介质层300和第二层间介质层303，刻蚀停止层302一方面可以作为后续刻蚀第二层间介质层303以形成第二沟槽的刻蚀停止点，并在刻蚀过程中保护下方的第一层间介质层300和导电插塞301不受刻蚀损伤，另一方面，在后续形成导电互连线后，还可以防止金属互连线等导电互连线中的材料扩散到下方的第一层间介质层300中。
请继续参考图3A，在步骤S1中，然后，可以采用化学气相沉积工艺或者旋涂工艺等在刻蚀停止层302上覆盖第二层间介质层303，其中，第二层间介质层303的材料可以包括但不限于氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、低K介质、氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等中的至少一种绝缘介质材料。第二层间介质层303的厚度可以根据待形成的导电互连线的厚度来制作，例如为500nm～2000nm。当形成相同厚度的导电互连线时，第二层间介质层303的厚度要比图1A中的第二层间介质层103的厚度厚，例如第二层间介质层303的厚度可以等于图1A中硬掩膜层104和第二层间介质层103的厚度之和。
请继续参考图3A，在步骤S2中，在所述第二层间介质层303的表面上形成图案化的光阻层304，所述图案化的光阻层304的图案与图1A中的图案化的光阻层105的图案互补。所述图案化的光阻层304具有多个光阻线条304a以及位于相邻光阻线条304a之间的光阻开口304b，所述光阻线条304a用于定义待形成的导电互连线的位置和尺寸，且至少部分光阻线条304a对准相应的导电插塞301，所述光阻开口304b用于定义相邻的所述导电互连线之间的间隙的位置和尺寸，且光阻线条304a的线宽大于光阻开口304b的线宽，例如光阻线条304a的线宽为1.5倍～5倍的光阻开口304b的线宽。光阻层304的厚度取决于后续刻蚀第二层间介质层303而形成第一沟槽的工艺要求，例如500nm～5000nm。本实施例中，形成图案化的光阻层304于所述第二层间介质层303上的步骤包括：采用旋涂工艺涂覆负性光阻材料于所述第二层间介质层303上，并采用第一光罩，对所述负性光阻材料进行曝光和显影，以形成所述图案化的光阻层304，此时光阻层304和光阻层105被显影去除的区域正好互换，这种形成图案化的光阻层304的方法，虽然曝光区和遮挡区与形成图案化的光阻层105相同，但是，由于光阻层304是负性光阻材料，因此在显影后的光阻线条不会发生收缩而变细变薄的问题，即光阻开口304b不会出现顶部桥接的问题。另一实施例中，形成图案化的光阻层304于所述第二层间介质层303上的步骤包括：涂覆正性光阻材料于所述第二层间介质层303上，并采用与所述第一光罩互补的第二光罩，对所述正性光阻材料进行曝光和显影，以形成所述图案化的光阻层304，此时光阻层304和光阻层105被光罩曝光和遮挡的区域正好互换，这种形成图案化的光阻层304的方法，曝光区的面积相对较大，遮挡区的面积相对较小，因此实际曝光后的光阻线条不会发生收缩而变细变薄的问题，即光阻开口304b不会出现顶部桥接的问题。需要说明的是，为了提高光阻层304的曝光，可以在第二层间介质层303上涂覆光阻层304所对的光阻材料之前，先在第二层间介质层303上形成底部抗反射层(未图示)等膜层结构。
请参考图3A和图3B，在步骤S3中，以图案化的光阻层304为掩膜，采用相应的干法刻蚀工艺刻蚀部分厚度的所述第二层间介质层303，以在第二层间介质层303中形成第一沟槽303b，此时第一沟槽303b的深度取决于后续所需要形成的硬掩膜层的厚度。由于在步骤S2中能够保证图案化的光阻层304中的光阻线条304a和光阻开口304b的形貌和线宽，因此，在本步骤中，以图案化的光阻层304为掩膜，且仅刻蚀所述第二层间介质层303的一部分厚度，可以减少对第二层间介质层303的侧向刻蚀，进而实现垂直或者近似垂直的刻蚀，由此使得形成的第一沟槽303b的侧壁垂直或者近似垂直(例如侧壁与底面的夹角在80度～100度之间)。此时相邻第一沟槽303b之间所夹的第二层间介质层303相对第一沟槽303b底面凸出，形成线条303a。
请参考图3B、图3C和图3D，在步骤S4中，首先，可以采用干法去胶和/或湿法去胶工艺来去除图案化的光阻层304。然后，采用通过电镀、化学镀或者气相沉积工艺等任意合适的工艺，将硬掩膜材料305覆盖在第二层间介质层303和各个第一沟槽303b的表面上，所述硬掩膜材料305至少填满各个所述第一沟槽303b。接着，可以采用化学机械研磨(CMP)工艺对所述硬掩膜材料305的顶部进行化学机械研磨(即化学机械平坦化)，直至暴露出所述第二层间介质层303的顶部，甚至继续对第二层间介质层303进行一定程度的减薄，以形成位于所述第一沟槽303b中的硬掩膜层305a。此时，由于第一沟槽303b的形貌和线宽等均符合要求，所以通过材料填充和CMP工艺后能有效保留所需的硬掩膜层305a，即形成的硬掩膜层305a的形貌和线宽均符合要求，不会出现图1B中所示的硬掩膜层104中的问题。硬掩膜材料305可以包括但不限于钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、氮化钨、氮化硅、氮氧化硅等中的至少一种。
请参考图3E，在步骤S5中，以硬掩膜层305a为掩膜，采用相应的干法刻蚀工艺(例如等离子体刻蚀、深反应离子刻蚀等)刻蚀所述第二层间介质层303直至暴露出相应的导电插塞301的顶面，以形成第二沟槽306。由于硬掩膜层305a的形貌、线宽和厚度等均符合要求，因此，在以硬掩膜层305a为掩膜，刻蚀第二层间介质层303以形成第二沟槽306的过程中，能够减少对第二层间介质层303的侧向刻蚀，避免硬掩膜层305a下方的第二层间介质层303的收缩，进而避免了相邻的第二沟槽306之间的桥接问题。此时，各个所述第二沟槽306依次贯穿所述第二层间介质层303和所述刻蚀停止层302。
请参考图3E至图3H，在步骤S6中，首先，可以先通过电镀、化学镀或者气相沉积工艺等任意合适的工艺，在第二沟槽306中形成一层较薄的扩散阻挡层(未示出)并填满导电材料307，其中扩散阻挡层的材料可以为金属或金属化合物层的材质，例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层，导电材料层307填满第二沟槽306，导电材料307可以包括但不限于钨、铝、银、铬、钼、镍、钯、铂、钛、钽、铜、多晶硅、金属硅化物等中的一种或者多种，本发明对此不做任何限定。然后，可以采用化学机械研磨(CMP)工艺对所述导电材料307的顶部进行平坦化，直至暴露出所述硬掩膜层305a的顶部，如图3G所示，以形成填充于所述第二沟槽306中且顶部与硬掩膜层305a的顶部齐平的导电互连线307a，此时导电互连线307a的顶部与硬掩膜层305a的顶部齐平。当然，也可以继续对导电材料307进行顶部平坦化，直至暴露出第二层间介质层303的顶部，甚至还可以继续对第二层间介质层303进行一定程度的减薄，以形成填充于所述第二沟槽306中且顶部与第二层间介质层的顶部齐平的导电互连线307a，如图3H所示。
综上所述，本实施例提供的导电互连线的制造方法，能在第二层间介质层中形成嵌入式的硬掩膜层，且该硬掩膜层能够精准且有效地定义出相邻导电互连线之间的间隙，由此可以在硬掩膜层的掩蔽作用下去除相邻第一沟槽之间的第二层间介质层以形成第二沟槽，在第二沟槽中填充导电材料并顶部平坦化后就获得了相应的符合要求的导电互连线条。本发明的技术方案通过有效保留硬掩膜层，精准且有效地控制导电互连线之间的间隙宽度，从而避免了导电互连线条桥接的问题，工艺简单，易于实施，且能提高产品的性能和良率。
请参考图3E至图3H，基于同一发明构思，本实施例还提供一种导电互连线，采用上述的本实施例所述的导电互连线的制造方法制得；其中，一衬底(未图示)表面上依次覆盖有第一层间介质层300和第二层间介质层303，所述第一层间介质层300中镶嵌有至少一个导电插塞301，所述第二层间介质层303中形成有多个贯穿所述第二层间介质层的第二沟槽306，且至少部分所述第二沟槽306暴露出相应的所述导电插塞301的顶部，所述导电互连线307a填充在所述第二沟槽306中并与所述导电插塞301的顶部相接触。
本发明的导电互连线，由于是采用本发明的导电互连线的制造方法制作的，因此电性能得到改善。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种导电互连线的制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有第一层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第一层间介质层上覆盖有第二层间介质层；
形成图案化的光阻层于所述第二层间介质层上，且所述图案化的光阻层具有多个光阻线条以及位于相邻光阻线条之间的光阻开口；
以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层，以在所述第二层间介质层中形成第一沟槽；
去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层至暴露出所述第一层间介质层中的所述导电插塞的顶部，以形成第二沟槽；以及，
填充导电材料于所述第二沟槽中并对所述导电材料进行顶部平坦化，以形成与相应的所述导电插塞的顶部相接触的导电互连线。
2.如权利要求1所述的导电互连线的制造方法，其特征在于，在形成第二层间介质层覆盖于所述第一层间介质层上之前，先形成刻蚀停止层于所述第一层间介质层上，所述第二层间介质层覆盖于所述刻蚀停止层上。
3.如权利要求2所述的导电互连线的制造方法，其特征在于，刻蚀所述第二层间介质层和所述刻蚀停止层并暴露出所述导电插塞的顶部，以形成所述第二沟槽。
4.如权利要求1所述的导电互连线的制造方法，其特征在于，形成图案化的光阻层于所述第二层间介质层上的步骤包括：
涂覆负性光阻材料于所述第二层间介质层上；以及，
采用第一光罩，对所述负性光阻材料进行曝光和显影，以形成所述图案化的光阻层。
5.如权利要求1所述的导电互连线的制造方法，其特征在于，形成图案化的光阻层于所述第二层间介质层上的步骤包括：
涂覆正性光阻材料于所述第二层间介质层上；以及，
采用第二光罩，对所述正性光阻材料进行曝光和显影，以形成所述图案化的光阻层。
6.如权利要求1所述的导电互连线的制造方法，其特征在于，形成填充所述第一沟槽的硬掩膜层的步骤包括：
将硬掩膜材料通过电镀、化学镀或者气相沉积工艺覆盖于所述第二层间介质层和所述第一沟槽上；以及，
对所述硬掩膜材料进行化学机械研磨，直至暴露出所述第二层间介质层的顶部，以形成位于所述第一沟槽中的硬掩膜层，其中所述第一沟槽中的硬掩膜层的顶部与所述第二层间介质层的顶部齐平。
7.如权利要求1所述的导电互连线的制造方法，其特征在于，所述第一层间介质层和所述第二层间介质层的材料分别包括氧化硅、氮化硅、氮氧化硅和介电常数K低于3.9的低K介质中的至少一种；所述导电互连线的材料包括钨、铝、银、铬、钼、镍、钯、铂、钛、钽、铜、多晶硅、金属硅化物中的至少一种；所述硬掩膜层的材料包括钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、氮化钨、氮化硅、氮氧化硅中的至少一种。
8.如权利要求1所述的导电互连线的制造方法，其特征在于，对所述导电材料进行顶部平坦化至暴露出所述第二层间介质层的表面，以在形成所述导电互连线的同时一并去除所述硬掩膜层。
9.如权利要求1所述的导电互连线的制造方法，其特征在于，对所述导电材料进行顶部平坦化至暴露出所述硬掩膜层的表面。
10.一种导电互连线，其特征在于，采用权利要求1～9中任一项所述的导电互连线的制造方法制得；其中，一衬底表面上依次覆盖有第一层间介质层和第二层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第二层间介质层中形成有多个第二沟槽，且至少部分第二沟槽暴露出相应的所述导电插塞的顶部，所述导电互连线填充在所述第二沟槽中并与相应的所述导电插塞的顶部相接触。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200905796A (en) * | 2007-07-24 | 2009-02-01 | United Microelectronics Corp | Interconnection process |
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|---|---|---|---|---|
| TW200905796A (en) * | 2007-07-24 | 2009-02-01 | United Microelectronics Corp | Interconnection process |
| CN103094179A (zh) * | 2011-10-27 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 连接孔形成方法 |
| CN104112702A (zh) * | 2013-04-18 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 在半导体制造中降低超低k介电层损伤的方法 |
| CN106206283A (zh) * | 2016-07-27 | 2016-12-07 | 上海华虹宏力半导体制造有限公司 | 沟槽刻蚀方法及第一金属层制造方法 |
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