Nothing Special   »   [go: up one dir, main page]

CN110931449A - 电源模块封装结构及电源模块的封装方法 - Google Patents

电源模块封装结构及电源模块的封装方法 Download PDF

Info

Publication number
CN110931449A
CN110931449A CN201911266097.XA CN201911266097A CN110931449A CN 110931449 A CN110931449 A CN 110931449A CN 201911266097 A CN201911266097 A CN 201911266097A CN 110931449 A CN110931449 A CN 110931449A
Authority
CN
China
Prior art keywords
substrate
pin
power module
plastic
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911266097.XA
Other languages
English (en)
Inventor
王德信
张利丹
陶源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Intelligent Sensor Co Ltd
Original Assignee
Qingdao Goertek Intelligent Sensor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Intelligent Sensor Co Ltd filed Critical Qingdao Goertek Intelligent Sensor Co Ltd
Priority to CN201911266097.XA priority Critical patent/CN110931449A/zh
Publication of CN110931449A publication Critical patent/CN110931449A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49431Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了一种电源模块封装结构及电源模块的封装方法,电源模块封装结构包括基板、芯片、第一电子元器件、第二电子元器件和塑封部,所述基板包括相对设置的顶面和底面,所述芯片和第一电子元器件安装在所述基板的顶面,所述第二电子元器件安装在所述基板的底面,所述塑封部包括灌封于所述顶面的第一塑封层和灌封于所述底面的第二塑封层,所述芯片和第一电子元器件封装在所述第一塑封层内,所述第二电子元器件封装在所述第二塑封层内。本发明减小了电源模块封装结构的尺寸;芯片与第一电子元器件能够通过基板的顶面散热,第二电子元器件能够通过基板的底面散热,提高了电源模块封装结构的散热性能。

Description

电源模块封装结构及电源模块的封装方法
技术领域
本发明涉及半导体封装领域,具体涉及电源模块封装结构及电源模块的封装方法。
背景技术
电源模块是可以直接贴装在印刷电路板上的电源供应器,其特点是可为专用集成电路、数字信号处理器、微处理器、存储器、现场可编程门阵列及其他数字或模拟负载提供供电。电源模块对电子系统而言是不可或缺的,在当今社会人们的生活已片刻离不开电子设备。
电源管理芯片是在电子设备系统中担负起对电能的变换、分配、检测及其它电能管理职责的芯片,电源管理芯片的应用范围十分广泛。为提高电子系统的密度,器件的密度越来越大,芯片的尺寸越来越小,电源模块的尺寸也需要越来越小。现有的电源模块的封装一般是将芯片和所有的电子元器件均粘贴在基板的上表面,平铺的方式导致电源模块的尺寸较大,且电子元器件均通过上表面传导,散热性能差,系统稳定性不高,不能满足产品日趋小型化的需求。
发明内容
本发明的主要目的是提供一种电源模块封装结构及电源模块的封装方法,旨在改善目前电源模块的封装结构尺寸大、散热性能差的问题。
为实现上述目的,本发明提出一种电源模块封装结构,包括基板、芯片、第一电子元器件、第二电子元器件和塑封部,所述基板包括相对设置的顶面和底面,所述芯片和第一电子元器件安装在所述基板的顶面,所述第二电子元器件安装在所述基板的底面,所述塑封部包括灌封于所述顶面的第一塑封层和灌封于所述底面的第二塑封层,所述芯片和第一电子元器件封装在所述第一塑封层内,所述第二电子元器件封装在所述第二塑封层内。
优选地,所述电源模块封装结构还包括PIN针和引脚,所述PIN针封装在所述第二塑封层内,所述PIN针的一端与所述基板连接,所述PIN针的另一端与所述引脚连接。
优选地,所述PIN针的数量为多个,多个所述PIN针沿所述基板的边缘设置,所述基板上设有供所述PIN针植入的通孔。
优选地,所述第二电子元器件包括电感,所述第二塑封层为压缩模塑层,所述电感的厚度与所述第二塑封层的厚度相等,所述电感的表面露出所述第二塑封层。
优选地,所述电感露出所述第二塑封层的表面溅射有铜层。
优选地,所述第一电子元器件包括阻容器件和MOS管。
此外,本发明还提供了一种电源模块的封装方法,用于封装上述所述的电源模块封装结构,所述电源模块的封装方法包括以下步骤:
将所述第一电子元器件和芯片固定在所述基板的顶面,将所述基板上的键合区与芯片采用金属丝焊接键合;
对所述基板的顶面进行塑封,以形成所述第一塑封层;
将所述第二元器件焊接在所述基板的底面;
对所述基板的底面进行塑封,以形成所述第二塑封层。
优选地,所述对所述基板的底面进行塑封,以形成所述第二塑封层的步骤之前还包括:
将多个PIN针排布在塑胶模具上;
将所述PIN针插入所述基板的通孔中;
通过回流炉将所述PIN针回流焊接在所述基板的底面,将所述塑胶模具剥离,露出所述PIN针。
优选地,所述将多个PIN针排布在塑胶模具上的步骤之前还包括:
将钢网固定于印刷机,将刮刀装配到印刷机上,用锡膏搅拌刀将锡膏添加至钢网上,在所述基板的底面印刷锡膏。
优选地,所述第一电子元器件包括阻容器件和MOS管,将所述第一电子元器件和芯片粘接在所述基板的顶面的步骤包括:
将锡膏印置于所述基板的顶面,将阻容器件贴装在所述基板上,采用回流炉将所述阻容器件回流焊接在所述基板上;
在基板的顶面点胶,将所述芯片和MOS管粘接在点胶处,然后固化烘烤。
在本发明的技术方案中,通过将芯片和第一电子元器件安装在基板的顶面,将第二电子元器件安装在基板的底面,然后将芯片与第一电子元器件封装在第一塑封层内,将第二电子元器件封装在第二塑封层内,减小了电源模块封装结构的尺寸;芯片与第一电子元器件能够通过基板的顶面散热,第二电子元器件能够通过基板的底面散热,提高了电源模块封装结构的散热性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1为本发明实施例的电源模块封装结构的侧视剖面图;
图2为本发明实施例的电源模块封装结构的俯视图;
图3为本发明实施例的电源模块封装结构的仰视图;
图4为本发明实施例的电源模块的封装方法的流程图。
附图标号说明:
标号 名称 标号 名称
100 基板 110 顶面
120 底面 130 通孔
200 芯片 300 第一电子元器件
310 阻容器件 320 MOS管
400 电感 500 塑封部
510 第一塑封层 520 第二塑封层
600 PIN针 700 引脚
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
另外,本发明各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本发明要求的保护范围之内。
本发明提出一种电源模块封装结构,如图1~3所示,包括基板100、芯片200、第一电子元器件300、第二电子元器件和塑封部500,基板100包括相对设置的顶面110和底面120,芯片200和第一电子元器件300安装在基板100的顶面110,第二电子元器件安装在基板100的底面120,塑封部500包括灌封于顶面110的第一塑封层510和灌封于底面120的第二塑封层520,芯片200和第一电子元器件300封装在第一塑封层510内,第二电子元器件封装在第二塑封层520内。
本发明的电源模块可以为但并不仅限于DC-DC电源模块。DC-DC是一种在直流电路中将一个电压值的电能变为另一个电压值的电能的装置,其采用微电子技术,把小型表面安装集成电路与微型电子元器件组装成一体而构成。本发明将芯片200与第一电子元器件300封装在第一塑封层510内,将第二电子元器件封装在第二塑封层520内,减小了电源模块封装结构的尺寸;芯片200与第一电子元器件300能够通过基板100的顶面110散热,第二电子元器件能够通过基板100的底面120散热,提高了电源模块封装结构的散热性能,进一步提高了系统的稳定性,满足了产品日趋小型化的需求。
在一实施例中,电源模块封装结构还包括PIN针600和引脚700,PIN针600封装在第二塑封层520内,PIN针600的一端与基板100连接,PIN针600的另一端与引脚700连接。PIN针是连接器中用来完成电(信号)的导电(传输)的一种金属物质。引脚是从集成电路内部电路引出与外围电路的接线,所有的引脚就构成了这块集成电路的接口。可将PIN针600的端部设置为与第二塑封层520的表面齐平,PIN针600的端部刚好露出于第二塑封层520,然后再在PIN针600的端部溅射铜层,用于焊接引脚700。PIN针600提高了基板100底面120的散热系数,使得电源模块封装结构的稳定性更强。在其它实施例中,还可以采用激光刻蚀的方法在第二塑封层520钻孔,然后填充铜浆或银浆,以代替PIN针600,连接基板100的底面120与引脚700。
PIN针600的数量为多个,多个PIN针600沿基板100的边缘设置,基板100上设有供PIN针600植入的通孔130。通过将PIN针600插入通孔130中,然后回流焊接至基板100的底面120,再对基板100的底面120注塑灌封,形成第二塑封层520,PIN针600的安装简单且导热性能好。
其中,第二电子元器件包括电感400,第二塑封层520为压缩模塑层,电感400的厚度与第二塑封层520的厚度相等,电感400的表面露出第二塑封层520。第一电子元器件300包括阻容器件310和MOS管320。大功率的电源模块内部一般集成有MOS管(Metal-Oxide-Semiconductor Field-Effect Transistor,金属-氧化物半导体场效应晶体管)、电感等器件,大功率电源模块的封装一般是将芯片、MOS管、电容和电感均粘贴在基板100的上表面,平铺的方式导致电源模块的尺寸较大,且MOS管、电容、电感均通过上表面传导,散热性能差,系统稳定性不高,不能满足产品日趋小型化的需求。本实施例将阻容器件310、MOS管320和芯片200安装在基板100的顶面110,将电感400安装在基板100的底面120,然后通过压缩模塑形成第二塑封层520,使得电感400的第二塑封层520与电感400等高,实现了电源模块封装结构的厚度不变,宽度减小,缩小了封装结构的尺寸。电感400的表面刚好露出,相对于传统封装结构,提高了电源模块的散热性能。
电感400露出第二塑封层520的表面溅射有铜层。将电感400粘接在基板100的底面120后,在电感400的表面溅射铜层,用于电镀出基板100底面120的焊盘。在溅射铜层的基础上通过电解的方法沉积金属铜,以提供足够可靠的导电性,及防止底面120焊盘出现热和机械缺陷,最终提供与外界导通的可靠焊盘。
此外,本发明还提供了一种电源模块的封装方法,如图4所示,用于封装上述电源模块封装结构,电源模块的封装方法包括以下步骤:
S10、将第一电子元器件300和芯片200固定在基板100的顶面110,将基板100上的键合区与芯片200采用金属丝焊接键合;
S20、对基板100的顶面110进行塑封,以形成第一塑封层510;
S30、将第二元器件焊接在基板100的底面120;
S40、对基板100的底面120进行塑封,以形成第二塑封层520。
本发明的封装方法步骤简单,将芯片200与第一电子元器件300封装在第一塑封层510内,将第二电子元器件封装在第二塑封层520内,减小了电源模块封装结构的尺寸;芯片200与第一电子元器件300能够通过基板100的顶面110散热,第二电子元器件能够通过基板100的底面120散热,提高了电源模块封装结构的散热性能,进一步提高了系统的稳定性,满足了产品日趋小型化的需求。
其中,将基板100上的键合区与芯片200采用金属丝焊接键合,即焊接金线,采用高精度粘接设备将裸芯片200与基板100上的键合区通过金线键合在一起。首先,采用等离子清洗机清洗基板100的顶面110,以清除表面污染物,可露出更多表面区域,使基板100表面变粗糙,增强金线与基板100金手指的结合力,然后采用高速全自动引线焊接机焊接,焊接精度为+/-2um。其中,等离子体是物质的一种状态,也叫做物质的第四态,并不属于常见的固液气三态,对气体施加足够的能量使之离化便成为等离子状态。等离子体的“活性”组分包括:离子、电子、原子、活性集团、激发态的核素、光子等,等离子清洗机就是通过利用这些活性组分的性质来处理样品表面,从而实现清洁、涂覆等目的。
第一塑封层510保护芯片200和第一电子元器件300隔绝外界电气影响,使其具有热稳定性和良好的机械性能。首先,使用等离子清洗机清洗基板100顶面110,采用全自动塑封成型机注塑,膜流温度设置为150~170℃,合模压强设置为18~20Mpa,注塑时间设置为18~20s,固化时间设置为170~190s,塑封精度为+/-30um。
优选地,对基板100的底面120进行塑封,以形成第二塑封层520的步骤之前还包括:
将多个PIN针600排布在塑胶模具上;
将PIN针600插入基板100的通孔130中;
通过回流炉将PIN针600回流焊接在基板100的底面120,将塑胶模具剥离,露出PIN针600。
可选用直径为0.6~0.7mm,高度为2.4~2.6mm的圆PIN排针,匹配的塑胶模具使得圆PIN排针在回流焊接至基板100时位置固定不变,然后将圆PIN排针固定至基板100的底面120,采用回流炉将PIN针600焊接在基板100的底面120的相应位置,同时也将电感400焊接至基板100的底面120。然后将塑胶模具从基板100剥离,露出PIN针600。然后采用压缩模塑(Compression Molding)的方式,在基板100的底面120注塑出第二塑封层520。压缩模塑是先将粉状、粒状或纤维状的塑料放入成型温度下的模具型腔中,然后闭膜加压而使其成型并固化,模压成型可兼用于热固性塑料,热塑性塑料和橡胶材料。压缩模塑时,首先使用等离子清洗机清洗基板100底面120,采用全自动模压成型机注塑,膜流温度设置为150~170℃,合模压强设置为18~20Mpa,注塑时间设置为18~20s,固化时间设置为170~190s,塑封精度为+/-30um。由于采用压缩模塑,第二塑封层520的厚度可以与电感400的厚度相等,缩小了电源模块封装结构的尺寸,PIN针600和电感400的表面刚好露出第二塑封层520,提高了散热性能。在PIN针600及电感400的表面溅射一层薄铜层,然后在PIN针600上电镀引脚700,在电感400的表面电镀焊盘。
更优选地,将多个PIN针600排布在塑胶模具上的步骤之前还包括:
将钢网固定于印刷机,将刮刀装配到印刷机上,用锡膏搅拌刀将锡膏添加至钢网上,在基板100的底面120印刷锡膏。
回流焊接是指利用焊膏(由焊料和助焊剂混合而成的混合物)将一个或多个电子元件连接到接触垫上之后,透过控制加温来熔化焊料以达到永久结合,可以用回焊炉、红外加热灯或热风枪等不同加温方式来进行焊接。本实施例的焊膏选择锡膏,首先检视基板100,检查锡膏型号是否正确,固定钢网,将刮刀装配到印刷机上,印刷锡膏,后检。钢网厚度为80~100um,锡膏厚度为70~90um。
其中,第一电子元器件300包括阻容器件310和MOS管320,将第一电子元器件300和芯片200粘接在基板100的顶面110的步骤包括:
将锡膏印置于基板100的顶面110,将阻容器件310贴装在基板100上,采用回流炉将阻容器件310回流焊接在基板100上;
在基板100的顶面110点胶,将芯片200和MOS管320粘接在点胶处,然后固化烘烤。
首先,检视基板100板面是否有脏污,翘曲度是否超标等,印刷锡膏,采用贴片机将电容粘接在基板100上,回流焊接,清洗,AOI(Automated Optical Inspection,自动光学检测)检验。其中AOI是基于光学原理来对焊接生产中遇到的常见缺陷进行检测的设备,运用高速高精度视觉处理技术自动检测PCB板上各种不同贴装错误及焊接缺陷。然后采用粘片机将芯片200和MOS管320粘接在基板100的顶面110,具体过程为点胶、粘片、固化和烘烤。其中吸嘴上芯的吸嘴高度为4400~4600step,顶针上升的高度设置为90~110ms,顶针上升延迟时间设置为5~7ms,点胶高度设置为1300~1500step,胶粘剂厚度控制在24~26um,贴装精度为+/-25um。
实施例1
本实施例的电源模块封装结构包括基板100、DC-DC芯片200、电容、MOS管320、PIN针600、电感400和塑封部500,基板100包括相对设置的顶面110和底面120,DC-DC芯片200和电容、MOS管320安装在基板100的顶面110,PIN针600、电感400安装在基板100的底面120,塑封部500包括灌封于顶面110的第一塑封层510和灌封于底面120的第二塑封层520,DC-DC芯片200和电容、MOS管320封装在第一塑封层510内,PIN针600、电感400封装在第二塑封层520内。第二塑封层520为压缩模塑层,电感400的厚度与第二塑封层520的厚度相等,PIN针600的一端与基板100连接,PIN针600的另一端与第二塑封层520齐平,PIN针600和电感400的表面露出第二塑封层520,PIN针600的另一端连接有引脚700。
本实施例的电源模块的封装方法包括以下步骤:
步骤一、检视基板100板面是否有脏污、翘曲度是否超标等问题,采用型号为NXTIII(M3/M6)的SMT(Surface Mounted Technology,表面贴装技术)贴片机将电容粘接在基板100的顶面110:印刷锡膏-贴装电容-回流焊接-清洗-AOI检验;
步骤二、采用型号为KNS iStack的粘片机将MOS管320与DC-DC芯片200粘接在基板100的顶面110:点胶-粘片-固化-烘烤,其中吸嘴上芯的吸嘴高度为4400step,顶针上升的高度设置为90ms,顶针上升延迟时间设置为5ms,点胶高度设置为1300step,胶粘剂厚度控制在24um,贴装精度为+/-25um;
步骤三、采用等离子清洗机清洗基板100的顶面110,然后采用型号为KNS Iconn的高速全自动引线焊接机将裸芯片200和基板100上的键合区通过金线键合到一起,焊接精度为+/-2um;
步骤四、使用等离子清洗机清洗基板100顶面110,采用型号为TOWA全自动塑封成型机注塑第一塑封层510,膜流温度设置为150℃,合模压强设置为18Mpa,注塑时间设置为18s,固化时间设置为170s,塑封精度为+/-30um;
步骤五、将直径为0.6mm,高度为2.4mm的圆PIN排针安装至塑胶模具中,检视基板100,检查锡膏型号是否正确,将钢网固定于印刷机,将刮刀装配到印刷机上,用锡膏搅拌刀将锡膏添加至钢网上,在基板100的底面120印刷锡膏,钢网厚度为80um,锡膏厚度为70um;然后将圆PIN排针固定至基板100的底面120,采用型号为ERSA HOTFLOW 3/20的回流炉将PIN针600焊接在基板100的底面120的相应位置,同时也将电感400焊接至基板100的底面120。然后将塑胶模具从基板100剥离,露出PIN针600;
步骤六、采用全自动模压成型机注塑第二塑封层520,膜流温度设置为150℃,合模压强设置为18Mpa,注塑时间设置为18s,固化时间设置为170s,塑封精度为+/-30um,第二塑封层520的高度为2.4mm;在PIN针600与电感400的背面溅射铜层。
实施例2
本实施例的电源模块封装结构包括基板100、AC-DC芯片200、电容、PIN针600、电感400和塑封部500,基板100包括相对设置的顶面110和底面120,AC-DC芯片200和电容安装在基板100的顶面110,PIN针600、电感400安装在基板100的底面120,塑封部500包括灌封于顶面110的第一塑封层510和灌封于底面120的第二塑封层520,AC-DC芯片200和电容封装在第一塑封层510内,PIN针600、电感400封装在第二塑封层520内。第二塑封层520为压缩模塑层,电感400的厚度与第二塑封层520的厚度相等,PIN针600的一端与基板100连接,PIN针600的另一端与第二塑封层520齐平,PIN针600和电感400的表面露出第二塑封层520,PIN针600的另一端连接有引脚700。
本实施例的电源模块的封装方法包括以下步骤:
步骤一、检视基板100板面是否有脏污、翘曲度是否超标等问题,采用型号为NXTIII(M3/M6)的SMT(Surface Mounted Technology,表面贴装技术)贴片机将电容粘接在基板100的顶面110:印刷锡膏-贴装电容-回流焊接-清洗-AOI检验;
步骤二、采用型号为KNS iStack的粘片机将AC-DC芯片200粘接在基板100的顶面110:点胶-粘片-固化-烘烤,其中吸嘴上芯的吸嘴高度为4500step,顶针上升的高度设置为100ms,顶针上升延迟时间设置为6ms,点胶高度设置为1400step,胶粘剂厚度控制在25um,贴装精度为+/-25um;
步骤三、采用等离子清洗机清洗基板100的顶面110,然后采用型号为KNS Iconn的高速全自动引线焊接机将裸芯片200和基板100上的键合区通过金线键合到一起,焊接精度为+/-2um;
步骤四、使用等离子清洗机清洗基板100顶面110,采用型号为TOWA全自动塑封成型机注塑第一塑封层510,膜流温度设置为160℃,合模压强设置为19Mpa,注塑时间设置为19s,固化时间设置为180s,塑封精度为+/-30um;
步骤五、将直径为0.65mm,高度为2.5mm的圆PIN排针安装至塑胶模具中,检视基板100,检查锡膏型号是否正确,将钢网固定于印刷机,将刮刀装配到印刷机上,用锡膏搅拌刀将锡膏添加至钢网上,在基板100的底面120印刷锡膏,钢网厚度为90um,锡膏厚度为80um;然后将圆PIN排针固定至基板100的底面120,采用型号为ERSA HOTFLOW 3/20的回流炉将PIN针600焊接在基板100的底面120的相应位置,同时也将电感400焊接至基板100的底面120。然后将塑胶模具从基板100剥离,露出PIN针600;
步骤六、采用全自动模压成型机注塑第二塑封层520,膜流温度设置为160℃,合模压强设置为19Mpa,注塑时间设置为19s,固化时间设置为180s,塑封精度为+/-30um,第二塑封层520的高度为2.5mm;在PIN针600与电感400的背面溅射铜层,通过电解在铜层沉淀金属铜,电镀焊盘。
以上仅为本发明的优选实施例,并非因此限制本发明的专利范围,凡是在本发明的构思下,利用本发明说明书所作的等效变换,或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种电源模块封装结构,其特征在于,包括基板、芯片、第一电子元器件、第二电子元器件和塑封部,所述基板包括相对设置的顶面和底面,所述芯片和第一电子元器件安装在所述基板的顶面,所述第二电子元器件安装在所述基板的底面,所述塑封部包括灌封于所述顶面的第一塑封层和灌封于所述底面的第二塑封层,所述芯片和第一电子元器件封装在所述第一塑封层内,所述第二电子元器件封装在所述第二塑封层内。
2.如权利要求1所述的电源模块封装结构,其特征在于,所述电源模块封装结构还包括PIN针和引脚,所述PIN针封装在所述第二塑封层内,所述PIN针的一端与所述基板连接,所述PIN针的另一端与所述引脚连接。
3.如权利要求2所述的电源模块封装结构,其特征在于,所述PIN针的数量为多个,多个所述PIN针沿所述基板的边缘设置,所述基板上设有供所述PIN针植入的通孔。
4.如权利要求1所述的电源模块封装结构,其特征在于,所述第二电子元器件包括电感,所述第二塑封层为压缩模塑层,所述电感的厚度与所述第二塑封层的厚度相等,所述电感的表面露出所述第二塑封层。
5.如权利要求4所述的电源模块封装结构,其特征在于,所述电感露出所述第二塑封层的表面溅射有铜层。
6.如权利要求1~5中任一项所述的电源模块封装结构,其特征在于,所述第一电子元器件包括阻容器件和MOS管。
7.一种电源模块的封装方法,其特征在于,用于封装如权利要求1~6中任一项所述的电源模块封装结构,所述电源模块的封装方法包括以下步骤:
将所述第一电子元器件和芯片固定在所述基板的顶面,将所述基板上的键合区与芯片采用金属丝焊接键合;
对所述基板的顶面进行塑封,以形成所述第一塑封层;
将所述第二元器件焊接在所述基板的底面;
对所述基板的底面进行塑封,以形成所述第二塑封层。
8.如权利要求7所述的电源模块的封装方法,其特征在于,所述对所述基板的底面进行塑封,以形成所述第二塑封层的步骤之前还包括:
将多个PIN针排布在塑胶模具上;
将所述PIN针插入所述基板的通孔中;
通过回流炉将所述PIN针回流焊接在所述基板的底面,将所述塑胶模具剥离,露出所述PIN针。
9.如权利要求8所述的电源模块的封装方法,其特征在于,所述将多个PIN针排布在塑胶模具上的步骤之前还包括:
将钢网固定于印刷机,将刮刀装配到印刷机上,用锡膏搅拌刀将锡膏添加至钢网上,在所述基板的底面印刷锡膏。
10.如权利要求7~9中任一项所述的电源模块的封装方法,其特征在于,所述第一电子元器件包括阻容器件和MOS管,将所述第一电子元器件和芯片粘接在所述基板的顶面的步骤包括:
将锡膏印置于所述基板的顶面,将阻容器件贴装在所述基板上,采用回流炉将所述阻容器件回流焊接在所述基板上;
在基板的顶面点胶,将所述芯片和MOS管粘接在点胶处,然后固化烘烤。
CN201911266097.XA 2019-12-10 2019-12-10 电源模块封装结构及电源模块的封装方法 Pending CN110931449A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911266097.XA CN110931449A (zh) 2019-12-10 2019-12-10 电源模块封装结构及电源模块的封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911266097.XA CN110931449A (zh) 2019-12-10 2019-12-10 电源模块封装结构及电源模块的封装方法

Publications (1)

Publication Number Publication Date
CN110931449A true CN110931449A (zh) 2020-03-27

Family

ID=69858926

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911266097.XA Pending CN110931449A (zh) 2019-12-10 2019-12-10 电源模块封装结构及电源模块的封装方法

Country Status (1)

Country Link
CN (1) CN110931449A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022252143A1 (zh) * 2021-06-02 2022-12-08 舍弗勒技术股份两合公司 集成电源模块和车辆

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456677A (zh) * 2010-10-27 2012-05-16 三星半导体(中国)研究开发有限公司 球栅阵列封装结构及其制造方法
CN105374789A (zh) * 2015-11-13 2016-03-02 华为技术有限公司 一种电路模块结构及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456677A (zh) * 2010-10-27 2012-05-16 三星半导体(中国)研究开发有限公司 球栅阵列封装结构及其制造方法
CN105374789A (zh) * 2015-11-13 2016-03-02 华为技术有限公司 一种电路模块结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022252143A1 (zh) * 2021-06-02 2022-12-08 舍弗勒技术股份两合公司 集成电源模块和车辆

Similar Documents

Publication Publication Date Title
EP1734800B1 (en) Technique for manufacturing an overmolded electronic assembly
KR100734816B1 (ko) 전자 소자 캐리어를 위한 최적화된 덮개의 장착
US8072769B2 (en) Component-embedded module and manufacturing method thereof
CN100527412C (zh) 电子电路模块及其制造方法
US20230238315A1 (en) Semiconductor packaged structure and manufacturing method thereof, and semiconductor device
TW201943043A (zh) 具有上封裝用雷射鑽孔之具成型基座之堆疊電路封裝
CN106328633B (zh) 电子装置模块及其制造方法
CN110574156A (zh) 具有安装在两个基体之间的构件的电子组件及其制造方法
EP2158642A1 (en) Connector for interconnecting surface-mount devices and circuit substrates
CN110931449A (zh) 电源模块封装结构及电源模块的封装方法
CN114300369A (zh) 半导体封装结构的制作方法
KR102048809B1 (ko) 전자파 차폐를 위한 표면 실장형 실드 장치
KR20080074468A (ko) 초음파를 이용한 반도체 칩의 표면실장방법
CN211828735U (zh) 陶瓷基板结构及智能功率模块
WO2018098648A1 (zh) 集成电路封装方法以及集成封装电路
TW201804584A (zh) 雙側電子封裝件
US20220278085A1 (en) Method for connecting an electrical device to a bottom unit by using a solderless joint
CN218039190U (zh) 一种双面封装产品
CA2150569A1 (en) Electronic package sealed with a dispensable adhesive
CN215266272U (zh) 基于铜箔载板的高散热板级扇出封装结构
CN108573877B (zh) 形成贴附式双面载放零件的电子芯片模块的方法
US20030073266A1 (en) Semiconductor device and a method of manufacturing the same
JP2001110847A (ja) 電子部品の保持治具、保持方法および電子部品の製造方法
CN113451158A (zh) 覆晶封装结构及其制作工艺
KR101631293B1 (ko) 집적회로 칩의 기판 본딩 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200327

RJ01 Rejection of invention patent application after publication