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CN110880503A - 集成电路器件 - Google Patents

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Abstract

提供了一种集成电路器件，所述集成电路器件包括：在衬底上沿第一方向延伸的鳍型有源区；与鳍型有源区交叉并且在衬底上沿垂直于第一方向的第二方向延伸的栅极结构；以及设置在栅极结构上的第一接触结构，第一接触结构的顶表面的宽度大于第一接触结构的底表面的宽度。

Description

集成电路器件
相关申请的交叉引用
本申请要求于2018年9月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0106107的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及集成电路器件，更具体地，涉及包括鳍型有源区的集成电路器件。
背景技术
随着电子产品趋于轻、薄、短和小，对集成电路器件高度集成的需求正在增加。随着集成电路器件的尺寸缩小，出现了晶体管的短沟道效应，因此，集成电路器件的可靠性劣化。为了减小短沟道效应，提出了包括鳍型有源区的集成电路器件。然而，随着设计规则的减小，鳍型有源区、栅极线和源极/漏极区的尺寸也减小。
发明内容
本发明构思提供了一种具有减小的尺寸和高的电气性能的集成电路器件。
根据本发明构思的一个方面，提供了一种集成电路器件，所述集成电路器件可以包括：鳍型有源区，所述鳍型有源区在衬底上沿第一方向延伸；栅极结构，所述栅极结构与所述鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；以及第一接触结构，所述第一接触结构设置在所述栅极结构上，并且所述第一接触结构的顶表面的宽度大于所述第一接触结构的底表面的宽度。
根据本发明构思的一个方面，提供了一种集成电路器件，所述集成电路器件可以包括：多个鳍型有源区，所述多个鳍型有源区从衬底的顶表面突出并在所述衬底上沿第一方向延伸；多个栅极结构，所述多个栅极结构与所述多个鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；多个源极/漏极区，所述多个源极/漏极区在所述多个栅极结构的两侧设置在所述鳍型有源区中；第一接触结构，所述第一接触结构设置在所述多个栅极结构中的第一栅极结构上，并且所述第一接触结构的顶表面的宽度大于所述第一接触结构的底表面的宽度；以及包围所述第一接触结构的侧壁的至少一部分的绝缘衬垫。
根据本发明构思的一个方面，提供了一种集成电路器件，所述集成电路器件可以包括：鳍型有源区，所述鳍型有源区从衬底的顶表面突出并在所述衬底上沿第一方向延伸；栅极结构，所述栅极结构与所述鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；设置在所述栅极结构上的层间绝缘层；接触结构，所述接触结构设置在接触孔中，穿过所述层间绝缘层，电连接到所述栅极结构，并且所述接触结构的顶表面的宽度大于所述接触结构的底表面的宽度；包围所述接触结构的侧壁的至少一部分的绝缘衬垫。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，其中：
图1是示出了根据示例性实施例的集成电路器件的布局图；
图2是沿图1中的X1-X1'线和X2-X2'线截取的截面图；
图3是沿图1中的Y1-Y1'线截取的截面图；
图4是图2中的CX1区域的放大图；
图5是示出根据示例性实施例的集成电路器件的截面图；
图6是示出根据示例性实施例的集成电路器件的等效电路图；
图7是根据示例性实施例的集成电路器件的布局图；
图8是沿图7中的X3-X3'线和X4-X4'线截取的截面图；以及
图9至图20是示出了根据示例性实施例的制造集成电路器件的方法的截面图。
具体实施方式
将参照附图详细描述本发明构思的精神的示例性实施例。应当理解，当元件或层被称为“在”另一元件或层“上面”、“在”另一元件或层“上方”、“在”另一元件或层“上”、“连接到”另一元件或层或“结合到”另一元件或层时，它可以直接在另一元件或层上面、直接在另一元件或层上方、直接在另一元件或层上、直接连接到另一元件或层或者直接结合到另一元件或层，或者可以存在中间元件或中间层。相比之下，当元件被称为“直接在”另一元件或层“上面”、“直接在”另一元件或层“上方”、“直接在”另一元件或层“上”、“直接连接到”另一元件或层或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的附图标记始终表示相同的元件。如本文所使用的，术语“和/或”包括相关所列项中的一个或更多项的任何和所有组合。
图1是示出根据示例性实施例的集成电路器件100的布局图。图2中左侧的视图是沿图1中的X1-X1'线截取的截面图，图2中右侧的视图是沿图1中的X2-X2'线截取的截面图。图3是沿图1中的Y1-Y1'线截取的截面图。图4是图2中的CX1区域的放大图。图1中省略了集成电路器件100的部分组件。
参照图1至图4，衬底110可以包括第一有源区ACT1、深沟槽区DTA和第二有源区ACT2。第一有源区ACT1和第二有源区ACT2可以利用它们之间的深沟槽区DTA而彼此分开。
在示例性实施例中，第一有源区ACT1可以是用于p型金属氧化物半导体(PMOS)晶体管的有源区，第二有源区ACT2可以是用于n型金属氧化物半导体(NMOS)晶体管的有源区。在其他实施例中，第一有源区ACT1可以是用于具有第一阈值电压的NMOS晶体管的有源区，第二有源区ACT2可以是用于具有第二阈值电压的NMOS晶体管的有源区，第二阈值电压与第一阈值电压不同。
在示例性实施例中，第一有源区ACT1、第二有源区ACT2和深沟槽区DTA可以形成执行逻辑功能的标准单元。标准单元可以包括具有诸如晶体管和寄存器的多个电路器件的各种逻辑单元。逻辑单元可以形成例如AND、NAND、OR、NOR、异或(XOR)、同或(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延时器(DLY)、滤波器(FIL)、多路复用器(MXT/MXIT)、OR/AND/INVERTER(OAI)、AND/OR(AO)、AND/OR/INVERTER(AOI)、D触发器、复位触发器、主从触发器和锁存器。
在第一有源区ACT1上，多个第一鳍型有源区FA1可以从衬底110的顶表面110F1突出，并且可以在第一方向(X方向)上延伸。在第二有源区ACT2上，多个第二鳍型有源区FA2可以从衬底110的顶表面110F1突出，并且可以沿第一方向(X方向)延伸。多个第一鳍型有源区FA1中的每个第一鳍型有源区FA1的两个侧壁和多个第二鳍型有源区FA2中的每个第二鳍型有源区FA2的两个侧壁可以被隔离层112覆盖。在深沟槽区DTA中，深沟槽DT可以从衬底110的顶表面110F1形成到预定深度，并且隔离层112可以填充深沟槽DT的内部。
在示例性实施例中，衬底110可以包括诸如Si或Ge的IV族半导体、诸如SiGe或SiC的IV-IV族化合物半导体或者诸如GaAs、InAs或InP的III-V族化合物半导体。衬底110可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。
栅极结构GS可以沿第二方向(Y方向)延伸以与多个第一鳍型有源区FA1和多个第二鳍型有源区FA2交叉。栅极结构GS可以包括栅电极GL、栅极绝缘层124、栅极覆盖层126和栅极间隔物128。
栅电极GL可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或上述材料的组合。例如，栅电极GL可以由铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或上述金属的组合形成。然而，本发明构思不限于此。在示例性实施例中，栅电极GL可以包括含功函数金属的层和间隙填充金属层。含功函数金属的层可以包括选自Ti、W、钌(Ru)、铌(Nb)、Mo、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)中的至少一种金属。间隙填充金属层可以包括W层或Al层。在示例性实施例中，栅电极GL可以包括TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构、或TiN/TaN/TiN/TiAlC/TiN/W堆叠结构。然而，本发明构思不限于此。
栅极绝缘层124可以从栅电极GL的底表面和侧壁沿第二方向延伸。栅极绝缘层124可以设置在栅电极GL与鳍型有源区FA之间以及栅电极GL与隔离层112的顶表面之间。栅极绝缘层124可以包括氧化硅、氮氧化硅、具有高于氧化硅的介电常数的高介电常数的高k介电材料或上述材料的组合。高k介电层可以由金属氧化物或金属氮氧化物形成。例如，可以用作栅极绝缘层124的高k介电层可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或上述材料的组合形成。然而，本发明构思不限于此。
栅极覆盖层126可以设置在栅电极GL上。栅极覆盖层126覆盖栅电极GL的顶表面，并且可以沿第二方向(图2中的Y方向)延伸。在示例性实施例中，栅极覆盖层126可以包括氮化硅或氮氧化硅。
栅极间隔物128可以设置在栅电极GL的两个侧壁上以及栅极覆盖层126的两个侧壁上。栅极间隔物128可以沿着栅电极GL的延伸方向在栅电极GL的两个侧壁上延伸。栅极绝缘层124可以位于栅电极GL与栅极间隔物128之间。在示例性实施例中，栅极间隔物128可以包括SiOx、SiNx、SiOxNy、SiCxNy、SiOxCyNz或上述材料的组合。
在示例性实施例中，栅极间隔物128可以包括由不同材料形成的多个层。在图2中，示例性地示出了栅极间隔物128包括一个层。然而，与此不同，栅极间隔物128可以包括顺序堆叠在栅电极GL的侧壁上的第一间隔物层(未示出)、第二间隔物层(未示出)和第三间隔物层(未示出)。在示例性实施例中，第一间隔物层和第三间隔物层可以包括氮化硅、氧化硅或氮氧化硅。第二间隔物层可以包括介电常数小于第一间隔物层的介电常数的绝缘材料。在一些实施例中，第二间隔物层可包括空气空间。
在第一有源区ACT1上，可以形成在栅极结构GS的两侧延伸到第一鳍型有源区FA1的内部的第一凹陷区RS1。第一源极/漏极区132可以形成在第一凹陷区RS1中。在第二有源区ACT2上，可以形成在栅极结构GS的两侧延伸到第二鳍型有源区FA2的内部的第二凹陷区RS2。第二源极/漏极区134可以形成在第二凹陷区RS2中。
第一源极/漏极区132可以具有多个倾斜侧壁(未示出)并且因此具有多边形截面。如图3所示，第一源极/漏极区132的连接到多个第一鳍型有源区FA1之一的侧壁可以连接到第一源极/漏极区132的连接到与该第一鳍型有源区FA1相邻的第一鳍型有源区FA1的侧壁。然而，本发明构思不限于此。
第一源极/漏极区132可以包括掺杂的SiGe层、掺杂的Ge层、掺杂的SiC层或掺杂的InGaAs层。然而，本发明构思不限于此。通过去除第一鳍型有源区FA1的位于栅极结构GS两侧的部分来形成第一凹陷区RS1，并且可以通过外延生长工艺使填充第一凹陷区RS的内部的半导体层生长来形成第一源极/漏极区132。
在示例性实施例中，当第一鳍型有源区FA1是用于PMOS晶体管的有源区时，第一源极/漏极区132可以包括掺杂的SiGe，而当第一鳍型有源区FA1是用于NMOS晶体管的有源区时，第一源极/漏极区132可以包括掺杂的SiC。然而，本发明构思的精神不限于此。
在示例性实施例中，第一源极/漏极区132可以包括具有不同成分的多个半导体层。例如，第一源极/漏极区132可以包括顺序地填充凹陷区RS1的下半导体层(未示出)、上半导体层(未示出)和覆盖半导体层(未示出)。例如，下半导体层、上半导体层和覆盖半导体层包括Si和Ge的量不同的SiGe。
第二源极/漏极区134可以包括掺杂的SiGe层、掺杂的Ge层、掺杂的SiC层或掺杂的InGaAs层。然而，本发明构思不限于此。通过去除第二鳍型有源区FA2的位于栅极结构GS两侧的部分来形成第二凹陷区RS2，并且可以通过外延生长工艺生长填充第二凹陷区RS2内部的半导体层来形成第二源极/漏极区134。
在示例性实施例中，第二源极/漏极区134可以包括具有不同成分的多个半导体层。例如，第二源极/漏极区134可以包括顺序地填充第二凹陷区RS2的下半导体层(未示出)、上半导体层(未示出)和覆盖半导体层(未示出)。例如，下半导体层、上半导体层和覆盖半导体层包括Si和C的量不同的SiC。
虽然未示出，但是可以在第一源极/漏极区132的侧壁、第二源极/漏极区134的侧壁和隔离层112的顶表面上进一步形成蚀刻停止层(未示出)。蚀刻停止层可以包括氮化硅、氮氧化硅、碳氮氧化硅和氧化硅中的至少一种。
覆盖第一源极/漏极区132和第二源极/漏极区134的栅极间绝缘层142可以形成在栅极结构GS之间。可以在栅极结构GS和栅极间绝缘层142上形成第一层间绝缘层144。栅极间绝缘层142和第一层间绝缘层144可以包括氮氧化硅、碳氮氧化硅和氧化硅中的至少一种。
穿过第一层间绝缘层144并连接到栅电极GL的第一接触结构150可以设置在栅极结构GS上。第一接触孔150H穿过第一层间绝缘层144并延伸到栅极结构GS的内部。第一接触结构150可以设置在第一接触孔150H中。第一接触结构150可以包括第一接触插塞152以及包围第一接触插塞152的底表面和侧壁的第一导电阻挡物154。
如图4中示例性地示出的，第一接触孔150H的上部的宽度可以大于第一接触孔150H的下部的宽度，并且第一接触孔150H可以具有扩展上部区150HU。第一接触孔150H的顶表面处的第一宽度W11可以大于第一接触孔150H的底表面处的第二宽度W12。第一接触结构150的侧壁150S可以具有逐渐变圆的轮廓而没有弯折或台阶150HK(参照图16)。
下绝缘衬垫156和上绝缘衬垫158可以在第一接触孔150H的内壁上彼此分开。下绝缘衬垫156围绕第一接触结构150的侧壁150S的下部。上绝缘衬垫158可以在垂直方向上与下绝缘衬垫156分开并且可以围绕第一接触结构150的侧壁150S的上部。
下绝缘衬垫156可以设置在栅极间隔物128的内壁(即，栅极间隔物128的面对栅电极GL的侧壁)上。下绝缘衬垫156在第一方向(X方向)上具有第三宽度W21。下绝缘衬垫156的第三宽度W21可以从栅极间隔物128的顶表面向上逐渐减小。例如，下绝缘衬垫156的上端可以是锥形的。
上绝缘衬垫158可以设置在第一接触孔150H的扩展上部区150HU中，可以在垂直方向(Z方向)上与下绝缘衬垫156分开，并且可以包围第一接触结构150的侧壁150S的上部。上绝缘衬垫158的顶表面与第一接触结构150的顶表面处于同一水平高度。上绝缘衬垫158的底表面可以与扩展上部区150HU的底部处于同一水平高度处。上绝缘衬垫158可以在第一方向(X方向)上具有第四宽度W22。在图4中，上绝缘衬垫158的第四宽度W22被示例性地示出为从上绝缘衬垫158的底表面朝向上绝缘衬垫158的顶表面逐渐减小。然而，本发明构思不限于此。与图4不同，上绝缘衬垫158可以在上绝缘衬垫158的整个区域中具有基本相同的第四宽度W22。
第一接触结构150的侧壁150S的位于比下绝缘衬垫156的顶表面的水平高度LV1高并且比上绝缘衬垫158的底表面的水平高度LV2低的水平高度处的部分可以被第一层间绝缘层144包围。
在形成第一接触结构150的示例性制造工艺中，在形成暴露栅电极GL的顶表面的第一接触孔150H之后，可以通过从第一接触孔150H的顶表面将第一接触孔150H横向扩展到预定深度来形成扩展上部区150HU。然后，在第一接触孔150H的内壁上形成绝缘衬垫层166P(参照图17)，并且对绝缘衬垫层166P执行侧壁圆化工艺(rounding process)，从而可以形成具有逐渐倾斜的侧壁轮廓的第一接触孔150H。然后，第一接触结构150可以形成在第一接触孔150H中。通过侧壁圆化工艺去除绝缘衬垫层166P的一部分。绝缘衬垫层166P的位于扩展上部区150HU中的部分可以被称为上绝缘衬垫158，绝缘衬垫层166P的以比扩展上部区150HU的水平高度低的水平高度位于第一接触孔150H中的部分可以被称为下绝缘衬垫156。
通常，由于第一接触结构150的宽度小并且第一接触结构150的高度大，因此在用金属材料填充第一接触孔150H的内部的工艺中，可能无法完全填充金属材料。在这种情况下，可能在第一接触结构150中形成空隙并且第一接触结构150的电阻增加，因此，集成电路器件100的电特性可能劣化。然而，根据上述示例性实施例，形成扩展上部区150HU，并对绝缘衬垫层166P执行侧壁圆化工艺，从而可以形成具有增大的上部宽度和逐渐倾斜的侧壁轮廓的第一接触结构150。
第二接触结构160可以设置在第一源极/漏极区132和第二源极/漏极区134上。第二接触孔160H穿过第一层间绝缘层144和栅极间绝缘层142，并且可以暴露第一源极/漏极区132的顶表面和第二源极/漏极区134的顶表面。第二接触结构160可以设置在第二接触孔160H中。
第二接触结构160包括第二接触插塞162和第二导电阻挡物164。第二接触插塞162和第二导电阻挡物164可以分别包括与第一接触插塞152和第一导电阻挡物154中所包括的材料相同的材料。第二接触结构160的顶表面可以设置在与第一接触结构150的顶表面的水平高度相同的水平高度处。
第二接触结构160的侧壁160S可以被衬垫结构166围绕。衬垫结构166可以包括第一绝缘衬垫166A和第二绝缘衬垫166B。第一绝缘衬垫166A设置在第二接触结构160的侧壁160S上，第二绝缘衬垫166B可以包围第一绝缘衬垫166A的侧壁。第二绝缘衬垫166B可以接触栅极间绝缘层142和第一层间绝缘层144。衬垫结构166设置在第二接触孔160H的侧壁上，并且可以不覆盖第一源极/漏极区132的顶表面的由第二接触孔160H暴露的部分和第二源极/漏极区134的顶表面的由第二接触孔160H暴露的部分。衬垫结构166在第一方向上的第五宽度W23可以大于下绝缘衬垫156在第一方向上的第三宽度W21。
在根据示例性实施例的制造工艺中，形成暴露第一源极/漏极区132的顶表面和第二源极/漏极区134的顶表面的第二接触孔160H。然后，在第二接触孔160H的内壁上形成第二绝缘衬垫166B之后，可以形成填充第二接触孔160H的其余部分的掩埋绝缘层320(参照图13)。然后，通过去除部分掩埋绝缘层320和部分第一层间绝缘层144来形成暴露栅电极GL的顶表面的第一接触孔150H，对掩埋绝缘层320执行拉回工艺(pull-back process)，并通过将拉回的掩埋绝缘层320E用作蚀刻掩模来扩展第一接触孔150H的上部，从而可以形成扩展上部区150HU。然后，去除掩埋绝缘层320，在第一接触孔150H的侧壁和第二接触孔160H的侧壁上形成绝缘衬垫层166P(参照图17)，并对绝缘衬垫层166P执行侧壁圆化工艺，从而可以形成具有逐渐倾斜的侧壁轮廓的第一接触孔150H。然后，可以形成分别填充第一接触孔150H和第二接触孔160H的第一接触结构150和第二接触结构160。
如图4中示例性示出的，第一接触结构150的侧壁150S的下部被下绝缘衬垫156包围，并且可以在与第一接触结构150的底表面的水平高度相同的水平高度处具有第二宽度W12。第一接触结构150的侧壁150S的上部被设置在扩展上部区150HU中的上部绝缘衬垫158包围，并且可以在与第一接触结构150的顶表面的水平高度相同的水平高度处具有大于第二宽度W12的第一宽度W11。通过执行上述侧壁圆化工艺，第一接触结构150的侧壁150S可以具有从下部朝向上部逐渐连接或平滑连接的轮廓。随着第一接触结构150的侧壁150S的上部扩展，可以防止在填充金属材料的过程中形成空隙。
可以在第一接触结构150、第二接触结构160和第一层间绝缘层144上形成蚀刻停止层168。可以在蚀刻停止层168上形成第二层间绝缘层170。
第一通路结构172可以设置为穿过蚀刻停止层168和第二层间绝缘层170并且连接到第一接触结构150。第二通路结构174可以设置为穿过蚀刻停止层168和第二层间绝缘层170并且连接到第二接触结构160。第一通路结构172可以包括通路导电层172P和包围通路导电层172P的侧壁和底表面的通路阻挡层172B，第二通路结构174可以包括通路导电层174P和包围通路导电层174P的侧壁和底表面的通路阻挡层174B。
根据上述示例性实施例，连接到栅极结构GS的第一接触结构150具有逐渐连接的侧壁轮廓，并且第一接触结构150的上部的宽度可以大于第一接触结构150的下部的宽度。因此，可以防止在填充金属材料以形成第一接触结构150的过程中形成空隙，并且可以使包括第一接触结构150的集成电路器件100A具有高电特性。
图5是示出根据示例性实施例的集成电路器件100A的截面图。在图5中，与图1至图4中的附图标记相同的附图标记表示相同的组件。
参照图5，在第一层间绝缘层144与蚀刻停止层168之间进一步形成第三层间绝缘层146。此外，第一接触孔150HA穿过第三层间绝缘层146和第一层间绝缘层144，并且可以暴露栅电极GL的顶表面。设置在第一接触孔150HA中的第一接触结构150A的顶表面可以设置在比第二接触结构160的顶表面的水平高度高的水平高度处。
第一接触孔150HA的扩展上部区150HU的底部可以由第一层间绝缘层144的顶表面和第三层间绝缘层146的侧壁限定。上绝缘衬垫158可以设置在扩展上部区150HU的内壁上。上绝缘衬垫158的顶表面设置在与第三层间绝缘层146的顶表面的水平高度相同的水平高度处。上绝缘衬垫158的底表面可以设置在与第三层间绝缘层146的底表面的水平高度相同的水平高度处。上绝缘衬垫158的侧壁被第三层间绝缘层146包围，而下绝缘衬垫156的侧壁可以被第一层间绝缘层144包围。
第二接触结构160被第二绝缘衬垫166B包围，并且可以省略图1至图4中描述的第一绝缘衬垫166A。
在示例性制造工艺中，在形成暴露第一源极/漏极区132的顶表面和第二源极/漏极区134的顶表面的第二接触孔160H以及在第二接触孔160H的内壁上形成第二绝缘衬垫166B之后，可以形成填充第二接触孔160H的其余部分的第二接触结构160。然后，可以在第二接触结构160和第一层间绝缘层144上顺序地形成第三层间绝缘层146和掩埋绝缘层320(参照图13)。然后，去除掩埋绝缘层320的一部分、第三层间绝缘层146的一部分和第一层间绝缘层144的一部分，从而形成暴露栅电极GL的顶表面的第一接触孔150HA，对掩埋绝缘层320执行拉回工艺，并且通过将拉回的掩埋绝缘层320E用作蚀刻掩模来扩展第一接触孔150HA的上部，从而可以形成扩展上部区150HU。然后，去除掩埋绝缘层320，在第一接触孔150HA的侧壁上形成绝缘衬垫层166P(参照图17)，并且对绝缘衬垫层166P执行侧壁圆化工艺，从而可以形成具有逐渐倾斜的侧壁轮廓的第一接触孔150HA。然后，可以形成填充第一接触孔150HA的第一接触结构150A。
根据上述示例性实施例，第一接触结构150A具有逐渐连接到栅极结构GS的侧壁轮廓，并且第一接触结构150A的上部的宽度可以大于第一接触结构150A的下部的宽度。因此，可以防止在填充金属材料以形成第一接触结构150A的过程中形成空隙，并且包括第一接触结构150A的集成电路器件100A可以具有高电特性。
图6是示出了根据示例性实施例的集成电路器件200的等效电路图。在图6中，示出了包括六个晶体管的6T静态随机存取存储器(SRAM)单元的电路图。
参照图6，集成电路器件200可包括并联连接在电源节点Vcc与接地节点Vss之间的一对反相器INV1和INV2，以及分别连接到反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以由PMOS晶体管形成，第一下拉晶体管PD1和第二下拉晶体管PD2可以由NMOS晶体管形成。
为了使第一反相器INV1和第二反相器INV2形成锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点可以连接到第一反相器INV2的输出节点。
图7是根据示例性实施例的集成电路器件200A的布局图。图8是沿图7中的X3-X3'线和X4-X4'线截取的截面图。在图7和图8中，与图1至图6中的附图标记相同的附图标记表示相同的组件。
参照图7和图8，集成电路器件200A可以包括设置在衬底110上的SRAM单元210A。SRAM单元210A可以包括六个finFET。
SRAM单元210A包括彼此平行并沿第一方向(X方向)延伸的多个鳍型有源区F1A、F2A、F3A和F4A。多个鳍型有源区F1A、F2A、F3A和F4A可以沿Z方向从衬底110的顶表面突出。
另外，SRAM单元210A可以包括在与第一方向(X方向)交叉的第二方向(Y方向)上平行延伸以覆盖多个鳍型有源区F1A、F2A、F3A和F4A的两个侧壁和顶表面的多条栅极线SGL1、SGL2、SGL3和SGL4。多条栅极线SGL1、SGL2、SGL3和SGL4可以具有与参照图1至图4所描述的栅极线GL的特征类似的特性。在多条栅极线SGL1、SGL2、SGL3和SGL4中，在沿第二方向(Y方向)设置在一条直线上的两条相邻的栅极线之间，可以设置栅极切割绝缘层220。
形成SRAM单元210A的第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输晶体管PS2可以由鳍型晶体管实现。具体地，第一上拉晶体管PU1和第二上拉晶体管PU2可以由PMOS晶体管形成，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1和第二传输晶体管PS2可以由NMOS晶体管形成。
可以在沿X方向延伸的多个鳍型有源区F1A、F2A、F3A和F4A与沿Y方向延伸的多条栅极线SGL1、SGL2、SGL3和SGL4之间的交叉处形成晶体管。
第一传输晶体管PS1形成在鳍型有源区F4A与栅极线SGL3之间的交叉处，第二传输晶体管PS2可以形成在鳍型有源区F1A与栅极线SGL2之间的交叉处。第一下拉晶体管PD1形成在鳍型有源区F4A与栅极线SGL1之间的交叉处，第二下拉晶体管PD2可以形成在鳍型有源区F1A与栅极线SGL4之间的交叉处。第一上拉晶体管PU1形成在鳍型有源区F3A与栅极线SGL1之间的交叉处，第二上拉晶体管PU2可以形成在鳍型有源区F2A与栅极线SGL4之间的交叉处。
如图7中示例性地示出的，可以在SRAM单元210A中设置各种接触结构。详细地，一个字线接触C_WL可以连接到第一传输晶体管PS1的栅极线SGL3，另一个字线接触C_WL可以连接到第二传输晶体管PS2的栅极线SGL2。位线接触C_BL可以连接到第一传输晶体管PS1的漏极，互补位线接触C_/BL可以连接到第二传输晶体管PS2的漏极。一个电源节点接触C_Vcc可以连接到第一上拉晶体管PU1的源极，另一个电源节点接触C_Vcc可以连接到第二上拉晶体管PU2的源极。一个接地节点接触C_Vss可以连接到第一下拉晶体管PD1的源极，另一个接地节点接触C_Vss可以连接到第二下拉晶体管PD2的源极。第一存储节点接触C_SN1可以连接到第一传输晶体管PS1的源极以及第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极。第二存储节点接触C_SN2可以连接到第二传输晶体管PS2的源极以及第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极。
字线接触C_WL可以包括第一接触结构150。第一接触结构150可以电连接到栅极线SGL2和SGL3。下绝缘衬垫156和上绝缘衬垫158在竖直方向上彼此分开，并且可以包围第一接触结构150的侧壁。
电源节点接触C_Vcc、接地节点接触C_Vss、位线接触C_BL和互补位线接触C_/BL可以包括第二接触结构160。电源节点接触C_Vcc、接地节点接触C_Vss、位线接触C_BL和互补位线接触C_/BL可以设置在从多个鳍型有源区F1A、F2A、F3A和F4A之一延伸的源极/漏极区232上。尽管未示出，但是由钨(W)、钴(Co)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、上述金属的硅化物和上述金属的合金中的至少一种形成的中间层(未示出)可以进一步形成在源极/漏极区232与第二接触结构160之间。
第一存储节点接触C_SN1和第二存储节点接触C_SN2可以包括第三接触结构250。第三接触结构250可以形成在第三接触孔250H中，并且可以包括第三接触插塞252和第三导电阻挡物254。
第三接触结构250可以包括沿第一方向(X方向)延伸的第一部分250_1和沿第二方向(Y方向)延伸的第二部分250_2。第三接触结构250可以具有L形的水平截面。第一部分250_1可以与栅极线GL垂直交叠，第二部分250_2可以与相邻于栅极线GL的源极/漏极区232垂直交叠。如图7和图8中示例性示出的，第二部分250_2可以设置在从多个鳍型有源区F1A、F2A、F3A和F4A中的两个相邻的鳍型有源区延伸的源极/漏极区232上。第三接触结构250的第一部分250_1关于第一方向(X方向)可以不对称。第三接触结构250的第一部分250_1的侧壁可以具有逐渐扩展的侧壁轮廓。
第三接触孔250H可以暴露栅极线SGL1和SGL4的顶表面以及与栅极线SGL1和SGL4的顶表面相邻的源极/漏极区232的顶表面。如图8所示，由第三接触孔250H暴露的栅极线GL的一部分可以具有沿着鳍型有源区F3A的侧壁的轮廓在垂直方向(Z方向)上延伸的尾部GLT，并且尾部GLT可以设置在隔离层112上。然而，本发明构思不限于此。
衬垫结构260可以设置在第三接触孔250H的内壁上，并且第三接触结构250可以设置在衬垫结构260上以填充第三接触孔250H的内部。衬垫结构260可以包括第一绝缘衬垫266A和第二绝缘衬垫266B。在第一绝缘衬垫266A中，设置在扩展上部区250HU的内壁上的部分可以被称为上绝缘衬垫266AU，在竖直方向上与上绝缘衬垫266AU分开并且设置在栅电极GL上的部分可以被称为下绝缘衬垫266AL。
通常，由于第一接触结构150的宽度和第三接触结构250的第一部分250_1的宽度相对小，并且第一接触结构150的高度和第三接触结构250的第一部分250_1的高度相对大，所以在用金属材料填充第一接触孔150H的内部和第三接触孔250H的内部的过程中，第一接触孔150H的内部和第三接触孔250H的内部可能无法被完全填充。在这种情况下，可能在第一接触结构150和第三接触结构250的第一部分250_1中形成空隙，于是第一接触结构150和第三接触结构250的第一部分250_1的电阻增加，导致集成电路器件200A的电特性可能劣化。
然而，根据上述示例性实施例，当形成扩展上部区150HU和250HU并对第一接触孔150H和第三接触孔250H执行侧壁圆化工艺时，可以形成具有增加的上部宽度和逐渐倾斜的侧壁轮廓的第一接触结构150和第三接触结构250的第一部分250_1。因此，可以防止在填充金属材料以形成第一接触结构150和第三接触结构250的第一部分250_1的过程中形成空隙，并且集成电路器件200A可以具有高的电特性。
图9至图20是示出了根据示例性实施例的制造集成电路器件100的方法的截面图。
在图9至图20中，与图1至图8中的附图标记相同的附图标记表示相同的组件。另外，为方便起见，在图9至图20中，仅示出了在第一有源区ACT1上形成第一鳍型有源区FA1和第一源极/漏极区132的示例。然而，第二鳍型有源区FA2和第二源极/漏极区134可以通过与在第二有源区ACT2上形成第一鳍型有源区FA1和第一源极/漏极区132的方法相同的方法形成在第一有源区ACT1上。
参照图9，可以通过蚀刻衬底110的第一有源区ACT1的部分区域来形成沿垂直方向从衬底110的顶表面110F1突出并沿第一方向(X方向)延伸的第一鳍型有源区FA1。
可以在衬底110上形成覆盖第一鳍型有源区FA1的两个侧壁的隔离层112。尽管未示出，但是可以进一步在隔离层112与第一鳍型有源区FA1之间形成共形地覆盖第一鳍型有源区FA1的侧壁的界面层(未示出)。
然后，在衬底110上形成牺牲栅极绝缘层图案(未示出)、牺牲栅极(未示出)和硬掩模图案(未示出)的堆叠结构，并且可以在堆叠结构的侧壁上形成栅极间隔物128。栅极间隔物128可以包括氮化硅。然而，本发明构思不限于此。
然后，可以通过在堆叠结构和栅极间隔物128的两侧蚀刻第一鳍型有源区FA1的一部分来形成第一凹陷区RS1。在示例性实施例中，形成第一凹陷区RS1的工艺可以包括干法蚀刻工艺、湿法蚀刻工艺或上述工艺的组合。
在形成第一凹陷区RS1的过程中，进一步去除第一鳍型有源区FA1的位于栅极间隔物128下方的部分，使得第一凹陷区RS1可以横向扩展，并且第一凹陷区RS1的一部分可以与栅极间隔物128垂直交叠。
然后，可以在第一凹陷区RS1的内壁上形成第一源极/漏极区132。可以通过使用暴露在第一凹陷区RS1的内壁处的第一鳍型有源区FA1的侧壁和衬底110的顶表面作为晶种层经由外延生长工艺来形成第一源极/漏极区132。外延生长工艺可以是诸如气相外延(VPE)工艺或超高真空化学气相沉积(UHV-CVD)工艺的化学气相沉积(CVD)工艺、分子束外延或上述工艺的组合。在外延生长工艺中，可以通过使用液体或蒸气前体作为形成第一源极/漏极区132所需的前体，在约50托至约400托的工艺压力下形成第一源极/漏极区132。在形成第一源极/漏极区132的外延生长工艺中，第一杂质可以被原位掺杂在第一源极/漏极区132中。
第一源极/漏极区132可以包括下半导体层(未示出)、上半导体层(未示出)和覆盖半导体层(未示出)。在形成下半导体层、上半导体层和覆盖半导体层的相应工艺中，可以使用不同的前体进料浓度和不同的杂质掺杂浓度。
然后，在衬底110上形成覆盖堆叠结构、栅极间隔物128和第一源极/漏极区132的绝缘层(未示出)，并且将绝缘层平坦化直到暴露堆叠结构的顶表面和栅极间隔物128的顶表面，从而可以形成栅极间绝缘层142。
然后，在去除硬掩模图案、牺牲栅极和牺牲栅极绝缘层图案之后，可以在一对栅极间隔物128的内壁和第一鳍型有源区FA1的内壁上形成栅极绝缘层124。然后，在形成填充栅极绝缘层124上的一对栅极间隔物128之间的空间的导电层(未示出)之后，回蚀导电层的上部，从而可以形成栅电极GL。然后，在形成填充栅电极GL和栅极间绝缘层142上的一对栅极间隔物128之间的其余部分的绝缘层(未示出)之后，去除绝缘层的上部直到暴露栅极间绝缘层142或栅极间隔物128的顶表面，从而可以形成栅极覆盖层126。因此，可以形成包括栅电极GL、栅极绝缘层124、栅极覆盖层126和栅极间隔物128的栅极结构GS。
然后，可以在栅极结构GS和栅极间绝缘层142上形成第一层间绝缘层144。
参照图10，可以在第一层间绝缘层144上形成包括多个第一开口312H的第一掩模图案312。例如，多个第一开口312H可以与第一源极/漏极区132垂直交叠，并且多个第一开口312H中的每个第一开口在第一方向(X方向)上的宽度可以大于多个第一开口312H中的每个第一开口在第二方向(Y方向)上的宽度。
参照图11，可以通过使用第一掩模图案312作为蚀刻掩模去除第一层间绝缘层144和栅极间绝缘层142来形成第二接触孔160H。第一源极/漏极区132的顶表面可以在第二接触孔160H的底部暴露。栅极间隔物128的外壁可以由在第二接触孔160H的X方向上彼此分开的两个侧壁暴露。
参照图12，通过去除第一掩模图案312(参照图11)，可以再次暴露第一层间绝缘层144的顶表面。
然后，在第二接触孔160H的内壁和第一层间绝缘层144上形成绝缘层(未示出)，并且对绝缘层执行各向异性蚀刻工艺，使得第二绝缘衬垫166B可以位于第二接触孔160H的侧壁上。可以通过各向异性蚀刻工艺再次暴露第一源极/漏极区132的顶表面。
参照图13，可以在第二接触孔160H的内壁和第一层间绝缘层144上形成掩埋绝缘层320。例如，掩埋绝缘层320可以包括旋涂硬掩模(SOH)。然而，本发明构思不限于此。掩埋绝缘层320可以填充第二接触孔160H的内部。
然后，可以在掩埋绝缘层320上形成包括多个第二开口314H的第二掩模图案314。例如，多个第二开口314H可以与栅极结构GS在深沟槽区DTA上垂直交叠。
然后，可以通过使用第二掩模图案314作为蚀刻掩模去除掩埋绝缘层320的一部分来形成掩埋绝缘层开口320H。
可以通过使用掩埋绝缘层320作为蚀刻掩模顺序地去除第一层间绝缘层144和栅极覆盖层126来形成第一接触孔150H。栅电极GL的顶表面可以暴露于第一接触孔150H的底部，并且栅极间隔物128的内壁可以通过在第一接触孔150H的X方向上彼此分开的两个侧壁暴露。
然后，可以去除第二掩模图案314。
参照图14，可以通过对掩埋绝缘层320执行拉回工艺来形成拉回掩埋绝缘层320E。
在示例性实施例中，在拉回工艺中，从掩埋绝缘层320的表面将区域去除至部分厚度。为了比较，在图14中，以虚线示意性地示出了在拉回工艺之前掩埋绝缘层320的顶表面和侧壁。
在拉回工艺之后，第一层间绝缘层144的顶表面的与第一接触孔150H相邻的部分可以暴露，而不被拉回掩埋绝缘层320E覆盖。例如，可以通过拉回工艺将掩埋绝缘层320去除至大约1nm至10nm的厚度。另外，可以通过拉回工艺将掩埋绝缘层开口320H横向扩展，并且可以形成扩展掩埋绝缘层开口320HE。
参照图15，可以通过使用拉回掩埋绝缘层320E作为蚀刻掩模从第一接触孔150H的顶表面去除一部分来形成扩展上部区150HU。扩展上部区150HU的侧壁可以与扩展掩埋绝缘层开口320HE的侧壁对齐。扩展上部区150HU的底部可以设置在比第一层间绝缘层144的底表面的水平高度高的水平高度处。
第一接触孔150H可以包括位于与扩展上部区150HU的底部的水平高度相同的水平高度处的台阶150HK。台阶150HK可以由第一层间绝缘层144的在扩展上部区150HU的底部中暴露的顶表面形成，并且可以指第一接触孔150H的侧壁的斜率快速变化的区域。
参照图16，可以去除拉回掩埋绝缘层320E(参照图15)。
当去除拉回掩埋绝缘层320E时，可以再次暴露在第二接触孔160H中被拉回掩埋绝缘层320E覆盖的第一源极/漏极区132的顶表面和第二绝缘衬垫166B的侧壁。
参照图17，可以在第一层间绝缘层144上形成绝缘衬垫层166P。绝缘衬垫层166P可以共形地形成在第一接触孔150H的内壁和第二接触孔160H的内壁上。可以沿着扩展上部区150HU的侧壁轮廓和台阶150HK的侧壁轮廓形成预定厚度的绝缘衬垫层166P。
在示例性实施例中，可以通过使用氮化硅、氮氧化硅、碳氮氧化硅和氧化硅中的至少一种经由原子层沉积(ALD)工艺或CVD工艺来形成绝缘衬垫层166P。
参照图18，可以对绝缘衬垫层166P执行侧壁圆化工艺。例如，侧壁圆化工艺可以包括使用氟基蚀刻气体的干法蚀刻工艺。例如，侧壁圆化工艺可以在包括氟基蚀刻气体、氩(Ar)和氧(O)中的至少之一的蚀刻环境下在约10毫托至约100托的压力下进行。然而，本发明构思不限于此。
通过侧壁圆化工艺去除台阶150HK(参照图17)，并且第一接触孔150H的侧壁150HS可以具有逐渐倾斜的轮廓。这是因为，在侧壁圆化工艺中，与台阶150HK相邻的第一层间绝缘层144可以暴露于更大量的蚀刻气体或者与更大量的蚀刻气体发生碰撞，从而更大量的与台阶150HK相邻的第一层间绝缘层144被去除。例如，在侧壁倒圆工艺之后，第一接触孔150H的上部宽度可以大于第一接触孔150H的下部宽度。
当通过侧壁倒圆工艺去除台阶150HK时，设置在台阶150HK上的绝缘衬垫层166P的一部分可以与台阶150HK一起被去除。因此，上绝缘衬垫158位于扩展上部区150HU的内壁上，下绝缘衬垫156可以位于第一接触孔150H的侧壁150HS的下部上。在比上绝缘衬垫158的底表面的水平高度低并且比下绝缘衬垫156的顶表面的水平高度高的水平高度处，第一接触孔150H的侧壁150HS具有逐渐连接并向上扩展的圆形轮廓。
通过侧壁圆化工艺去除栅电极GL的顶表面上的绝缘衬垫层166P，使得可以暴露栅电极GL的顶表面。另外，在第二接触孔160H的底部中通过侧壁圆化工艺去除位于第一源极/漏极区132的顶表面上的绝缘衬垫层166P。可以暴露第一源极/漏极区132的顶表面。第一绝缘衬垫166A可以位于第二接触孔160H的侧壁上。设置在第二接触孔160H中的第一绝缘衬垫166A和第二绝缘衬垫166B可以被称为衬垫结构166。
参照图19，可以在第一接触孔150H的内壁和第二接触孔160H的内壁上顺序地形成阻挡层154P和导电层152P。
由于第一接触孔150H的侧壁150HS(参照图18)具有逐渐连接并向上扩展的圆形轮廓，因此可以防止在用金属材料填充第一接触孔150H的内部的过程中形成空隙。
参照图20，去除阻挡层154P的顶部和导电层152P的顶部，直到暴露出第一层间绝缘层144的顶表面，使得第一接触结构150可以位于第一接触孔150H中，第二接触结构160可以位于第二接触孔160H中。此时，第一接触孔150H中的阻挡层154P可以被称为第一导电阻挡物154，第二接触孔160H中的阻挡层154P可以被称为第二导电阻挡物164。第一接触孔150H中的导电层152P可以被称为第一接触插塞152，第二接触孔160H中的导电层152P可以被称为第二接触插塞162。
再次参照图2，可以在第一接触结构150、第二接触结构160和第一层间绝缘层144上顺序地形成蚀刻停止层168和第二层间绝缘层170。
可以通过去除第二层间绝缘层170的一部分和蚀刻停止层168的一部分，来形成暴露第一接触结构150的顶表面的第一通孔172H和暴露第二接触结构160的顶表面的第二通孔174H。然后，在第一通孔172H的内壁上形成通路阻挡层172B，在第二通孔174H的内壁上形成通路阻挡层174B，并且可以形成填充第一通孔172H的通路导电层172P和填充第二通孔172H的通路导电层174P。
可以通过执行上述过程来完成集成电路器件100。
通常，由于第一接触结构150的宽度相对小并且第一接触结构150的高度相对大，因此在用金属材料填充第一接触孔150H的内部的过程中，第一接触孔150H可能未被完全填充。在这种情况下，可能在第一接触结构150中形成空隙，并且第一接触结构150的电阻增加，从而导致集成电路器件100的电特性可能劣化。
然而，根据上述示例性实施例，通过掩埋绝缘层320的拉回工艺形成扩展上部区150HU，并对绝缘衬垫层166P执行侧壁圆化工艺，从而可以形成具有增大的上部宽度和逐渐倾斜的侧壁轮廓的第一接触结构150。因此，在填充金属材料以形成第一接触结构150的过程中，可以防止形成空隙，并且包括第一接触结构150的集成电路器件100可以具有高的电特性。
另一方面，在执行参照图9至图12所描述的工艺之后，首先可以在第二绝缘衬垫166B上形成填充第二接触孔160H的其余部分的第二接触结构160。然后，可以在第二接触结构160和第一层间绝缘层144上顺序地形成第三层间绝缘层146和掩埋绝缘层320。在这种情况下，可以制造参照图5所描述的集成电路器件100A。
另外，在参照图9至图12所描述的工艺中，在形成第二接触孔160H的蚀刻工艺中，第三接触孔250H的第二部分(即，与第三接触结构250的第二部分250_2相对应的部分)可以与第二接触孔160H一起形成。然后，在形成第一接触孔150H的蚀刻工艺中，第三接触孔250H的第一部分(即，与第三接触结构250的第一部分250_1相对应的部分)可以与第一接触孔150H一起形成。在这种情况下，可以制造参照图7和图8所描述的集成电路器件200A。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路器件，所述集成电路器件包括：
鳍型有源区，所述鳍型有源区在衬底上沿第一方向延伸；
栅极结构，所述栅极结构与所述鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；以及
第一接触结构，所述第一接触结构设置在所述栅极结构上，并且所述第一接触结构的顶表面的宽度大于所述第一接触结构的底表面的宽度。
2.根据权利要求1所述的集成电路器件，其中，所述第一接触结构的侧壁具有逐渐倾斜的侧壁轮廓。
3.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
下绝缘衬垫，所述下绝缘衬垫包围所述第一接触结构的侧壁的下部；以及
上绝缘衬垫，所述上绝缘衬垫包围所述第一接触结构的所述侧壁的上部，并且在垂直于所述衬底的所述顶表面的第三方向上与所述下绝缘衬垫分开。
4.根据权利要求3所述的集成电路器件，其中，所述栅极结构包括：
沿所述第二方向延伸的栅电极；以及
设置在所述栅电极的两个侧壁上的栅极间隔物，
其中，所述下绝缘衬垫沿所述第三方向在所述栅极间隔物的侧壁上延伸，
其中，所述下绝缘衬垫的底表面与所述栅电极的顶表面设置在相同的水平高度处。
5.根据权利要求3所述的集成电路器件，所述集成电路器件还包括覆盖所述栅极结构的顶表面的层间绝缘层，
其中，所述第一接触结构的所述侧壁在比所述上绝缘衬垫的底表面的水平高度低且比所述下绝缘衬垫的顶表面的水平高度高的水平高度处被所述层间绝缘层包围。
6.根据权利要求5所述的集成电路器件，其中，所述第一接触结构布置在第一接触孔中，所述第一接触孔穿过所述层间绝缘层并具有扩展上部区，
其中，所述上绝缘衬垫设置在所述扩展上部区中。
7.根据权利要求3所述的集成电路器件，其中，所述下绝缘衬垫在所述第一方向上的宽度从所述栅极结构的顶表面朝向所述第一接触结构的顶表面逐渐减小。
8.根据权利要求3所述的集成电路器件，其中，所述下绝缘衬垫的上部是锥形的。
9.根据权利要求3所述的集成电路器件，所述集成电路器件还包括：
在所述栅极结构的两侧设置在所述鳍型有源区中的源极/漏极区；
设置在所述源极/漏极区上的第二接触结构；以及
设置在所述第二接触结构的侧壁上的衬垫结构，
其中，所述衬垫结构在所述第一方向上的宽度大于所述下绝缘衬垫在所述第一方向上的宽度。
10.根据权利要求9所述的集成电路器件，其中，所述衬垫结构包括：
包围所述第二接触结构的侧壁的第一绝缘衬垫；以及
包围所述第一绝缘衬垫的侧壁的第二绝缘衬垫，
其中，所述第一绝缘衬垫包括与所述上绝缘衬垫和所述下绝缘衬垫相同的材料。
11.根据权利要求9所述的集成电路器件，其中，所述第一接触结构的顶表面设置在与所述第二接触结构的顶表面的水平高度相同的水平高度处。
12.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
在所述栅极结构的两侧设置在所述鳍型有源区中的源极/漏极区；
设置在所述源极/漏极区上的第二接触结构；以及
设置在所述第二接触结构的侧壁上并且与所述栅极结构的侧壁接触的绝缘衬垫。
13.根据权利要求12所述的集成电路器件，其中，所述第一接触结构的顶表面设置在比所述第二接触结构的顶表面的水平高度高的水平高度处。
14.一种集成电路器件，所述集成电路器件包括：
多个鳍型有源区，所述多个鳍型有源区从衬底的顶表面突出并在所述衬底上沿第一方向延伸；
多个栅极结构，所述多个栅极结构与所述多个鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；
多个源极/漏极区，所述多个源极/漏极区在所述多个栅极结构的两侧设置在所述鳍型有源区中；
第一接触结构，所述第一接触结构设置在所述多个栅极结构中的第一栅极结构上，并且所述第一接触结构的顶表面的宽度大于所述第一接触结构的底表面的宽度；以及
包围所述第一接触结构的侧壁的至少一部分的绝缘衬垫。
15.根据权利要求14所述的集成电路器件，所述集成电路器件还包括：
设置在所述多个源极/漏极区中的源极/漏极区上的第二接触结构；以及
设置在所述第二接触结构的侧壁上的衬垫结构，
其中，所述衬垫结构包括：
包围所述第二接触结构的侧壁的第一绝缘衬垫；以及
包围所述第一绝缘衬垫的侧壁的第二绝缘衬垫。
16.根据权利要求14所述的集成电路器件，所述集成电路器件还包括所述多个栅极结构中的第二栅极结构以及布置在所述多个源极/漏极区中的与所述第二栅极结构相邻的源极/漏极区上的第二接触结构，
其中，所述第二接触结构包括与所述第二栅极结构垂直交叠的第一部分和与所述源极/漏极区垂直交叠的第二部分，
其中，所述第一部分的顶表面的宽度大于所述第一部分的底表面的宽度，
其中，所述第一部分的侧壁具有逐渐倾斜的侧壁轮廓。
17.一种集成电路器件，所述集成电路器件包括：
鳍型有源区，所述鳍型有源区从衬底的顶表面突出并在所述衬底上沿第一方向延伸；
栅极结构，所述栅极结构与所述鳍型有源区交叉并且在所述衬底上沿垂直于所述第一方向的第二方向延伸；
设置在所述栅极结构上的层间绝缘层；
接触结构，所述接触结构设置在接触孔中，穿过所述层间绝缘层并且电连接到所述栅极结构，所述接触结构的顶表面的宽度大于所述接触结构的底表面的宽度；
包围所述接触结构的侧壁的至少一部分的绝缘衬垫。
18.根据权利要求17所述的集成电路器件，其中，所述接触孔的侧壁具有逐渐倾斜的侧壁轮廓。
19.根据权利要求17所述的集成电路器件，其中，所述绝缘衬垫包括：
下绝缘衬垫，所述下绝缘衬垫包围所述接触结构的所述侧壁的下部；以及
上绝缘衬垫，所述上绝缘衬垫包围所述接触结构的所述侧壁的上部，并且在垂直于所述衬底的顶表面的第三方向上与所述下绝缘衬垫分开，
其中，所述接触结构的所述侧壁在比所述上绝缘衬垫的底表面的水平高度低且比所述下绝缘衬垫的顶表面的水平高度高的水平高度处被所述层间绝缘层包围。
20.根据权利要求19所述的集成电路器件，其中，所述下绝缘衬垫在所述第一方向上的宽度从所述栅极结构的顶表面朝向所述接触结构的顶表面逐渐减小。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489053B2 (en) 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11532720B2 (en) * 2020-04-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20220319981A1 (en) * 2021-03-30 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US20230243888A1 (en) * 2022-02-01 2023-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of failure analysis for semiconductor device

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009098A (ko) * 2000-07-24 2002-02-01 윤종용 반도체 장치의 비아홀 형성 방법
US20040072451A1 (en) * 2002-10-14 2004-04-15 Choi Myung Gyu Method of manufacturing a semiconductor device
CN1499578A (zh) * 2002-10-31 2004-05-26 ���ǵ�����ʽ���� 自对准半导体接触结构及其制造方法
KR20040048450A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
CN102270644A (zh) * 2010-06-04 2011-12-07 三星电子株式会社 薄膜晶体管显示面板及其制造方法
CN103426928A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 半导体器件和该器件的制造方法
US20150214220A1 (en) * 2014-01-28 2015-07-30 Kang-ill Seo Integrated circuit devices having air-gap spacers and methods of manufacturing the same
CN105374772A (zh) * 2014-08-26 2016-03-02 台湾积体电路制造股份有限公司 双镶嵌结构的结构和形成方法
CN106847812A (zh) * 2015-10-15 2017-06-13 三星电子株式会社 集成电路器件
CN106972015A (zh) * 2015-11-16 2017-07-21 三星电子株式会社 半导体器件
US20170222014A1 (en) * 2016-02-01 2017-08-03 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
US20170278747A1 (en) * 2016-03-24 2017-09-28 International Business Machines Corporation High performance middle of line interconnects
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
CN107452797A (zh) * 2016-04-28 2017-12-08 三星电子株式会社 半导体器件
KR20170142698A (ko) * 2016-06-20 2017-12-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN107871739A (zh) * 2016-09-22 2018-04-03 三星电子株式会社 集成电路器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066326A (ko) 1999-12-31 2001-07-11 박종섭 반도체소자의 트렌치 형성방법
KR100459816B1 (ko) 2002-11-06 2004-12-04 (주)아이엠넷피아 인터넷 프로토콜 주소 자동 변경/설정 장치 및 그 방법
KR20090000324A (ko) 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20100008942A (ko) 2008-07-17 2010-01-27 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20150093893A1 (en) 2013-10-02 2015-04-02 United Microelectronics Corporation Process of forming seed layer in vertical trench/via
EP3084815A4 (en) * 2013-12-19 2018-01-03 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US9147576B2 (en) 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
US9064801B1 (en) * 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US9466494B2 (en) 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
US9905671B2 (en) 2015-08-19 2018-02-27 International Business Machines Corporation Forming a gate contact in the active area
US10083862B2 (en) 2016-09-12 2018-09-25 International Business Machines Corporation Protective liner between a gate dielectric and a gate contact
US10211302B2 (en) * 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009098A (ko) * 2000-07-24 2002-02-01 윤종용 반도체 장치의 비아홀 형성 방법
US20040072451A1 (en) * 2002-10-14 2004-04-15 Choi Myung Gyu Method of manufacturing a semiconductor device
CN1499578A (zh) * 2002-10-31 2004-05-26 ���ǵ�����ʽ���� 自对准半导体接触结构及其制造方法
KR20040048450A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
CN102270644A (zh) * 2010-06-04 2011-12-07 三星电子株式会社 薄膜晶体管显示面板及其制造方法
CN103426928A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 半导体器件和该器件的制造方法
US20150214220A1 (en) * 2014-01-28 2015-07-30 Kang-ill Seo Integrated circuit devices having air-gap spacers and methods of manufacturing the same
CN105374772A (zh) * 2014-08-26 2016-03-02 台湾积体电路制造股份有限公司 双镶嵌结构的结构和形成方法
CN106847812A (zh) * 2015-10-15 2017-06-13 三星电子株式会社 集成电路器件
CN106972015A (zh) * 2015-11-16 2017-07-21 三星电子株式会社 半导体器件
US20170222014A1 (en) * 2016-02-01 2017-08-03 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
US20170278747A1 (en) * 2016-03-24 2017-09-28 International Business Machines Corporation High performance middle of line interconnects
CN107452797A (zh) * 2016-04-28 2017-12-08 三星电子株式会社 半导体器件
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
KR20170142698A (ko) * 2016-06-20 2017-12-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN107871739A (zh) * 2016-09-22 2018-04-03 三星电子株式会社 集成电路器件

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