CN110798050B - 消除电流采样干扰的占空比设计方法、系统、介质及设备 - Google Patents

Abstract

本发明提供一种消除电流采样干扰的占空比设计方法、系统、介质及设备，所述消除电流采样干扰的占空比设计方法包括：将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；根据所述固定倍数的奇偶性设定变频器的采样时间；比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。本发明通过提供一种PFC占空比的控制方法，解决在PFC与变频器同时使用的场合产生的电流采样干扰问题。

Description

消除电流采样干扰的占空比设计方法、系统、介质及设备

技术领域

本发明属于变频控制领域，涉及一种占空比设计方法，特别是涉及一种消除电流采样干扰的占空比设计方法、系统、介质及设备。

背景技术

目前，变频技术广泛应用在电机控制中，在并入电网的场合，需要有源PFC(PowerFactor Correction，功率因数校正器)来减少对电网的谐波干扰。而在PFC和变频器设计中电流采样都是关系到控制性能和可靠性的关键因素。

有源功率校正和变频技术一般基于脉宽调制PWM实现。由于使用开关器件，在开通和关闭时刻都会产生脉冲干扰。对于升压型PFC，会在开关管开启或者关闭的中间时刻进行电流采样；对于三相两电平变频器，会在下管全部闭合的中间时刻进行电流采样。由于上述两者独立控制，PFC的开关时刻会随机地与变频器的电流采样时刻重合，使得变频器采到一个错误的电流信号。受限于变频器的芯片资源，其输出电流都是使用基波重构而不是过采样，所以一次采样错误就会使得系统的输出可靠性变差，系统效率降低，甚至会引起停机。

在现有技术中，一种解决方式是采样滤波技术，例如低通滤波或者卡尔曼滤波等，这种方式可以部分解决采样偏差的问题，但是滤波技术不可避免的带来系统资源占用和响应迟滞等问题；另一种解决方式是将信号使用隔离器件全面隔离，但是隔离器件的硬件成本高，并且受限于隔离器件的带宽，会使得系统响应变差。

因此，如何提供一种消除电流采样干扰的占空比设计方法、系统、介质及设备，以解决现有技术无法在保证系统响应速度和硬件低成本的条件下，消除PFC与变频器同时使用时产生的电流采样干扰等缺陷，成为本领域技术人员亟待解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种消除电流采样干扰的占空比设计方法、系统、介质及设备，用于解决现有技术无法在保证系统响应速度和硬件低成本的条件下，消除PFC与变频器同时使用时产生的电流采样干扰的问题。

为实现上述目的及其他相关目的，本发明一方面提供一种消除电流采样干扰的占空比设计方法，所述消除电流采样干扰的占空比设计方法包括：将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；根据所述固定倍数的奇偶性设定变频器的采样时间；比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。

于本发明的一实施例中，所述同步功率因数校正器与变频器的时钟信号，以使所述功率因数校正器和所述变频器使用的时钟信号相同的步骤包括：使用单一芯片同时完成所述功率因数校正器的功能和所述变频器的功能，并且将所述单一芯片内部的PWM时钟单元配置为同步状态；或将同一外部时钟信号分别作为所述功率因数校正器和所述变频器的时钟信号。

于本发明的一实施例中，所述在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数的步骤包括：将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定奇数倍；或将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定偶数倍。

于本发明的一实施例中，将所述功率因数校正器的开关频率与所述变频器的开关频率之间的固定倍数定义为N，且以N组所述功率因数校正器占空比为一个移相周期，每组所述功率因数校正器占空比分别计数为：第一个占空比、第二个占空比，直至第N个占空比。

于本发明的一实施例中，所述根据所述固定倍数的奇偶性设定变频器的采样时间的步骤包括：当N为奇数时，将变频器的采样时间设于(N+1)/2次所述功率因数校正器占空比的中心位置；当N为偶数时，将变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置。

于本发明的一实施例中，所述比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器的占空比进行移相的步骤包括：当所述占空比时间小于所述变频器的采样时间时，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述变频器的采样时间为所述变频器的最小采样时间的固定倍数；当所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并。

于本发明的一实施例中，当变频器的采样时间设于(N+1)/2次所述功率因数校正器占空比的中心位置，所述占空比时间小于所述变频器的采样时间时，针对产生的电流采样干扰，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述将当前移相周期的所述功率因数校正器占空比移到下一移相周期是指将当前移相周期的所述功率因数校正器占空比的高电平与下一移相周期首次出现的高电平合并；当变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置，所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，针对产生的电流采样干扰，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并；所述将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并是指将当前移相周期内的所述功率因数校正器占空比的高电平与同一移相周期内的下一个所述功率因数校正器占空比的高电平合并。

本发明另一方面提供一种消除电流采样干扰的占空比设计系统，所述消除电流采样干扰的占空比设计系统包括：时钟同步模块，用于将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；周期设定模块，用于在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；采样时间设定模块，用于根据所述固定倍数的奇偶性设定变频器的采样时间；移相模块，用于比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。

本发明又一方面提供一种介质，其上存储有计算机程序，该程序被处理器执行时实现所述的消除电流采样干扰的占空比设计方法。

本发明最后一方面提供一种设备，包括：处理器及存储器；所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述设备执行所述的消除电流采样干扰的占空比设计方法。

如上所述，本发明所述的消除电流采样干扰的占空比设计方法、系统、介质及设备，具有以下有益效果：

通过时钟同步、电流采样时间的设定和占空比的移相避开了干扰源，使得电流的采样值更加准确，进而提高电流控制的精度和准确性，使电机力矩输出稳定，转速稳定，提高了电机控制系统效率，动态性能和系统稳定性。

附图说明

图1显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的应用背景架构图。

图2显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的原理流程图。

图3显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的占空比移相示意图。

图4显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的结构原理图。

元件标号说明

4 消除电流采样干扰的占空比设计系统

41 时钟同步模块

42 周期设定模块

43 采样时间设定模块

44 移相模块

S21～S24 消除电流采样干扰的占空比设计方法

步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明所述消除电流采样干扰的占空比设计方法、系统、介质及设备的技术原理如下：将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；根据所述固定倍数的奇偶性设定变频器的采样时间；比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。

实施例一

本实施例提供一种消除电流采样干扰的占空比设计方法，所述消除电流采样干扰的占空比设计方法包括：

将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；

在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；

根据所述固定倍数的奇偶性设定变频器的采样时间；

比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。

以下将结合图示对本实施例所提供的消除电流采样干扰的占空比设计方法进行详细描述。

请参阅图1，显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的应用背景架构图。如图1所示，VIN表示为强电部分的交流电流经过全桥整流后变成的脉动的100HZ直流电流，PFC电路采用通用的BOOST升压电路，所述BOOST升压电路包括电感L1、开关管Q1、二极管D1和直流母线电容C1。VIN经BOOST升压后，传递到后级的直流母线电容C1，供给逆变侧输出驱动变频负载LOAD。因为PFC电路的存在，PFC前侧电流波形成为与整流后的电压同步的100HZ半正弦波形。

具体地，在充电过程中，开关管Q1闭合，输入电压流过电感L1。二极管D1防止电容对地放电。由于输入是直流电，所以电感L1上的电流以一定的比率线性增加，这个比率跟电感L1大小有关。随着电感L1电流增加，电感L1里储存了一些能量。在放电过程中，开关管Q1断开，由于电感的电流保持特性，流经电感L1的电流不会马上变为0，而是缓慢的由充电完毕时的值变为0。而原来的电路已断开，于是电感L1只能通过新电路放电，即电感L1开始给直流母线电容C1充电，直流母线电容C1两端电压升高，此时电压已经高于输入电压了，升压完毕。

请参阅图2，显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的原理流程图。如图2所示，所述消除电流采样干扰的占空比设计方法具体包括以下几个步骤：

S21，将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同。

在本实施例中，使用单一芯片同时完成所述功率因数校正器的功能和所述变频器的功能，并且将所述单一芯片内部的PWM时钟单元配置为同步状态；或将同一外部时钟信号分别作为所述功率因数校正器和所述变频器的时钟信号。

S22，在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数。

在本实施例中，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定奇数倍；或将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定偶数倍。

S23，根据所述固定倍数的奇偶性设定变频器的采样时间。

在本实施例中，将所述功率因数校正器的开关频率与所述变频器的开关频率之间的固定倍数定义为N，且以N组所述功率因数校正器占空比为一个移相周期，每组所述功率因数校正器占空比分别计数为：第一个占空比、第二个占空比，直至第N个占空比。

具体地，当N为奇数时，将变频器的采样时间设于(N+1)/2次所述功率因数校正器占空比的中心位置；当N为偶数时，将变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置。这样可以保证在不做占空比移相调整前具有最小程度的开关与采样重合比例。下述步骤则在此基础上通过占空比的移相，来实现在占空比过大或者过小时PFC开关时刻与逆变器采样时刻错开的效果。

S24，比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。所述占空比时间指有效电平时间，例如，当高电平控制开关器件开通进行工作时，则所述占空比时间指高电平时间。

在本实施例中，当所述占空比时间小于所述变频器的采样时间时，将当前移相周期的所述功率因数校正器占空比移到下一移相周期，所述变频器的采样时间为所述变频器的最小采样时间的固定倍数。所述变频器的最小采样时间具体数值依赖于变频系统中应用的物理载体，例如MCU，所述变频器的最小采样时间则取决于MCU内部的ADC转换频率，在实际应用中，根据设计需求采用所述变频器的最小采样时间的固定倍数作为电流的采样时间。

具体地，当变频器的采样时间设于(N+1)/2次所述功率因数校正器占空比的中心位置，所述占空比时间小于所述变频器的采样时间时，针对产生的电流采样干扰，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述将当前移相周期的所述功率因数校正器占空比移到下一移相周期是指将当前移相周期的所述功率因数校正器占空比的高电平与下一移相周期首次出现的高电平合并。

于实际应用中，以单一MCU芯片进行时钟同步为一具体实施例。若MCU时钟频率60MHZ，内部配置同步PWM时钟单元，PFC开关频率设定为19.5HZ，变频器的逆变控制开关频率为19.5/3＝6.5KHZ，则固定倍数N为奇数3，变频器采样时刻设定在2次PFC占空比中心。整个系统的电路在运行中，N为奇数，考虑到最小采样时间333.34nS、PCB布板以及元器件参数差异等因素，实际采样周期要求最小采样时间的5倍，即1.6667uS范围内没都有电流采样干扰信号。在此基础上，当PFC开通占空比等于3.25％时，采样周期与占空比时间相同。因此占空比低于3.25％时，两个连续的开通周期合并为一个，即两个连续的高电平信号合并为一个，并移动到下一个移相周期。

在本实施例中，当所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并。

具体地，当变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置，所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，针对产生的电流采样干扰，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并；所述将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并是指将当前移相周期内的所述功率因数校正器占空比的高电平与同一移相周期内的下一个所述功率因数校正器占空比的高电平合并。

需要说明的是，连续的高电平信号合并为一个仅为本发明的一种实施方式，若电路中的有效电平为低电平时，则占空比合并时将低电平进行合并。

请参阅图3，显示为本发明的消除电流采样干扰的占空比设计方法于一实施例中的占空比移相示意图。如图3所示，S1表示PFC占空比信号，S1’表示移相合并后的PFC占空比信号，S2表示变频器的开关信号，B时刻为电流采样时刻。在S1于S2同时作用时，S2的高电平时刻会在S1电平跳变时产生干扰，图中表示为4处，且第3处的干扰接近于B时刻所表示的电流采样时刻；当通过移相使得相邻的两个高电平合并之后，则A、C时刻之间变为连续的高电平，S1’在S2的高电平时刻电平跳变的次数减少，且B时刻附近的电流采样干扰消除。

本实施例提供一种计算机存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现所述消除电流采样干扰的占空比设计方法。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过计算机程序相关的硬件来完成。前述的计算机程序可以存储于一计算机可读存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的计算机可读存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的计算机存储介质。

本实施例所述消除电流采样干扰的占空比设计方法通过时钟同步、设定采样时间位置；比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相的方式消除了PFC与变频器同时使用时产生的电流采样干扰。

实施例二

本实施例提供一种消除电流采样干扰的占空比设计系统，所述消除电流采样干扰的占空比设计系统包括：

时钟同步模块，用于将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；

周期设定模块，用于在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数；

采样时间设定模块，用于根据所述固定倍数的奇偶性设定变频器的采样时间；

移相模块，用于比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。

以下将结合图示对本实施例所提供的消除电流采样干扰的占空比设计系统进行详细描述。需要说明的是，应理解以下系统的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现，也可以全部以硬件的形式实现，还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如：x模块可以为单独设立的处理元件，也可以集成在下述系统的某一个芯片中实现。此外，x模块也可以以程序代码的形式存储于下述系统的存储器中，由下述系统的某一个处理元件调用并执行以下x模块的功能。其它模块的实现与之类似。这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以下各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。

以下这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，一个或多个数字信号处理器(Digital Singnal Processor，简称DSP)，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。当以下某个模块通过处理元件调用程序代码的形式实现时，该处理元件可以是通用处理器，如中央处理器(CentralProcessing Unit，简称CPU)或其它可以调用程序代码的处理器。这些模块可以集成在一起，以片上系统(System-on-a-chip，简称SOC)的形式实现。

请参阅图4，显示为本发明的消除电流采样干扰的占空比设计系统于一实施例中的结构原理图。如图4所示，所述消除电流采样干扰的占空比设计系统4包括：时钟同步模块41、周期设定模块42、采样时间设定模块43和移相模块44。

所述时钟同步模块41用于将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同。

在本实施例中，所述时钟同步模块41具体用于使用单一芯片同时完成所述功率因数校正器的功能和所述变频器的功能，并且将所述单一芯片内部的PWM时钟单元配置为同步状态；或将同一外部时钟信号分别作为所述功率因数校正器和所述变频器的时钟信号。

所述周期设定模块42用于在相同的所述时钟信号下，将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定倍数。

在本实施例中，所述周期设定模块42具体用于将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定奇数倍；或将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定偶数倍。

所述采样时间设定模块43用于根据所述固定倍数的奇偶性设定变频器的采样时间。

在本实施例中，所述采样时间设定模块43具体用于当N为奇数时，将变频器的采样时间设于(N+1)/2次所述功率因数校正器占空比的中心位置；当N为偶数时，将变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置。

所述移相模块44用于比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定。所述占空比时间指有效电平时间，例如，当高电平控制开关器件开通进行工作时，则所述占空比时间指高电平时间。

在本实施例中，所述移相模块44具体用于当所述占空比时间小于所述变频器的采样时间时，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述变频器的采样时间为所述变频器的最小采样时间的固定倍数；当所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并。

本实施例所述消除电流采样干扰的占空比设计系统通过时钟同步、设定采样时间位置；比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相的方式消除了PFC与变频器同时使用时产生的电流采样干扰。

实施例三

本实施例提供一种设备，包括：处理器、存储器、收发器、通信接口或/和系统总线；存储器和通信接口通过系统总线与处理器和收发器连接并完成相互间的通信，存储器用于存储计算机程序，通信接口用于和其他设备进行通信，处理器和收发器用于运行计算机程序，使所述设备执行所述消除电流采样干扰的占空比设计方法的各个步骤。

具体地，所述设备包括：处理器、存储器、收发器、通信接口或/和系统总线；存储器和通信接口通过系统总线与处理器和收发器连接并完成相互间的通信，存储器用于存储计算机程序，通信接口用于和其他设备进行通信，处理器和收发器用于运行计算机程序，使所述设备执行所述消除电流采样干扰的占空比设计方法的各个步骤。

上述提到的系统总线可以是外设部件互连标准(Peripheral ComponentInterconnect，简称PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，简称EISA)总线等。该系统总线可以分为地址总线、数据总线、控制总线等。通信接口用于实现数据库访问装置与其他设备(如客户端、读写库和只读库)之间的通信。存储器可能包含随机存取存储器(Random Access Memory，简称RAM)，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。

上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(扫描应用程序licationSpecific Integrated Circuit，简称ASIC)、现场可编程门阵列(Field ProgrammableGate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

本发明所述的消除电流采样干扰的占空比设计方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。

本发明还提供一种消除电流采样干扰的占空比设计系统，所述消除电流采样干扰的占空比设计系统可以实现本发明所述的消除电流采样干扰的占空比设计方法，但本发明所述的消除电流采样干扰的占空比设计方法的实现装置包括但不限于本实施例列举的消除电流采样干扰的占空比设计系统的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。

综上所述，本发明所述消除电流采样干扰的占空比设计方法、系统、介质及设备通过时钟同步、电流采样时间的设定和占空比的移相避开了干扰源，电流的采样值更加准确，进而提高电流控制的精度和准确性，使得力矩输出稳定，转速稳定，提高电机控制系统效率，动态性能和系统稳定性。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种消除电流采样干扰的占空比设计方法，其特征在于，所述消除电流采样干扰的占空比设计方法包括：

将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；

将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定奇数倍；或将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定偶数倍；将所述功率因数校正器的开关频率与所述变频器的开关频率之间的固定倍数定义为N，且以N组所述功率因数校正器占空比为一个移相周期，每组所述功率因数校正器占空比分别计数为：第一个占空比、第二个占空比，直至第N个占空比；

当N为奇数时，将变频器的采样时间设于（N+1）/2次所述功率因数校正器占空比的中心位置；当N为偶数时，将变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置；

比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定；当所述占空比时间小于所述变频器的采样时间时，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述变频器的采样时间为所述变频器的最小采样时间的固定倍数；当所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并。

2.根据权利要求1所述的消除电流采样干扰的占空比设计方法，其特征在于，同步功率因数校正器与变频器的时钟信号，以使所述功率因数校正器和所述变频器使用的时钟信号相同的步骤包括：

使用单一芯片同时完成所述功率因数校正器的功能和所述变频器的功能，并且将所述单一芯片内部的PWM时钟单元配置为同步状态；或

将同一外部时钟信号分别作为所述功率因数校正器和所述变频器的时钟信号。

3.根据权利要求1所述的消除电流采样干扰的占空比设计方法，其特征在于，

当变频器的采样时间设于（N+1）/2次所述功率因数校正器占空比的中心位置，所述占空比时间小于所述变频器的采样时间时，针对产生的电流采样干扰，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述将当前移相周期的所述功率因数校正器占空比移到下一移相周期是指将当前移相周期的所述功率因数校正器占空比的高电平与下一移相周期首次出现的高电平合并；

当变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置，所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，针对产生的电流采样干扰，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并；所述将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并是指将当前移相周期内的所述功率因数校正器占空比的高电平与同一移相周期内的下一个所述功率因数校正器占空比的高电平合并。

4.一种消除电流采样干扰的占空比设计系统，其特征在于，所述消除电流采样干扰的占空比设计系统包括：

时钟同步模块，用于将功率因数校正器与变频器的时钟信号进行同步设置，以使所述功率因数校正器和所述变频器使用的时钟信号相同；

周期设定模块，用于将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定奇数倍；或将所述功率因数校正器的开关频率设为所述变频器的开关频率的固定偶数倍；将所述功率因数校正器的开关频率与所述变频器的开关频率之间的固定倍数定义为N，且以N组所述功率因数校正器占空比为一个移相周期，每组所述功率因数校正器占空比分别计数为：第一个占空比、第二个占空比，直至第N个占空比；

采样时间设定模块，用于当N为奇数时，将变频器的采样时间设于（N+1）/2次所述功率因数校正器占空比的中心位置；当N为偶数时，将变频器的采样时间设于N/2次所述功率因数校正器占空比的结束位置；

移相模块，用于比较占空比时间与所述变频器的采样时间的大小关系，并根据比较结果对功率因数校正器占空比进行移相；所述占空比时间和所述功率因数校正器占空比根据所述功率因数校正器的开关周期确定；当所述占空比时间小于所述变频器的采样时间时，将当前移相周期的所述功率因数校正器占空比移到下一移相周期；所述变频器的采样时间为所述变频器的最小采样时间的固定倍数；当所述占空比时间大于所述变频器的开关周期减去采样时间的差值时，将当前移相周期内的所述功率因数校正器占空比与下一个所述功率因数校正器占空比进行合并。

5.一种介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1至3中任一项所述的消除电流采样干扰的占空比设计方法。

6.一种消除电流采样干扰的设备，其特征在于，包括：处理器及存储器；

所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述设备执行如权利要求1至3中任一项所述的消除电流采样干扰的占空比设计方法。

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