CN110518058B - 一种横向沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种横向沟槽型绝缘栅双极晶体管及其制作方法。本发明在LIGBT器件结构的基础上，加入了载流子存储层和纵向槽栅结构，能增强电导调制效应，减小器件的导通压降；水平方向与纵向方向的沟道能提高沟道密度，降低导通压降；用接发射极的分离栅包裹栅极的侧面，从而减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷，降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅左侧的浮空区能够在正向阻断时耐压，增加阻断电压，同时能允许更高的载流子存储层掺杂浓度，降低导通压降；槽栅底部的厚氧化层能够增加阻断电压。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种横向沟槽型绝缘栅双极晶体管(IGBT)。
背景技术
横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它综合了IGBT器件结构的输入阻抗高、导通电流大、导通压降低、功率损耗低、电压阻断能力强等多种优点，随着对半导体集成化的要求越来越高，这种可以在大电流下保持低功率损耗的器件会越来越在横向集成器件领域得到重要应用。
随集成半导体器件的特征尺寸不断减小，SOI技术逐步成为目前生产横向IGBT的主流技术。SOI技术采用埋氧层将顶硅与下面的硅衬底隔离开来，在顶硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，极大的改善了器件的性能。
在纵向沟槽栅IGBT领域已经广泛采用浮空P结构来提高性能，其原理同样可以应用到横向IGBT中。纵向沟槽栅IGBT沟槽很深，栅极延伸到P型区下的N-漂移区，在通态时沟槽底部形成积累层，此处的载流子浓度得到增强，形成类似于PIN二极管的悬链式分布，这种效应叫做注入增强效应(IE效应)。采用浮空P区结构时，由于沟槽宽度做的很窄，所以元胞单元密度较高，而浮空P区部分单元浮空(即未与发射极作欧姆接触)，有利于空间电荷区的展宽，提高器件的阻断电压。
图1为传统基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向导通时，集电结注入的空穴进入漂移区，寄生pnp晶体管导通，漂移区产生电导调制，导通压降降低；且由于大注入效应，器件关断时需要大量的时间抽取过剩载流子，导致较长的关断时间，且有严重的电流拖尾现象，在使用中会造成较大的关断损耗。对于功率集成器件，在使用过程中希望其能有更低的导通压降和更低的开关损耗，同时能够阻断高电压。为此，需要改善横向IGBT的结构以提升其性能，以满足工业应用的要求。
发明内容
本发明提供一种横向沟槽型绝缘栅双极晶体管及其制作方法。相较于传统的二维结构，本发明加入了载流子存储层和纵向方向的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；水平方向与纵向方向的沟道能提高沟道密度，同时第一导电类型半导体发射区81、第一导电类型半导体电荷存储区15与纵向的槽栅结构也形成MOS沟道，增加了沟道密度，提高了导通时的电导调制效应，降低导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；减小密勒电容同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率di/dt与导通损耗Eon的折衷特性；槽栅左侧的浮空区能够在正向阻断时耐压，增加阻断电压，同时能允许更高的载流子存储层掺杂浓度，降低导通压降；槽栅底部的厚氧化层能够增加阻断电压；槽栅纵向方向的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通压降与关断损耗的折中。
本发明采用如下技术方案实现：
本发明提供一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底1、隔离介质层2、第一导电类型半导体漂移区3；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区3的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区4，嵌入设置在第一导电类型半导体缓冲区4上层的第二导电类型半导体集电区5和位于第二导电类型半导体集电区5上表面的第一金属化集电极6，所述第二导电类型半导体集电区5位于第一导电类型半导体缓冲区4上层远离发射极结构的一侧，且第二导电类型半导体集电区5的上表面与第一导电类型半导体缓冲区4的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区15、位于第一导电类型半导体电荷存储区15上表面的第二导电类型半导体基区7、并列设置在第二导电类型半导体基区7上表面的第一导电类型半导体发射区8和第二导电类型半导体发射区9，第一导电类型半导体发射区8和第二导电类型半导体发射区9的上表面具有第一金属化发射极10，所述第一导电类型半导体发射区8和第二导电类型半导体发射区9是沿x轴方向并列设置；沿x轴方向，发射极结构位于第一导电类型半导体漂移区3的上层的一端；其特征在于：
沿x轴方向和z轴方向，发射极结构的侧面具有第一沟槽栅结构，且第一沟槽栅结构与发射极结构的组合在器件表面的俯视图上呈长方形，第一沟槽栅结构的深度大于第一导电类型半导体电荷存储区15的结深，第一沟槽栅结构包括第二发射极12和将第二发射极12与第一导电类型半导体漂移区3和发射极结构隔离的第一栅介质层11；在第二发射极12内部还有第二沟槽结构，第二沟槽结构与发射极结构的组合在器件表面的俯视图上呈长方形，第二沟槽结构的深度大于第二导电类型半导体基区7的结深，第二沟槽结构包括第一栅电极14和将第一栅电极14与第二发射极12和发射极结构隔离的第二栅介质层13；第一沟槽结构的底部及远离发射极结构的一侧设置有第二导电类型半导体屏蔽层16；第二导电类型半导体发射区9沿z轴方向靠近第一栅电极14的一侧设置有第一导电类型半导体发射区81，第一导电类型半导体发射区81还分别与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触；第一栅介质层11侧壁的厚度大于第二栅介质层13侧壁的厚度。
进一步的是，本发明中所述的第一导电类型半导体电荷存储区15的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体屏蔽层16的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；
进一步的是，本发明中还可以沿z轴方向，在第一沟槽栅结构靠近集电极结构一侧设置第一导电类型半导体掺杂区17，且沿x轴方向，第一导电类型半导体掺杂区17贯穿第一导电类型半导体漂移区3；第一导电类型半导体掺杂区17的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；第一导电类型半导体掺杂区17结深小于等于第一栅介质层11的深度。
进一步的是，本发明中还可以将第二导电类型半导体屏蔽层16上方设置第三金属化发射极18，第三金属化发射极18与第二导电类型半导体屏蔽层16形成肖特基接触。
进一步的是，本发明中还可以在第二导电类型半导体屏蔽层16上方设置第二介质隔离层23；第二介质隔离层23与第二导电类型半导体屏蔽层16、第一栅介质层11和第二发射极12相接触；沿x轴方向，第二隔离介质层23上表面并列设置相互接触的第二导电类型半导体掺杂区20和第一导电类型半导体掺杂区21；第二导电类型半导体掺杂区20远离发射极结构一侧设置有金属化发射极19，金属化发射极19与第二导电类型半导体屏蔽层16接触；第一导电类型半导体掺杂区21靠近发射极结构一侧设置有金属化发射极22，金属化发射极22接发射极电位。
进一步的是，本发明中还可以将第一金属化发射极10分成金属化发射极101和金属化发射极102两部分构成；金属化发射极101在第一导电类型半导体发射区8上方并与第一导电类型半导体发射区8形成欧姆接触；金属化发射极102在二导电类型半导体发射区9上方，并与第二导电类型半导体发射区9形成肖特基接触。
进一步的是，本发明中还可以沿x轴方向，将第二导电类型半导体基区7的宽度减小到小于第一导电类型半导体发射区8的宽度；第二导电类型半导体基区7一侧与第一栅介质层11相接触；第二导电类型半导体基区7减小的部分由第二导电类型半导体发射区9代替；第二导电类型半导体发射区9在沿z轴方向靠近第一栅电极14的一侧设置第一导电类型半导体发射区81；第一导电类型半导体发射区81与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触；第二导电类型半导体发射区9与第一栅介质层11的距离小于0.5微米；第二导电类型半导体基区7垂直方向长度小于0.5微米。
进一步的是，本发明中还可以将第一导电类型半导体掺杂区17和第一导电类型半导体缓冲区4之间的第一导电类型半导体漂移区3中设置第二导电类型半导体埋层24；第二导电类型半导体埋层24的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层24的垂直方向深度小于第一栅介质层11的垂直方向深度。
进一步的是，本发明中还可以将第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
本发明还提供一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区1、介质层为隔离介质层2，顶层为第一导电类型半导体漂移区3的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3上注入第二导电类型杂质并退火，形成第二导电类型半导体屏蔽区16；再通过光刻、离子注入在第一导电类型半导体漂移区3上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层15；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层15上注入第二导电类型杂质并退火，形成第二导电类型半导体基区7；
步骤4：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区4。
步骤5：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤6：通过氧化、淀积和刻蚀工艺形成完整的第一沟槽结构；
步骤7：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成完整的第二沟槽结构；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区7上方形成第一导电类型半导体发射区8，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区8并排设置的第二导电类型半导体发射区9；
步骤11：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区4上方形成第二导电类型半导体集电区5，并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区8和第二导电类型半导体发射区9上表面形成发射极金属10；在第二导电类型半导体集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
本发明的设计初衷详述如下：
本发明提出一种横向绝缘栅双极晶体管，相较于传统的二维结构，本发明加入了载流子存储层和纵向方向的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；水平方向与纵向方向的沟道能提高沟道密度，同时第一导电类型半导体发射区81、第一导电类型半导体电荷存储区15与纵向的槽栅结构也形成MOS沟道，增加了沟道密度，提高了导通时的电导调制效应，降低导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；减小密勒电容同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅左侧的浮空区能够在正向阻断时耐压，增加阻断电压，同时能允许更高的载流子存储层掺杂浓度，降低导通压降；槽栅底部的厚氧化层能够增加阻断电压；槽栅纵向方向的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通压降与关断损耗的折中。
与现有技术相比，本发明的有益效果为：优化了漂移区载流子分布，提高了沟道密度，降低了横向绝缘栅双极晶体管的正向导通压降；降低了器件的密勒电容，减少了关断时间，降低了关断损耗，优化了正向导通压降与关断损耗之间的折中；减少了器件的栅电荷，降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；增加了正向阻断电压；降低了饱和电流密度，提高了器件的短路可靠性。
附图说明
图1是传统基于SOI的沟槽型横向IGBT器件的结构示意图。
图2是本发明实施例提供的横向IGBT器件的结构示意图。
图3是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图4是本发明实施例提供的横向IGBT器件的结构示意图。
图5是本发明实施例提供的横向IGBT器件的结构示意图。
图6是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图7是本发明实施例提供的横向IGBT器件的结构示意图。
图8是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图9是本发明实施例提供的横向IGBT器件的结构示意图。
图10是本发明实施例提供的横向IGBT器件的结构示意图。
图11是本发明实施例提供的横向IGBT器件制作方法离子注入形成P型基区7后的结构的二维剖面示意图。
图12是本发明实施例提供的横向IGBT器件制作方法刻蚀第一沟槽后的结构的二维剖面示意图。
图13是本发明实施例提供的横向IGBT器件制作方法在第一沟槽上生长氧化层11后的结构的二维剖面示意图。
图14是本发明实施例提供的横向IGBT器件制作方法在氧化层11上淀积多晶硅12后的结构的二维剖面示意图。
图15是本发明实施例提供的横向IGBT器件制作方法在多晶硅12上刻蚀部分多晶硅12并刻蚀侧壁的氧化层11，形成第二沟槽后的结构的二维剖面示意图。
图16是本发明实施例提供的横向IGBT器件制作方法在第二沟槽内生长氧化层13后的结构的二维剖面示意图。
图17是本发明实施例提供的横向IGBT器件制作方法在氧化层13上淀积多晶硅14后的结构的二维剖面示意图。
图18是本发明实施例提供的横向IGBT器件制作方法离子注入形成N型发射区8和P型发射区9后的结构的二维剖面示意图。
图1至图18中：1是P型衬底，2是二氧化硅隔离层，3是N漂移区，4是N缓冲区，5是P型集电区，6是第一金属化集电极，7是P型基区，8是N型发射区，9是P型发射区，10是第一金属化发射极，11是第一栅介质层，12是第二发射极，13是第二栅介质层，14是多晶硅栅电极，15是N型载流子存储层，16是P型屏蔽层，17是N型掺杂区，18是第三金属化发射极，19是第四金属化发射极，20是P型掺杂区，21是N型掺杂区，22是第五金属化发射极，23是二氧化硅介质层，81是N型发射区；101是金属化发射极，102是金属化发射极。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图2所示，沿半元胞结构中虚线AB所得的二维剖面结构如图3所示。本实施例包括自下而上依次设置的P型衬底1、二氧化硅隔离层2、N型漂移区3；N型漂移区3的顶层纵向方向一侧设置有N型缓冲区4，所述纵向方向为同时与器件水平方向和垂直方向均垂直的第三维方向；N型缓冲区4内部设置有N型集电区5，N型集电区5上表面设置有第一金属化集电极6；N型漂移区3中纵向方向远离N型缓冲区4的一侧设有P型基区7；所述P型基区7的下侧设置有N型电荷存储区15，并与N型电荷存储区15接触；P型基区7内部的顶层设置有相互连接的N型发射区8和P型发射区9，N型发射区8和P型发射区9的上表面设置有第一金属化发射极10；N型发射区8的水平方向远离P型发射区9一侧和靠近N型漂移区3的一侧设有第一沟槽栅结构，沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一二氧化硅层11；第二发射极12内部还有第二沟槽结构，第二沟槽结构包括多晶硅栅电极14和设置在多晶硅栅电极14侧壁和底壁的第二二氧化硅层13，该沟槽栅结构与P型基区7和N型发射区8接触；第一沟槽结构的远离N型发射区8的一侧设置有P型屏蔽层16。P型发射区9在纵向方向靠近多晶硅栅电极14的一侧设置N型发射区81；N型发射区81与第二二氧化硅层13、P型基区7和第一金属化发射极10接触。
特别的是，所述第一栅氧化层11侧壁的厚度大于第二栅氧化层13侧壁的厚度大于等于0.05微米；第一二氧化硅层11的垂直方向深度大于N型电荷存储区15的垂直方向深度。
特别的是，所述N型电荷存储区15的掺杂浓度大于N型漂移区3的掺杂浓度；P型屏蔽层16的掺杂浓度高于N型漂移区3的掺杂浓度。
特别的是，所述N型发射区81的掺杂浓度等于N型发射区8的掺杂浓度。
特别的是，所述N型发射区81可以与N型发射区8同时制作。
特别的是，所述P型屏蔽层16向垂直方向下方延伸到第一栅氧化层11下表面下方；水平方向延伸到N型电荷存储区15的左边界相接触；纵向方向长度小于等于第一二氧化硅层11的纵向方向长度。
特别的是，所述P型屏蔽层16位于第一栅氧化层11下表面下方的部分还可以在水平方向右侧延伸，但不超过N型电荷存储区15的左边界。
本实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极的厚度均为1～6μm；N型发射区10的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型发射区9的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区8掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；P型发射区5的掺杂浓度为5×1017cm-3～1×1019cm-3，深度为0.3～0.5μm；N型缓冲层4的掺杂浓度为1×1016cm-3～5×1017cm-3；N型漂移区3的掺杂浓度为2×1014cm-3～1×1016cm-3；二氧化硅介质层2的厚度为0.2～3μm；栅介质层11厚度为200～1000nm；多晶硅栅电极12和多晶硅栅电极14的深度为1.5～2.5μm，宽度为1～1.5μm；栅介质层13水平方向厚度为20～200nm。
实施例2：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图4所示。本实施例在实施例1的基础上，将N型漂移区3的纵向方向靠近第一二氧化硅层11一侧设置有N型掺杂区17，N型掺杂区17的掺杂浓度高于N型漂移区3的掺杂浓度；N型掺杂区17垂直方向深度小于等于栅氧化层11的垂直方向深度。
特别的是，所述N型掺杂区17水平方向可以从半元胞左边界延伸到栅氧化层11的左边界或者半元胞的右边界或者两者间的任意位置。
与实施例1相比，N型掺杂区17的存在可以使第二发射极12纵向方向的漂移区产生注入增强效应，进一步降低导通压降；可以在正向导通时改善漂移区载流子分布，在发射极处附近的漂移区积累更多载流子，有利于关断开始时抽取，提高关断速度，降低关断损耗。
实施例3：
本实施例提供一种横向绝缘栅双极晶体管，其元胞结构如图5所示，其沿图中虚线CD的二维剖面图如图6所示。本实施例在实施例2的基础上，在P型屏蔽层16上方设置第三金属化发射极18，第三金属化发射极18与P型屏蔽层16形成肖特基接触。
特别地，第三金属化发射极18纵向方向长度小于P型屏蔽层16的纵向方向长度。
与实施例2相比，第三金属化发射极18与P型屏蔽层16形成肖特基接触，正向导通时可以提高P型屏蔽层16的电位，产生空穴势垒阻挡空穴流入P型基区7，能优化漂移区载流子分布，可以降低导通压降。
实施例4：
本实施例提供一种横向绝缘栅双极晶体管，其元胞结构如图7所示，，其沿图中虚线GH的二维剖面图如图8所示。本实施例在实施例1的基础上，将P型屏蔽层16上方设置氧化层23，氧化层23与P型屏蔽层16、栅氧化层11和多晶硅发射极12相接触；氧化层23上方设置P型掺杂区20和N型掺杂区21组成的多晶二极管；P型掺杂区20左侧有发射极19；N型掺杂区21右侧有金属发射极22，发射极22接发射极电位。
特别的是，上述P型掺杂区20和N型掺杂区21组成的二极管可以是多晶二极管也可以是硅基二极管。
特别的是，上述P型掺杂区20和N型掺杂区21组成的二极管可以替换为多个二极管串联，每个二极管之间用金属连接。
特别的是，上述P型掺杂区20和N型掺杂区21组成的二极管可以替换为pn结反向放置的齐纳二极管。
特别的是，上述金属化发射极19与P型屏蔽层16可以形成欧姆接触也可以形成肖特基接触。
特别的是，上述金属化发射极22可以与多晶硅发射极12进行物理接触。
特别的是，上述金属化发射极19、P型掺杂区20、N型掺杂区21和金属化发射极22纵向长度不超过P型屏蔽层16的纵向方向长度。
与实施例3相比，正向导通时电流通过金属化发射极19与多晶二极管，从金属化发射极22流出，因为多晶二极管存在导通压降，可以提高P型屏蔽层16的电位，产生空穴势垒阻挡空穴，能优化漂移区载流子分布，可以降低导通压降；可以在短路时提供额外的电流通路，同时通过P型屏蔽层钳位N型电荷存储区15的电压，从而降低饱和电流密度，改善短路特性，优化短路安全工作区；能提高器件的抗闩锁能力。
实施例5：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图9所示。本实施例在实施例3的基础上，将第一金属化发射极10变成金属化发射极101和金属化发射极102两部分；金属化发射极101在N型发射区8上方，并与N型发射区8形成欧姆接触；金属化发射极102在P型发射区9上方，并与P型发射区9形成肖特基接触。
特别的是，金属化发射极101与金属化发射极102使用不同种金属制作。
特别的是，金属化发射极101不与金属化发射极102进行物理接触。
与实施例3相比，通过金属化发射极102与P型发射区9之间的肖特基接触，提高P型发射区9和P型基区7的电位，产生空穴势垒阻挡空穴流入发射极，能优化漂移区载流子分布，可以降低导通压降。
实施例6：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图10所示。本实施例在实施例5的基础上，将P型基区7水平方向长度减小到小于N型发射区8水平方向长度；P型基区7左侧与第一二氧化硅层11相接触；P型基区7减小的部分由P型发射区9代替；P型发射区9在纵向方向靠近多晶硅栅电极14的一侧设置N型发射区81；N型发射区81与第二二氧化硅层13、P型基区7和第一金属化发射极10接触；P型发射区9与第一二氧化硅层11的距离小于0.5微米；P型基区7垂直方向长度小于0.5微米。
特别的是，P型基区7水平方向长度需要设置恰当，当P型基区7长度较小时，P型发射区9距离第一栅介质层11过近，会使器件阈值电压增大；P型基区距离过长时，不能起到抗穿通作用。
与实施例4相比，与发射极电位基本相同的P型发射区9与多晶硅栅电极14形成寄生JFET区，在正向阻断时可以阻止低浓度的P型基区7发生穿通击穿；N型发射区81可以增加沟道密度，优化漂移区载流子分布，降低导通压降。
实施例7：
本实施例以200V电压等级的横向沟槽型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：选取背衬底为P型轻掺杂、顶层硅为N型轻掺杂的SOI基片，所选取的P型背衬底1的掺杂浓度为1013～1014cm-3，N型顶层硅3的掺杂浓度为1013～1015cm-3，二氧化硅隔离层2厚度为1～3μm；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过光刻和离子注入P型杂质制得P型屏蔽层16，离子注入的能量为80～120keV，离子注入剂量为1012～1014个/cm2，退火温度为1100～1200℃，推结时间为30～200分钟；
步骤3：通过光刻和离子注入N型杂质制得N型电荷存储层15，离子注入的能量为60～120keV，注入剂量为1012～1013个/cm2，退火温度为1100～1150℃，退火时间为10～60分钟；
步骤4：通过光刻、离子注入工艺分别在N型电荷存储层15上方注入P型杂质和在N型漂移区3上方注入N型杂质，再通过退火分别制得P型基区7和N型缓冲区4，其XOY面投影如图11所示；P型离子注入的能量为50～80keV，注入剂量为1012～1013个/cm2；N型离子注入的能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为900～1050℃，退火时间为10～60分钟；
步骤5：在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区3上刻蚀形成沟槽，所述沟槽沿器件垂直方向延伸并贯穿P型基区7和N型电荷存储层15，其沿虚线A’B’剖面图如图12所示；
步骤6：在1050℃～1150℃的O2气氛下，在所述沟槽内壁形成厚氧介质层11，其沿虚线A’B’剖面图如图13所示；然后于750℃～950℃下在第一二氧化硅层11上淀积多晶硅12，沟槽内的多晶硅12及其周侧的介质层对N型电荷存储层15的电场起屏蔽作用，其沿虚线A’B’剖面图如图14所示；
步骤7：在P型基区7、N型漂移区3、N型缓冲区4和多晶硅电极12的部分上表面覆盖一层低应力氮化物(Nitride)；在硅片表面淀积保护层，光刻出窗口进行沟槽多晶硅刻蚀，刻蚀多晶硅电极12，形成第二沟槽，第二沟槽的深度小于等于多晶硅电极12的深度，并刻蚀第二沟槽侧壁的二氧化硅，其沿虚线A’B’剖面图如图15所示；
步骤8：于1050℃～1150℃的O2气氛下在第二沟槽内生长氧化层13，其沿虚线A’B’剖面图如图16所示；于750℃～950℃下淀积多晶硅发射极14，多晶硅发射极14和多晶硅栅电极12通过第二二氧化硅层13相互隔离，其沿虚线A’B’剖面图如图17所示；
步骤9：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；
步骤10：通过光刻、离子注入工艺在P型基区7顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区8和P+发射区9，离子注入N型杂质的能量为20～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为30～50keV，注入剂量为1015～1016个/cm2；所述N+发射区8一侧与第二二氧化硅层13相连，其沿虚线A’B’剖面图如图18所示；
步骤11：通过光刻、离子注入工艺在N型缓冲区4的顶层注入P型杂质并退火制得P型集电区5，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～60分钟。
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在N+发射区8和P+发射区9上表面形成发射极金属10；在P型集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
进一步地，可将步骤5和步骤6放在步骤4之前，即先形成沟槽结构，再离子注入形成N型缓冲区4和P型基区7；
进一步地，可将步骤10放在步骤7之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构；
进一步地，可交换步骤10与步骤11的顺序，并在最后完成退火，即先离子注入形成P型集电区，再离子注入形成N型发射区和P型发射区，再退火；
进一步地，二氧化硅隔离层2、第一二氧化硅层11、第二二氧化硅层13的材料也可以采用除二氧化硅以外的其他隔离材料，可以采用同种材料也可以采用不同种材料组合。
根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (2)
1.一种横向沟槽型绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底（1）、隔离介质层（2）、第一导电类型半导体漂移区（3）；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区（3）的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区（4），嵌入设置在第一导电类型半导体缓冲区（4）上层的第二导电类型半导体集电区（5）和位于第二导电类型半导体集电区（5）上表面的第一金属化集电极（6），所述第二导电类型半导体集电区（5）位于第一导电类型半导体缓冲区（4）上层远离发射极结构的一侧，且第二导电类型半导体集电区（5）的上表面与第一导电类型半导体缓冲区（4）的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区（15）、位于第一导电类型半导体电荷存储区（15）上表面的第二导电类型半导体基区（7）、并列设置在第二导电类型半导体基区（7）上表面的第一导电类型半导体发射区（8）和第二导电类型半导体发射区（9），第一导电类型半导体发射区（8）和第二导电类型半导体发射区（9）的上表面具有第一金属化发射极（10），所述第一导电类型半导体发射区（8）和第二导电类型半导体发射区（9）是沿x轴方向并列设置；沿x轴方向，发射极结构位于第一导电类型半导体漂移区（3）的上层的一端；其特征在于：
沿x轴方向和z轴方向，发射极结构的侧面具有第一沟槽栅结构，且第一沟槽栅结构与发射极结构的组合在器件表面的俯视图上呈长方形，第一沟槽栅结构的深度大于第一导电类型半导体电荷存储区（15）的结深，第一沟槽栅结构包括第二发射极（12）和将第二发射极（12）与第一导电类型半导体漂移区（3）和发射极结构隔离的第一栅介质层（11）；在第二发射极（12）内部还有第二沟槽结构，第二沟槽结构与发射极结构的组合在器件表面的俯视图上呈长方形，第二沟槽结构的深度大于第二导电类型半导体基区（7）的结深，第二沟槽结构包括第一栅电极（14）和位于第一栅电极（14）侧壁和底壁的第二栅介质层（13），第二栅介质层（13）将第一栅电极（14）与第二发射极（12）和发射极结构隔离；第一沟槽结构的底部及远离发射极结构的一侧设置有第二导电类型半导体屏蔽层（16）；第二导电类型半导体发射区（9）沿z轴方向靠近第一栅电极（14）的一侧设置有第一导电类型半导体发射区（81），第一导电类型半导体发射区（81）还分别与第二栅介质层（13）、第二导电类型半导体基区（7）和第一金属化发射极（10）接触；第一栅介质层（11）侧壁的厚度大于第二栅介质层（13）侧壁的厚度；
沿z轴方向，在第一沟槽栅结构靠近集电极结构一侧设置有第一导电类型半导体掺杂区（17），且沿x轴方向，第一导电类型半导体掺杂区（17）贯穿第一导电类型半导体漂移区（3）；第一导电类型半导体掺杂区（17）的掺杂浓度高于第一导电类型半导体漂移区（3）的掺杂浓度；第一导电类型半导体掺杂区（17）结深小于等于第一栅介质层（11）的深度。
2.用于如权利要求1所述的一种横向沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区（1）、介质层为隔离介质层（2），顶层为第一导电类型半导体漂移区（3）的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区（3）上注入第二导电类型杂质并退火，形成第二导电类型半导体屏蔽层（16）；再通过光刻、离子注入在第一导电类型半导体漂移区（3）上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储区（15）；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储区（15）上注入第二导电类型杂质并退火，形成第二导电类型半导体基区（7）；
步骤4：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区（3）注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区（4）；
步骤5：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤6：通过氧化、淀积和刻蚀工艺形成完整的第一沟槽结构；
步骤7：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成完整的第二沟槽结构；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区（7）上方形成第一导电类型半导体发射区（8），然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区（8）并排设置的第二导电类型半导体发射区（9）；
步骤11： 通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区（4）上方形成第二导电类型半导体集电区（5），并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区（8）和第二导电类型半导体发射区（9）上表面形成发射极金属（10）；在第二导电类型半导体集电区（5）上表面形成集电极金属（6）。
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| CN201910807102.7A CN110518058B (zh) | 2019-08-29 | 2019-08-29 | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 |
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