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CN110506334A - 具有深隔离结构的三维存储器件 - Google Patents

具有深隔离结构的三维存储器件 Download PDF

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CN110506334A
CN110506334A CN201980001320.XA CN201980001320A CN110506334A CN 110506334 A CN110506334 A CN 110506334A CN 201980001320 A CN201980001320 A CN 201980001320A CN 110506334 A CN110506334 A CN 110506334A
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CN
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memory
isolation
peripheral
layer
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陈亮
刘威
甘程
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Yangtze Memory Technologies Co Ltd
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Abstract

用于形成三维存储器件的方法包括：在第一衬底的第一侧上形成外围电路，所述外围电路包括第一外围器件和第二外围器件、第一互连层和在第一外围器件和第二外围器件之间的浅沟槽隔离(STI)结构；以及在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。方法包括：将第一互连层和第二互连层键合以及形成穿过第一衬底并且暴露STI结构的一部分的隔离沟槽。通过第一衬底的与第一侧相对的第二侧来形成隔离沟槽。方法包括：布置隔离材料，以在隔离沟槽中形成隔离结构，以及执行平坦化工艺以移除隔离材料的布置在第一衬底的第二侧上的部分。

Description

具有深隔离结构的三维存储器件
技术领域
本公开内容通常涉及半导体技术的领域，并且更具体地，涉及用于减小在用于形成三维(3D)存储器件的半导体晶圆中的应力的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储单元按比例缩放到较小的尺寸。然而，当存储单元的特征尺寸接近下限时，平面工艺和制造技术变得有挑战性和昂贵。因此，针对平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决在平面存储单元中的密度限制。
发明内容
在本公开内容中描述了针对存储器件的三维(3D)电容器结构的实施例和用于形成所述三维电容器结构的方法。
在一些实施例中，用于形成三维存储器件的方法包括：在第一衬底的第一侧上形成外围电路，所述外围电路包括第一外围器件和第二外围器件、第一互连层、和在第一外围器件和第二外围器件之间的浅沟槽隔离(STI)结构。方法还包括：在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。方法还包括：将第一互连层和第二互连层键合，以及形成穿过第一衬底并且暴露STI结构的一部分的隔离沟槽。隔离沟槽被形成为穿过第一衬底的与第一侧相对的第二侧。方法还包括：布置隔离材料以在隔离沟槽中形成隔离结构，以及执行平坦化工艺以移除隔离材料的布置在第一衬底的第二侧上的部分。
在一些实施例中，在将第一互连层和第二互连层键合之后，通过第二侧使第一衬底变薄。
在一些实施例中，使第一衬底变薄包括：使在第一衬底的第二侧上的深阱暴露出。
在一些实施例中，在布置隔离材料之前，将衬垫层布置在隔离沟槽中。
在一些实施例中，将电介质层布置在第一衬底的第二侧上。
在一些实施例中，键合包括直接键合。
在一些实施例中，相邻于第一外围器件来形成另一STI结构，以及形成穿过第一衬底并且暴露该另一STI结构的另一深隔离沟槽。
在一些实施例中，将隔离材料布置在另一深隔离沟槽中。
在一些实施例中，布置隔离材料包括沉积氧化硅材料。
在一些实施例中，将第一互连层和第二互连层键合包括：在键合接口处的电介质与电介质键合和金属与金属键合。
在一些实施例中，用于形成三维存储器件的方法包括：在第一衬底的第一侧上形成包括多个外围器件和第一互连层的外围电路。该方法还包括：在第一衬底中形成多个浅沟槽隔离(STI)结构，其中，多个STI结构中的每个STI结构形成在在多个外围器件中的相邻外围器件之间。该方法还包括：在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。该方法还包括：将第一互连层和第二互连层键合，使得多个外围器件中的至少一个外围器件电耦合到多个存储单元中的至少一个存储单元。该方法还包括：通过第一衬底的第二侧使第一衬底变薄，其中，第二侧与第一侧相对。该方法还包括：形成穿过第一衬底并且暴露多个STI结构中的STI结构的一部分的多个隔离沟槽，其中，多个隔离沟槽被形成为穿过第一衬底的第二侧。该方法还包括：将隔离材料布置在多个隔离沟槽中以及执行平坦化工艺以移除隔离材料的布置在第一衬底的第二侧上的部分。
在一些实施例中，键合包括直接键合。
在一些实施例中，将电介质层布置在第一衬底的第二侧上，其中，多个隔离沟槽延伸穿过电介质层。
在一些实施例中，在布置隔离材料之前，将衬垫层布置在隔离沟槽中。
在一些实施例中，布置隔离材料包括：布置氧化硅材料。
在一些实施例中，三维存储器件包括外围电路晶圆，所述外围电路晶圆包括：第一衬底和在第一衬底的第一侧处形成的多个外围器件以及第一互连层。外围电路晶圆还包括：在第一衬底中的多个浅沟槽隔离(STI)结构，其中，至少一个STI结构形成在多个外围器件中的相邻外围器件之间。外围电路晶圆还包括：在第一衬底的与第一侧相对的第二侧上形成的多个深隔离结构，其中，多个深隔离结构中的至少一个深隔离结构与至少一个STI结构物理接触。三维存储器件还包括存储阵列晶圆，所述存储阵列晶圆包括多个存储单元，其中，多个外围器件中的至少一个外围器件电耦合到多个存储单元中的至少一个存储单元。存储阵列晶圆还包括与第一互连层物理接触的第二互连层。
在一些实施例中，至少一个深隔离结构包括衬垫层和隔离材料，其中，衬垫层位于隔离材料和第一衬底之间。
在一些实施例中，物理接触包括在第一互连层和第二互连层之间形成的化学键合。
在一些实施例中，至少一个深隔离结构包括氧化硅。
在一些实施例中，其中，至少一个深隔离结构的宽度是大约0.2μm。
附图说明
被合并在本文中并且形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起进一步用来解释本公开内容的原理以及使相关领域中的技术人员能够制造并使用本公开内容。
图1A示出根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性自顶向下视图。
图1B示出根据本公开内容的一些实施例的3D存储器管芯的区的示意性自顶向下视图。
图2示出根据本公开内容的一些实施例的示例性3D存储阵列结构的一部分的透视图。
图3示出根据本公开内容的一些实施例的形成具有深隔离结构的3D存储阵列的流程图。
图4示出根据本公开内容的一些实施例的外围电路的横截面视图。
图5示出根据本公开内容的一些实施例的存储阵列的横截面视图。
图6示出根据本公开内容的一些实施例的在将外围电路与存储阵列键合之后的3D存储器件的横截面视图。
图7-9示出根据本公开内容的一些实施例的在各种工艺阶段处的3D存储器件的横截面视图。
当结合附图理解时，从下面阐述的详细描述中，本发明的特征和优点将变得更明显，其中相似的参考符号始终标识相应的元件。在附图中，相似的参考数字通常指示相同、在功能上相似和/或在结构上相似的元件。元件首次出现于的附图由在相应的参考数字中的最左边的数位指示。
将参考附图描述本公开内容的实施例。
具体实施例
虽然讨论了特定的配置和布置，但应理解，这可以仅为了说明性目的而完成。相关领域中的技术人员将认识到：在不偏离本公开内容的精神和范围的情况下，其它配置和布置可以被使用。对相关领域中的技术人员将显而易见的是，本公开内容也可以在各种其它应用中被使用。
注意，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但每个实施例可能不一定包括特定特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，不管是否被明确描述，在相关领域中的技术人员的知识内会结合其它实施例来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“该(the)”再次可以被理解为传达单数用法或传达复数用法。此外，至少部分地根据上下文，术语“基于”可以被理解为不一定意欲传达排他的一组因素，并且可以替代地再次允许不一定被明确描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上(on)”、“在……上面(above)”和“在……之上(over)”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”，在其之间有中间特征或层的含义。而且，“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”，而且还可以包括其“在某物上面”或“在某物之上”，在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”和诸如此类可以在本文为了描述的容易用于描述一个元件或特征的与如在附图中所示的另一的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用中的器件的不同定向或工艺步骤。装置可以以另外方式被定向(旋转90度或在其它定向处)，并且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加在其上的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面一般是半导体器件被形成于的地方，并且因此半导体器件在衬底的顶侧处形成，除非另有声明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种半导体材料，例如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，并且顶侧相对远离衬底。层可以在整个底层结构或上覆结构之上延伸，或可以具有比底层结构或上覆结构的范围小的范围。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间、或位于所述顶表面和底表面处的任何水平平面集合之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线和/或垂直互连通路(VIA))和一个或多个电介质层。
在本公开内容中，为了描述的容易，“排(tier)”用于指沿着垂直方向的实质上相同的高度的元件。例如，字线和底层栅极电介质层可以被称为“排”，字线和底层绝缘层可以一起被称为“排”，实质上相同的高度的字线可以被称为“一排字线”或类似术语等。
如在本文使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的、针对组件或工艺步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
在本公开内容中，术语“水平/水平地/横向/横向地”意指名义上平行于衬底的横向表面，以及术语“垂直”或“垂直地”意指名义上垂直于衬底的横向表面。
如在本文使用的，术语“3D存储器”指具有在横向定向的衬底上的存储单元晶体管的垂直定向的串(在本文被称为“存储串”，例如NAND串)的三维(3D)半导体器件，使得存储串在相对于衬底的垂直方向上延伸。
高电压器件例如高电压n型或p型器件在3D存储单元中实现以便于单元操作。当3D存储器(例如3D NAND闪存)的发展朝着高密度和高容量存储单元进展时，器件的数量和金属接线的数量是持续增加的。当在器件之间的分离继续缩小时，高质量隔离结构对防止在相邻器件之间的串扰(crosstalk)变得更关键。
根据本公开内容的各种实施例提供用于隔离结构的结构和制造方法，所述隔离结构用于改进在3D存储器结构的结构之间的隔离。包含CMOS器件的外围器件晶圆可以键合到包含3D存储阵列的阵列晶圆。隔离结构可以在键合的外围/存储阵列晶圆中实现并且防止在相邻结构之间(例如在不同掺杂类型的阱之间)的串扰。可以通过使外围晶圆的电介质层变薄并且形成贯穿硅隔离(TSI)结构来形成隔离结构，以有效地分离不同的功能区。通过使用隔离结构而不是依赖于在器件之间的较大分离或增加那些功能区的掺杂水平，3D NAND闪速存储器的总存储器密度和制造成本可以被提高。
图1A示出根据本公开内容的一些实施例的示例性三维(3D)存储器件100的自顶向下视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，其中每个存储平面101可以包括多个存储块103。相同的和并发的操作可以发生在每个存储平面101处。在尺寸上可以是兆字节(MB)的存储块103可以是用于实现擦除操作的最小尺寸。在图1所示的示例性3D存储器件100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过互连(例如位线和字线)被寻址。位线和字线可以垂直地被布置(例如，分别在行和列中)，形成金属线的阵列。位线和字线的方向在图1中被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是在存储器件中的核心区域，执行存储功能。
3D存储器件100还包括外围区105(围绕存储平面101的区域)。外围区105可以包含许多数字、模拟和/或混合信号电路以支持存储阵列(例如，页面缓冲器、行和列解码器和感测放大器)的功能。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，如对领域中的普通技术人员将显而易见的。
在图1中所示的3D存储器件100中对存储平面101的布置和在每个存储平面101中对存储块103的布置仅作为例子被提供，这不限制本公开内容的范围。
参考图1B，根据本公开内容的一些实施例示出在图1A中的区108的放大的自顶向下视图。3D存储器件100的区108可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括存储串212的阵列，每个所述存储串212包括多个堆叠式存储单元。阶梯区210可以包括阶梯结构和在阶梯结构上形成的接触结构214的阵列。在一些实施例中，在WL方向上横越沟道结构区211和阶梯区210延伸的多个狭缝结构216可以将存储块分成多个指存储区(memory finger)218。至少一些狭缝结构216可以起到针对在沟道结构区211中的存储串212的阵列的公共源触点的作用。顶部选择栅切线220可以布置在每个指存储区218的中间以将指存储区218的顶部选择栅(TSG)分成两个部分，并且从而可以将指存储区分成两个可编程(读/写)页面。虽然3D NAND存储器的擦除操作可以以存储块级被执行，但读和写操作可以以存储器页面级被执行。页面在尺寸上可以是千兆(KB)。在一些实施例中，区108还包括用于在制造期间的工艺变化控制和/或用于额外的机械支撑的虚设(dummy)存储串。
图2示出根据本公开内容的一些实施例的示例性三维(3D)存储阵列结构200的一部分的透视图。存储阵列结构200包括衬底330、在衬底330之上的绝缘膜331、在绝缘膜331之上的一排下选择栅(LSG)332、和也被称为“字线(WL)”的多排控制栅333，其堆叠在LSG332的顶部上以形成交替的导电和电介质层的膜堆叠335。为了清楚起见，在图2中未示出与控制栅的排相邻的电介质层。
每排的控制栅由狭缝结构216-1和216-2穿过膜堆叠335来分离。存储阵列结构200还包括在控制栅333的堆叠之上的一排顶部选择栅(TSG)334。TSG 334、控制栅333和LSG332的堆叠也被称为“栅极电极”。存储阵列结构300还包括存储串212和在衬底330的部分中的、在相邻LSG 332之间的掺杂源极线区344。每个存储串212包括延伸穿过绝缘膜331的沟道孔336和交替的导电和电介质层的膜堆叠335。存储串212还可以包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338、和由沟道层338围绕的核心填充膜339。存储单元340可以在控制栅333和存储串212的交叉部分处形成。存储阵列结构300还包括在TSG 334之上与存储串212连接的多个位线(BL)341。存储阵列结构300还包括穿过多个接触结构214与栅极电极连接的多个金属互连线343。膜堆叠335的边缘被配置成阶梯的形状以允许到每排栅极电极的电连接。
在图2中，为了说明性目的，显示三排控制栅333-1、333-2和333-3连同一排TSG334和一排LSG 332。在这个例子中，每个存储串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数据可以多于三以增加存储容量。存储阵列结构200还可以包括其它结构，例如，TSG切线、公共源触点和虚设沟道结构。为了简单起见，这些结构没有在图2中示出。
为了实现更高的存储容量，3D存储器的垂直WL堆叠的数量或每存储串的存储单元的数量已经大大增加，例如从24个堆叠的WL层(即，24L)到128层或更多。为了进一步减小3D存储器的尺寸，存储阵列可以堆叠在外围电路的顶部上，反之亦然。例如，外围电路可以被制造在第一衬底上，以及存储阵列可以被制造在第二衬底上。然后存储阵列和外围电路可以通过将第一衬底和第二衬底键合在一起来通过各种互连来电耦合(例如，电连接或物理接触)。因此，不仅3D存储器密度可以增加，而且在外围电路和存储阵列之间的通信也可以实现更高的带宽和更低的功耗，因为互连长度可以通过衬底(晶圆)键合而更短。
在增加3D存储器件的密度和性能的情况下，还需要在外围电路中的改进以提供对存储阵列的功能支持，例如，读、写和擦除存储单元的数据。可以在键合的外围/存储阵列晶圆中实现隔离结构并且防止在相邻结构之间(例如在不同掺杂类型的阱之间)的串扰。可以通过使外围晶圆的电介质层变薄并且形成贯穿硅隔离(TSI)结构来形成隔离结构，以有效地分离不同的功能区。
图3是根据本公开内容的一些实施例的用于形成在3D存储器件中的隔离结构的示例性方法300的流程图。可以通过经由晶圆键合来将外围电路晶圆与存储阵列晶圆连接，并且形成在外围电路晶圆中的深隔离结构以防止串扰，来形成3D存储器件。方法300的操作可以用不同的顺序被执行和/或改变，并且方法300可以包括为了简单起见而未描述的更多操作。图3-9是制造并入隔离结构的示例性半导体结构300的横截面视图。图3-9作为示例性横截面视图被提供以便于对方法300的解释。虽然在本文中描述形成电介质层中的隔离结构的制造工艺作为例子，但制造工艺可以被应用在各种其它层上，例如在夹层电介质、绝缘层、导电层和任何其它适当的层上。这里提供的制造工艺是示例性的，并且可以执行未在这些图中示出的根据本公开内容的可选工艺。
在操作302处，根据本公开内容的一些实施例，形成3D存储器件的外围电路晶圆。参考图4，外围电路400可以包括3D存储器件的各种组件，例如，第一衬底430、外围器件450A和450B、浅沟槽隔离(STI)452、阱454、栅极堆叠456、栅极间隙壁(spacer)458和外围互连层462。
第一衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其它适当的材料或其任何组合。在一些实施例中，第一衬底430可以在外围器件制造之前被双面抛光。在这个例子中，第一衬底430包括在顶侧和底侧(也分别被称为第一侧430-1和第二侧430-2或前侧和背侧)上的表面，所述顶侧和底侧上的表面都被抛光并处理以为高质量半导体器件提供平滑的表面。第一侧和第二侧是第一衬底430的相对侧。
外围电路400可以包括在第一衬底430上的一个或多个外围器件450A和450B。外围器件450A和450B彼此相邻并且可以形成在第一衬底430上，其中外围器件450A和450B的全部或部分形成在第一衬底430中(例如，在第一衬底430的顶表面之下)和/或直接形成在第一衬底430上。外围器件450A和450B可以包括任何适当的半导体器件，例如，外围器件450A可以是低电压p型器件，并且外围器件450B可以是高电压p型器件。外围器件450A和450B还可以是金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件当中，p型和/或n型MOSFET(即，CMOS)广泛地在逻辑电路设计中实现，并且在本公开内容中用作外围器件450A和450B的例子。因此，外围电路400也可以被称为CMOS晶圆400。外围器件450A和450B可以是p沟道MOSFET或n沟道MOSFET，并且可以包括但不限于：由浅沟槽隔离(STI)452围绕的有源器件区、在具有n型或p型掺杂的有源器件区中形成的阱454、包括栅极电介质的栅极堆叠456、栅极导体和/或栅极硬掩模。外围器件450A和450B还可以包括源极/漏极延伸部和/或晕区(未在图4中示出)、栅极间隙壁458和位于栅极堆叠的每侧上的源极/漏极460。外围器件450A和450B还可以包括在源极/漏极的顶部部分中的硅化物接触区域(未示出)。其它适当的器件也可以在第一衬底430上形成。
可以通过使用光刻和刻蚀使衬底图案化、填充绝缘材料并且抛光绝缘材料以在第一衬底430上形成共面表面来形成STI 452。用于STI的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HOP)化学气相沉积、快速热化学气相沉积(PTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射(spurttering)、热氧化或氮化或其组合的技术来布置用于STI 452的绝缘材料。STI 452的形成还可以包括高温退火步骤，以为了提高的电隔离而使所布置的绝缘材料致密。
外围器件450A和450B的阱454可以包括针对n沟道MOSFET的p型掺杂或针对p沟道MOSFET的n型掺杂，并且分别被称为p阱和n阱。阱454的掺杂物分布和浓度影响外围器件450A和450B的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱454可以以较低的浓度被掺杂，并且可以形成低电压p阱或低电压n阱。对于具有高Vt的MOSFET，阱454可以以较高的浓度被掺杂，并且可以形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底的电隔离，对于具有高Vt的n沟道MOSFET，可以在高电压p阱之下形成深n阱。在一些实施例中，外围器件450A是低电压器件，而外围器件450B是高电压器件，并且阱454可以是嵌在衬底430中的n型阱，所述衬底430可以是p型衬底。
n阱的形成可以包括任何适当的n型掺杂物，例如磷、砷、锑等和/或其任何组合。p阱的形成可以包括任何适当的p型掺杂物，例如硼。掺杂物并入可以通过离子注入接着是活化退火，或通过在针对有源器件区的外延期间的原位掺杂来实现。
外围器件450A和450B的栅极堆叠456可以由“先栅极(gate first)”方案形成，其中栅极堆叠456在源极/漏极形成之前被布置和图案化。外围器件450A和450B的栅极堆叠456也可以由“代替”方案形成，其中可以首先形成牺牲栅极堆叠并且然后在源极/漏极形成之后由高k电介质层和栅极导体代替。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜)和/或其组合制成。可以通过任何适当的方法例如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化或其组合来布置栅极电介质。
在一些实施例中，栅极导体可以由金属或金属合金(例如钨、钴、镍、铜或铝)和/或其组合制成。在一些实现方式中，栅极导体还可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)等。可以通过任何适当的沉积方法(例如，溅射、热蒸发、电子束蒸发、ALD、PVD和/或其组合)来形成栅极导体。
在一些实施例中，栅极导体还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其它适当的材料和/或其组合。在一些实施例中，多晶材料可以与任何其它类型的掺杂物(例如硼、磷或砷等)合并。在一些实施例中，栅极导体还可以是具有前面提到的材料的非晶形半导体。
在一些实施例中，栅极导体可以由金属硅化物(包括WSix、CoSix、NiSix或AlSix等)制成。金属硅化物材料的形成可以包括使用上面所述的类似技术来形成金属层和多晶半导体。金属硅化物的形成还可以包括在所沉积的金属层和多晶半导体层上应用热退火工艺，接着是对未反应金属的移除。
可以通过布置绝缘材料并且然后执行非等向性刻蚀来形成栅极间隙壁458。用于栅极间隙壁458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氮氧化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来布置栅极间隙壁458。栅极间隙壁458的非等向性刻蚀包括干刻蚀，例如反应离子刻蚀(RIE)。
在源极/漏极460之间的栅极堆叠456的长度是MOSFET的重要特征。栅极长度L确定MOSFET的驱动电流的大小并且因此针对逻辑电路是按比例大幅度减小的。栅极长度可以小于大约100nm。在一些实施例中，栅极长度可以在大约5nm到大约30nm的范围内。对具有这样的小尺寸的栅极堆叠的图案化是非常有挑战性的，并且可以使用包括光学邻近校正、双曝光和/或双刻蚀、自对准双图案化等的技术。
在一些实施例中，外围器件450A和450B的源极/漏极460与高浓度掺杂物合并。对于n型MOSFET，用于源极/漏极460的掺杂物可以包括任何适当的n型掺杂物，例如磷、砷、锑等和/或其任何组合。对于p型MOSFET，用于源极/漏极460的掺杂物可以包括任何适当的p型掺杂物，例如硼。可以通过离子注入接着是掺杂物活化退火来实现掺杂物合并。源极/漏极460可以由与第一衬底430相同的材料(例如，硅)制成。在一些实施例中，外围器件450A和450B的源极/漏极460可以由与第一衬底430不同的材料制成，以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极460可以包括SiGe，以及用于n型MOSFET的源极/漏极460可以与碳合并。用不同的材料形成源极/漏极460可以包括：回蚀在源极/漏极区域中的衬底材料并且使用诸如外延的技术来布置新的源极/漏极材料。也可以在外延期间通过原位掺杂来实现对源极/漏极460的掺杂。
外围器件450A和450B还可以具有沿着栅极堆叠456的每侧的可选的源极/漏极延伸部和/或晕区(未在图2中示出)。源极/漏极延伸部和/或晕区位于栅极堆叠之下的有源器件区内部，并且主要被实现用于利用小于大约0.5μm的沟道长度的针对外围器件450A和450B的改进的短沟道控制。源极/漏极延伸部和/或晕区的形成可以类似于源极/漏极460的形成，但可以使用不同的注入条件(例如，剂量、角度、能量、种类等)来得到优化的掺杂分布、深度或浓度。
外围器件450A和450B可以在具有平面有源器件区的第一衬底430(如如4所示)上形成，其中MOSFET的沟道和电流的方向平行于第一衬底430的表面。在一些实施例中，外围器件450A和450B也可以在具有3D有源器件区的第一衬底430上形成，例如，以像“FIN(鳍片)”(未示出)的形状的所谓的“FINFET”，其中MOSFET的栅极堆叠绕在FIN周围，以及MOSFET的沟道沿着FIN的三侧(在栅极之下的顶部和两个侧壁)放置。
在一些实施例中，外围电路400可以包括在外围器件450A和450B之上的外围互连层462(或第一互连层)，以提供在不同的外围器件450A和450B和外部器件(例如，电源、另一芯片、I/O器件等)之间的电连接。外围互连层462可以包括一个或多个互连结构，例如，一个或多个垂直接触结构464和一个或多个横向导电线466。接触结构464和导电线466可以广泛地包括任何适当类型的互连，例如中段制程(MOL)互连和后段制程(BEOL)互连。在外围电路400中的接触结构464和导电线466可以包括任何适当的导电材料，例如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金或其任何组合。可以通过一种或多种薄膜沉积工艺(例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸发或其任何组合)来沉积导电材料。
外围互连层462还可以包括绝缘层468。在外围互连层462中的绝缘层468可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂氧化物)、正硅酸乙酯(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、低k电介质材料例如多孔SiCOH、倍半硅氧烷(SSQ)或其任何组合。可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合)来沉积绝缘材料。
在图4中，两个导电层470-1和470-2(也被称为“金属层”)被示为例子，其中每个金属层可以包括接触结构464和导电线466，其中相同金属层的导电线466位于离第一衬底430的相同距离处。用于外围电路400的金属层470的数量没有被限制并且可以是对3D存储器的性能优化的任何数量。
可以通过从外围电路400的底部到顶部堆叠金属层470来形成外围互连层462。在图4中的外围电路400的例子中，底部金属层470-1可以首先形成并且然后可以在底部金属层470-1的顶部上形成上部金属层470-2。每个金属层470的制造工艺可以包括但不限于：将绝缘层468的一部分布置有对金属层所需的厚度，使用光刻法和干/湿刻蚀来将绝缘层468的部分图案化以形成用于接触结构464和导电线466的接触孔，布置导电材料以填充用于接触结构464和导电线466的接触孔，以及通过使用平坦化工艺(例如化学机械抛光(CMP)或反应离子刻蚀(RIE))来移除在接触孔外部的过多导电材料。
在一些实施例中，外围电路400还包括一个或多个衬底触点472，其中衬底触点472提供与第一衬底430的电连接。衬底触点472可以包括具有多排垂直接触结构464和横向导电线466的一个或多个导电层470。在图4中，具有一排接触结构和导电线的衬底触点472被示为例子，其中衬底触点472的垂直接触结构延伸穿过绝缘层468并且电接触第一衬底430。
在一些实施例中，最顶部的导电线466(例如，图4中的466-2)可以被暴露为外围电路400的顶表面，其中最顶部的导电线466-2可以与在另一芯片或外部器件上的导电线直接连接。
在一些实施例中，最顶部的导电线466-2可以嵌在绝缘层468(如图4所示)内部，其中在导电线466的顶部上的绝缘材料在运送或处理期间提供划痕保护。可以稍后通过形成金属VIA或简单地通过使用干/湿刻蚀来回蚀绝缘层468，来建立与最顶部的导电线466的电连接。
然而，外围器件450A和450B不限于MOSFET。可以通过不同的掩模设计和布局，在MOSFET制造期间同时形成其它器件(例如二极管、电阻器、电容器、电感器、BJT等)的结构。为了形成除了MOSFET以外的器件，可以在MOSFET的工艺流程中添加或修改工艺步骤，例如，用于得到不同的掺杂物分布、膜厚度或材料堆叠等的工艺。在一些实施例中，除了MOSFET以外的外围器件450A和450B也可以用额外的设计和/或光刻掩模电平被制造，以实现特定的电路要求。
在一些实施例中，多个外围器件450A和450B可以用于形成用于外围电路400的操作的任何数字、模拟和/或混合信号电路。外围电路400可以：例如，执行行/列解码、定时和控制、读、写和擦除存储阵列的数据等。
在一些实施例中，深阱455可以在第一衬底430中形成，同时形成用于MOSFET的阱454。深阱455可以是p型掺杂的或n型掺杂的。n型掺杂物可以是磷、砷、锑等。p型掺杂物可以是例如硼。可以通过对第一衬底430的离子注入，接着是活化退火来实现掺杂物合并。在一些实施例中，可以通过外延和原位掺杂来在第一衬底430上形成深阱455。可以正好在对阱454的注入之前或之后执行针对深阱455的注入。可以与针对阱454的掺杂物活化退火同时地执行针对深阱455的掺杂物活化退火。在一些实施例中，可以形成深阱触点473以提供与深阱455的电连接。在一些实施例中，深阱触点473形成与深阱455的欧姆接触。深阱触点473可以通过在外围互连层462中的接触结构464和导电线466来形成与外围电路400的相应电路的电连接。例如，深阱触点473可以与地面、第一衬底430的衬底触点472、外围器件450A和450B的源极或漏极460或栅极堆叠456等连接。
在操作304处，根据本公开内容的一些实施例，形成3D存储阵列。参考图5，3D存储阵列500可以是3D NAND存储阵列，并且可以包括第二衬底530、存储单元540和阵列互连层562(或第二互连层)。第二衬底530可以类似于第一衬底430。存储单元540可以类似于上面参考图2所述的存储单元340-1、340-2或340-3。阵列互连层562可以类似于外围互连层462，并且可以使用类似的材料和类似的工艺来形成。例如，互连结构(例如，接触结构564和导电线566)和阵列互连层562的绝缘层568分别类似于互连结构(例如，接触结构464、导电线466)和外围互连层462的绝缘层468。
在一些实施例中，3D存储阵列500可以是用于3D NAND闪速存储器的存储阵列，其中存储单元540可以垂直地堆叠为存储串212。存储串212延伸穿过多个导电层574和电介质层576对。多个导体/电介质层对在本文也被称为“交替导体/电介质堆叠”578。在交替导体/电介质堆叠578中的导体层574和电介质层576在垂直方向上交替。换句话说，除了在交替导体/电介质堆叠578的顶部或底部处的层以外，每个导体层574可以在两侧上被两个电介质层576夹在中间(sandwiched)，并且每个电介质层576可以在两侧上被两个导体层574夹在中间。导体层574可以均具有相同的厚度或具有不同的厚度。类似地，电介质层576可以均具有相同的厚度或具有不同的厚度。在一些实施例中，交替的导体/电介质堆叠578包括具有与导体/电介质层对不同的材料和/或厚度的更多导体层或更多电介质层。导体层574可以包括导体材料，例如钨、钴、铜、铝、钛、钽、氮化钛、氮化钽、镍、掺杂硅、硅化物(例如，NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层576可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。
如图5所示，每个存储串212包括沟道层338和存储膜337。在一些实施例中，沟道层338包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储膜337是包括以下各项的复合层：隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻挡层。每个存储串212可以具有圆柱体形状(例如，柱形状)。根据一些实施例，沟道层338、隧穿层、存储层和阻挡层以这个顺序沿着从柱的中心朝着外表面的方向布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在一些实施例中，在交替的导体/电介质堆叠578中的每个导体层574可以充当用于存储串212的每个存储单元的控制栅(例如在图3中的控制栅333)。如图5所示，存储串212可以包括在存储串212的下端处的下选择栅332(例如，源极选择栅)。存储串212还可以包括在存储串212的上端处的顶部选择栅334(例如，漏极选择栅)。如在本文使用的，组件(例如，存储串212)的“上端”是在z方向上更远离第二衬底530的端，以及组件(例如，存储串212)的“下端”是在z方向上更接近第二衬底530的端。如图5所示，对于每个存储串212，漏极选择栅334可以在源极选择栅332之上。在一些实施例中，选择栅332/334包括导体材料，例如钨、钴、铜、铝、掺杂硅、硅化物或其任何组合。
在一些实施例中，3D存储阵列500包括在存储串212的沟道层338的下端上的外延层580。外延层580可以包括半导体材料，例如硅。外延层580可以在第二衬底530上从半导体层582外延地扩展。半导体层582可以是非掺杂的、部分掺杂的(在厚度方向和/或宽度方向上)或由p型或n型掺杂物完全掺杂的。对于每个存储串212，外延层580在本文被称为“外延插塞”。在每个存储串212的下端处的外延插塞580可以接触沟道层338和半导体层582的掺杂区。外延插塞580可以起到在存储串212的下端处的下选择栅332的沟道的作用。
在一些实施例中，阵列器件还包括在阶梯区210中的字线的多个接触结构214(也被称为字线触点)。每个字线接触结构214可以形成与在交替的导体/电介质堆叠578中的相应导体层574的电接触以单独地控制存储单元340。字线接触结构214可以通过对接触孔的干/湿刻蚀、接着是用导体(例如，钨、钛、氮化钛、铜、氮化钽、铝、钴、镍或其任何组合)填充来形成。
如图5所示，3D存储阵列500还包括在存储串212的顶部上形成的位线触点584，以提供对存储串212的沟道层338的单独通路。与字线接触结构214和位线触点584连接的导电线分别形成3D存储阵列500的字线和位线。一般，字线和位线彼此垂直放置(例如，分别在行和列中)，形成存储器的“阵列”。
在一些实施例中，3D存储阵列500还包括第二衬底530的衬底触点572。可以使用与第一衬底430的衬底触点472类似的材料和工艺来形成衬底触点572。衬底触点572可以提供与3D存储阵列500的第二衬底530的电连接。
在操作306处，根据本公开内容的一些实施例，外围电路晶圆和3D存储阵列晶圆被键合。参考图6，通过将在第一衬底430上制造的外围电路400和在第二衬底530上制造的3D存储阵列500进行晶圆键合来形成3D存储器件600。如图6所示，外围电路400上下翻转，并且通过适当的晶圆键合工艺(例如直接键合或混合键合)来与3D存储阵列500连结。在键合接口688处，通过多个互连VIA486/586来将外围电路400和3D存储阵列500电连接。
在一些实施例中，3D存储器件600的键合接口688位于外围互连层462的绝缘层468和阵列互连层562的绝缘层568之间。互连VIA 486和586可以在键合接口688处连结，以将外围互连层462的任何导电线466或接触结构464与阵列互连层562的任何导电线566或接触结构564电连接。因此，外围电路400和3D存储阵列500可以被电连接。
在一些实施例中，3D存储器件600的键合接口688位于键合层690内部。在这个例子中，互连VIA 486和586延伸穿过键合层690，并且也形成在外围互连层462的任何导电线466或接触结构464与阵列互连层562的任何导电线566或接触结构564之间的电连接。因此，外围电路400和3D存储阵列500也可以被电连接。
在一些实施例中，键合层690在键合过程之前可以布置在外围电路400(在图4中)和/或3D存储阵列500(在图5中)的顶部上。键合层690可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。键合层690还可以包括粘附材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合)来形成键合层690。
在一些实施例中，在形成键合层690之后，可以分别形成用于外围电路400和3D存储阵列500的互连VIA 486和586。互连VIA 486/586可以包括金属或金属合金，例如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等或其任何组合。可以通过一种或多种薄膜沉积工艺(例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸发或其任何组合)来布置互连VIA 486/586的金属或金属合金等。互连VIA 486/586的制造工艺还可以包括但不限于光刻法、湿/干刻蚀、平坦化(例如，CMP或RIE回蚀)等。
在一些实施例中，外围电路400和3D存储阵列500可以以管芯级(例如，管芯到管芯，或芯片到芯片)或以晶圆级(例如，晶圆到晶圆，或芯片到晶圆)键合在一起，取决于产品设计和制造策略。以晶圆级键合可以提供高吞吐量，其中在具有外围电路400的第一衬底430上的所有管芯/芯片可以与具有3D存储阵列500的第二衬底530同时连接。单独的3D存储器件600可以在晶圆键合之后被切成小块(dice)。另一方面，以管芯级键合可以在切成小块和管芯测试之后被执行，其中外围电路400和3D存储阵列500的功能管芯可以首先被选择并且然后被键合以形成3D存储器件600，实现3D存储器件600的较高产量。
在一些实施例中，在键合过程期间，当外围电路400的互连VIA 486与3D存储阵列500的对应互连VIA 586对准时，外围互连层462可以与阵列互连层562对准。作为结果，对应的互连VIA 486/586可以被连接在键合接口688处，以及3D存储阵列500可以与外围电路400电连接。
在一些实施例中，可以通过混合键合来连结外围电路400和3D存储阵列500。混合键合、特别是金属/电介质混合键合可以是直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下，形成在表面之间的键合)，其同时得到金属-金属键合和电介质-电介质键合。在键合过程期间，可以在金属-金属键合表面和电介质-电介质表面处形成化学键合。
在一些实施例中，可以通过使用键合层690来键合外围电路400和3D存储阵列500。在键合接口688处，除了金属与金属键合以外，键合还可以发生在氮化硅与氮化硅、氧化硅与氧化硅、或氮化硅与氧化硅之间。在一些实施例中，键合层还可以包括粘合材料(例如，环氧树脂、聚酰亚胺、干膜等)以增强键合强度。
在一些实施例中，处理工艺可以用于增强在键合接口688处的键合强度。处理工艺可以准备阵列互连层562和外围互连层462的表面，使得绝缘层562/462的表面形成化学键合。处理工艺可以包括：例如，等离子体处理(例如，具有包含等离子体的F、Cl或H)或化学过程(例如，甲酸)。在一些实施例中，处理工艺可以包括可以在从大约250℃到大约600℃的温度下，在真空或惰性环境(例如，具有氮气或氩气)中执行的热过程。热过程可以引起在互连VIA 486和586之间的金属互扩散。作为结果，在互连VIA的相应对中的金属材料可以在键合过程之后与彼此相互混合或形成合金。
在将外围和阵列互连层键合在一起之后，在第一衬底430上制造的外围电路400者的至少一个外围器件可以与在第二衬底530上制造的3D存储阵列500的至少一个存储单元电连接。虽然图6示出外围电路400键合在3D存储阵列500的顶部上，但3D存储阵列500也可以键合在外围电路400的顶部上。
通过键合，3D存储器件600可以与3D存储器类似地起作用，其中外围电路和存储阵列被制造在相同衬底上(如图1所示)。通过将3D存储阵列500和外围电路400堆叠在彼此的顶部上，3D存储器件600的密度可以增加。同时，由于在外围电路400和3D存储阵列500之间的互连距离可以通过使用堆叠式设计来减小，所以3D存储器件600的带宽可以增加。在键合过程之后，外围电路400具有被暴露并且为随后的处理做准备的背侧430-2。
在操作308处，根据本公开内容的一些实施例，将外围电路晶圆变薄并且布置电介质层。参考图7，3D存储器件700被示出为类似于图6中的3D存储器件600，并且还包括外围电路400和3D存储阵列500。外围电路400在键合接口688处键合到3D存储阵列500。在通过键合来形成3D存储器件600之后，可以通过使外围电路400的第一衬底430变薄来形成3D存储器件700。
在一些实施例中，外围电路400的第一衬底430可以从背侧430-2变薄。在一些实施例中，衬底变薄工艺可以包括研磨、干刻蚀、湿刻蚀和化学机械抛光(CMP)中的一项或多项。第一衬底430在变薄之后的厚度T可以在大约1μm到大约5μm的范围内。例如，厚度T可以在大约2μm和大约4μm之间。在一些实施例中，变薄工艺可以继续，直到深阱455被暴露为止。
在第一衬底430变薄之后，电介质层792可以布置在第一衬底430的背侧430-1(或第二侧)上。电介质层792可以是任何适当的半导体材料，例如氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂氧化物)、正硅酸乙酯(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、低k电介质材料例如多孔SiCOH、倍半硅氧烷(SSQ)或其任何组合。可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合)来沉积绝缘材料。在沉积之后，电介质层792覆盖第一衬底430的整个表面。在一些实施例中，电介质层792的厚度t可以在大约100nm和大约1μm之间。在一些实施例中，厚度t可以在大约300nm和大约600nm之间。例如，厚度t可以是大约500nm。
在操作310处，在外围电路晶圆中和在相邻器件之间形成深隔离沟槽。参考图8，3D存储器件800包括在第一衬底430的背侧430-2上形成的多个深隔离沟槽894。隔离沟槽穿透电介质层792和第一衬底430的部分，直到在隔离沟槽894的底部处暴露STI 452为止。在一些实施例中，深隔离沟槽894还暴露出阱454的部分和外围器件450A和450B的其它结构。
深隔离沟槽的横截面形状和数量可以由各种因素(例如对器件隔离的需要的量和器件的类型)确定。例如，可以在STI 452上形成单个深隔离结构。在一些实施例中，可以在STI 452上形成两个或更多个深隔离结构。在一些实施例中，可以使用任何适当数量的深隔离沟槽。深隔离沟槽还可以具有任何适当的横截面形状。例如，图8所示的深隔离沟槽894的横截面形状可以具有梯形形状，其具有在深隔离沟槽894的顶部处测量的顶部宽度W1和在深隔离沟槽894的底部处测量的底部宽度W2。如图8所示，深隔离沟槽894在该结构的顶部处可以具有比底部处更大的宽度，并且这样的配置可以防止在连续布置的隔离材料中的空隙。在一些实施例中，宽度W1可以在大约0.1μm和大约5μm之间的范围内。在一些实施例中，宽度W2可以在大约0.05μm和大约0.25μm之间的范围内。在一些实施例中，宽度W1和W2可以实质上是相同的。例如，宽度W1和W2可以是大约0.2μm。在一些实施例中，W1与W2的顶部与底部比R1可以在大约1.5和大约2.5之间。例如，R1可以是大约2。在一些实施例中，因为深隔离沟槽894可以穿透电介质层792和第一衬底430的部分二者，所以深隔离沟槽894的深度D可以在大约1μm和大约6μm之间的范围内。在一些实施例中，STI452的深度可以在大约300nm和大约450nm之间。在一些实施例中，深度D与变薄的第一衬底430和电介质层792的组合厚度(厚度T和t)之比可以在大约60％到95％之间。在一些实施例中，深隔离结构的高宽比可以在大约10和大约120之间。在一些实施例中，高宽比可以大于大约20。在一些实施例中，在深隔离沟槽894的底表面和侧壁表面之间的角度α可以在大约90°和大约45°之间的范围内。在一些实施例中，深隔离沟槽894可以具有实质上垂直于它的底表面的侧壁。
在操作312处，根据本公开内容的一些实施例，将隔离材料布置在深隔离沟槽中并且执行平坦化工艺。参考图9，通过沉积隔离材料以及执行平坦化工艺，来在3D存储器件900的深隔离沟槽894中形成深隔离结构994。深隔离结构994可以用于防止可能穿过第一衬底430出现在相邻器件(例如外围器件450A和450B)之间的串扰。深隔离结构994还可以防止外围器件450A和450B影响任何其它周围器件。深隔离结构994可以与STI结构452物理接触。隔离材料可以是防止在相邻器件之间的串扰的任何适当材料。例如，隔离材料可以是低k材料(例如，具有小于大约3.9的介电常数)。在一些实施例中，隔离材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅、掺氟化物硅酸盐玻璃(FSG)、任何适当的电介质材料和/或其组合。在一些实施例中，在对隔离材料的沉积之前，衬垫(liner)层可以布置在深隔离沟槽894中。例如，衬垫层(未在图9中示出)可以是用于促进对连续地布置的隔离材料的粘附的催化层，或是可以防止由于对隔离材料的随后沉积而对第一衬底的可能污染的阻挡层。例如，衬垫层可以是氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化钛、氮化钽、任何适当的材料和/或其组合。在一些实施例中，衬垫层位于隔离材料和第一衬底430之间。
在一些实施例中，可以通过席状(blanket)沉积工艺来布置隔离材料，直到深隔离沟槽894完全被填充有隔离材料为止，接着是用于移除布置在电介质层792的顶表面上的任何过多的隔离材料的平坦化工艺。平坦化工艺可以是化学机械抛光(CMP)、反应离子刻蚀(RIE)工艺、湿刻蚀工艺、适当的工艺和/或其组合。可以执行平坦化工艺，直到深隔离结构994的顶表面和电介质层792的顶表面是实质上共面的(例如，齐平的)为止。在一些实施例中，可以在3D存储器件900的需要器件隔离的任何适当位置上形成深隔离结构994。
根据本公开内容的各种实施例提供用于隔离结构的结构和制造方法，所述隔离结构用于改进在3D存储器结构的结构之间的隔离。包含CMOS器件的外围器件晶圆可以键合到包含3D存储阵列的阵列晶圆。隔离结构可以在键合的外围/存储阵列晶圆中实现并且防止在相邻结构之间(例如在不同掺杂类型的阱之间)的串扰。可以通过使外围晶圆的电介质层变薄并且形成贯穿硅隔离(TSI)结构来形成隔离结构，以有效地分离不同的功能区。
特定实施例的前述描述将这样充分地揭露其他人可以通过将在本领域的技能范围内的知识应用于各种应用(例如特定的实施例)，来容易修改和/或适应的本公开内容的一般性质，而没有过度的实验并且不偏离本公开内容的一般概念。因此，基于本公开内容和在本文提出的指导，这样的适应和修改旨在在所公开的实施例的等效形式的含义和范围内。应理解，本文的短语或术语是为了描述而不是限制的目的，使得本说明书的术语或短语应由技术人员按照本公开内容和指导来解释。
上面借助于用于说明特定功能的实现方式及其关系的功能构建块，描述了本公开内容的实施例。在本文为了描述的方便，这些功能构建块的边界已经被任意限定。可以定义替代的边界，只要特定功能及其关系被适当地执行。
发明内容和摘要部分可以阐述如发明人所设想的本公开内容的一个或多个但不是全部示例性实施例，并且因此不旨在以任何方式限制本发明和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何实施例限制，而应仅根据所附权利要求及其等同物来定义。

Claims (20)

1.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成外围电路，所述外围电路包括第一外围器件和第二外围器件、第一互连层、和在所述第一外围器件和第二外围器件之间的浅沟槽隔离(STI)结构；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
将所述第一互连层和所述第二互连层键合；
形成穿过所述第一衬底并且暴露所述STI结构的一部分的隔离沟槽，其中，所述隔离沟槽被形成为穿过所述第一衬底的与所述第一侧相对的第二侧；
布置隔离材料以在所述隔离沟槽中形成隔离结构；以及
执行平坦化工艺以移除所述隔离材料的被布置在所述第一衬底的所述第二侧上的部分。
2.根据权利要求1所述的方法，还包括：在将所述第一互连层和所述第二互连层键合之后，通过所述第二侧使所述第一衬底变薄。
3.根据权利要求1所述的方法，其中，使所述第一衬底变薄包括：使在所述第一衬底的所述第二侧上的深阱暴露出。
4.根据权利要求1所述的方法，还包括：在布置所述隔离材料之前，将衬垫层布置在所述隔离沟槽中。
5.根据权利要求1所述的方法，还包括：将电介质层布置在所述第一衬底的所述第二侧上。
6.根据权利要求1所述的方法，其中，所述键合包括直接键合。
7.根据权利要求1所述的方法，还包括：相邻于所述第一外围器件来形成另一STI结构，以及形成穿过所述第一衬底并且暴露所述另一STI结构的另一深隔离沟槽。
8.根据权利要求7所述的方法，还包括：将所述隔离材料布置在所述另一深隔离沟槽中。
9.根据权利要求1所述的方法，其中，布置所述隔离材料包括沉积氧化硅材料。
10.根据权利要求1所述的方法，其中，将所述第一互连层和所述第二互连层键合包括：在键合接口处的电介质与电介质键合和金属与金属键合。
11.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成包括多个外围器件和第一互连层的外围电路；
在所述第一衬底中形成多个浅沟槽隔离(STI)结构，其中，所述多个STI结构中的每个STI结构形成在所述多个外围器件中的相邻外围器件之间；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
将所述第一互连层和所述第二互连层键合，使得所述多个外围器件中的至少一个外围器件电耦合到所述多个存储单元中的至少一个存储单元；
通过所述第一衬底的第二侧使所述第一衬底变薄，其中，所述第二侧是与所述第一侧相对的；
形成穿过所述第一衬底并且暴露所述多个STI结构中的STI结构的一部分的多个隔离沟槽，其中，所述多个隔离沟槽被形成为穿过所述第一衬底的所述第二侧；
将隔离材料布置在所述多个隔离沟槽中；以及
执行平坦化工艺以移除所述隔离材料的被布置在所述第一衬底的所述第二侧上的部分。
12.根据权利要求11所述的方法，其中，所述键合包括直接键合。
13.根据权利要求11所述的方法，还包括：将电介质层布置在所述第一衬底的所述第二侧上，其中，所述多个隔离沟槽延伸穿过所述电介质层。
14.根据权利要求11所述的方法，还包括：在布置所述隔离材料之前，将衬垫层布置在所述隔离沟槽中。
15.根据权利要求11所述的方法，其中，布置所述隔离材料包括：布置氧化硅材料。
16.一种三维存储器件，包括：
外围电路晶圆，包括：
第一衬底；
在所述第一衬底的第一侧处形成的多个外围器件以及第一互连层；
在所述第一衬底中的多个浅沟槽隔离(STI)结构，其中，至少一个STI结构形成在所述多个外围器件中的相邻外围器件之间；以及
在所述第一衬底的与所述第一侧相对的第二侧上形成的多个深隔离结构，其中，所述多个深隔离结构中的至少一个深隔离结构与所述至少一个STI结构物理接触；以及
存储阵列晶圆，包括：
多个存储单元，其中，所述多个外围器件中的至少一个外围器件电耦合到所述多个存储单元中的至少一个存储单元；以及
与所述第一互连层物理接触的第二互连层。
17.根据权利要求16所述的三维存储器件，其中，所述至少一个深隔离结构包括衬垫层和隔离材料，其中，所述衬垫层位于所述隔离材料和所述第一衬底之间。
18.根据权利要求16所述的三维存储器件，其中，所述物理接触包括在所述第一互连层和所述第二互连层之间形成的化学键合。
19.根据权利要求16所述的三维存储器件，其中，所述至少一个深隔离结构包括氧化硅。
20.根据权利要求16所述的三维存储器件，其中，所述至少一个深隔离结构的宽度是大约0.2μm。
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