CN110444544A - 三维存储器及其形成方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。所述三维存储器的形成方法包括如下步骤：提供一衬底，所述衬底上具有堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外围的阶梯区域；形成若干分区阶梯结构区于所述阶梯区域；形成沿第一方向排列的多个子分区于所述分区阶梯结构区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同。本发明简化了三维存储器的制造工艺、降低三维存储器的制造成本，同时实现了三维存储器性能的提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
但是，在现有的三维存储器中，台阶区域不仅制造流程复杂、制造成本高昂，而且台阶区域侧墙形变问题较为严重，从而制约了三维存储器性能的提高，甚至是导致三维存储器的报废。
因此，如何简化三维存储器的制造工艺、改善三维存储器的性能，是目前亟待解决的技术问题。
发明内容
本发明提供一种是三维存储器及其制造方法，用于解决现有的三维存储器的制造成本较高、性能较差的问题。
为了解决上述问题，本发明提供了一种三维存储器的形成方法，包括如下步骤：
提供一衬底，所述衬底上具有堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外围的阶梯区域；
形成若干分区阶梯结构区于所述阶梯区域；
形成沿第一方向排列的多个子分区于所述分区阶梯结构区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构包括沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域指向所述阶梯区域的方向平行，所述第一方向与所述衬底平行且垂直于所述第二方向。
优选的，形成若干分区阶梯结构区于所述阶梯区域的具体步骤包括：
沿所述第一方向刻蚀所述阶梯区域，形成沿所述第一方向呈阶梯状排列的多个初始子结构；
沿第二方向刻蚀所述阶梯区域，于每一所述初始子结构中形成沿所述第二方向排列的多级阶梯。
优选的，在沿所述阶梯区域指向所述核心区域的方向上，所述初始子结构中的多级阶梯的高度依次增大。
优选的，多个所述初始子结构中包括：
一第一初始子结构，位于所述分区阶梯结构区的中央；
两个第二初始子结构，在沿所述第一方向上，两个所述第二初始子结构对称分布于所述第一初始子结构的相对两侧。
优选的，形成多个子分区于所述分区阶梯结构区的具体步骤包括：
沿垂直于所述衬底的方向刻蚀一所述分区阶梯结构区中的部分区域，形成多个子分区，在沿垂直于所述衬底的方向上，任两个所述子分区中的阶梯高度均不同。
优选的，沿垂直于所述衬底的方向刻蚀一所述分区阶梯结构区中的部分区域的具体步骤包括：
以所述第一初始子结构中沿所述第二方向延伸的中心线为分割线，沿所述第三方向刻蚀位于所述分割线一侧的所述分区阶梯结构区，形成两个子分区。
优选的，在沿所述第一方向上，所述第一初始子结构的宽度大于所述第二初始子结构。
优选的，在沿所述第一方向上，多个所述子分区的宽度互不相同。
为了解决上述问题，本发明还提供了一种三维存储器，包括：
衬底，所述衬底上具有堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外围的阶梯区域；
位于所述阶梯区域的若干分区阶梯结构区；
位于所述分区阶梯结构区、且沿第一方向排列的多个子分区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域指向所述阶梯区域的方向平行，所述第一方向与所述衬底平行且垂直于所述第二方向。
优选的，多个所述子分区中子结构的数量互不相同。
优选的，多个所述子分区中子结构的数量均相同。
优选的，在沿所述阶梯区域指向所述核心区域的方向上，所述子结构中的多级阶梯在沿垂直于所述衬底的方向上的高度依次增大。
优选的，在沿所述第一方向上，多个所述子分区的宽度相同。
优选的，在沿所述第一方向上，多个所述子分区的宽度互不相同。
优选的，在每一所述子分区中，多个所述子结构沿所述第一方向的宽度相同。
优选的，在沿自所述分区阶梯结构区的边缘指向所述分区阶梯结构区的中心的方向上，每一所述子分区中的多个子结构的高度依次增大。
本发明提供的三维存储器及其形成方法，通过在一个分区阶梯结构区中形成沿垂直于衬底的方向具有不同高度的多个子分区，从而可以引出堆叠层中具有不同深度的栅层，一方面，提高了阶梯区域的利用率；另一方面，当形成具有相同数量的总的阶梯级数时，本发明能够减少掩模版的数量以及刻蚀的次数，从而简化三维存储器的制造工艺、降低三维存储器的制造成本；另外，较少的刻蚀次数能够改善阶梯区域侧墙的形变，进而实现三维存储器性能的提高。
附图说明
附图1是本发明具体实施方式中三维存储器的制造方法流程图；
附图2A-2D是本发明具体实施方式在制造三维存储器的过程中主要的工艺截面示意图；
附图3是本发明具体实施方式中三维存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。
三维存储器通常包括衬底以及位于所述衬底上的堆叠层，所述堆叠层包括核心区域以及围绕所述核心区域设置的阶梯区域。所述核心区域用于信息的存储；所述阶梯区域位于所述堆叠层的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。
传统的阶梯区域为单向阶梯结构。但是，随着三维存储器中堆叠层的层数不断增加，单向阶梯结构会导致阶梯区域面积的增加以及制造成本的急剧升高。基于此，分区阶梯结构(Staircase Divide Scheme，SDS)应运而生。分区阶梯结构是通过在阶梯区域形成复合台阶结构，例如以所述阶梯区域指向核心区域的方向为X方向，与衬底表面平行且与X方向垂直的方向为Y方向，所述分区阶梯结构就在通过在阶梯区域沿Y方向形成多个分区，从而减少阶梯区域的面积。
但是当前的分区阶梯结构需要经过较多的工艺步骤才能形成，例如以堆叠层数为64层为例，由于工艺方法的限制，需要多张掩模板才能完成阶梯区域的形成工艺，其中包括多次修整/刻蚀(Trim-Etch)，从而导致制造成本的上升以及制造工艺复杂度的增加。另外，多次的修整/刻蚀还会导致台阶区域侧墙形变(sidewall shift)进一步的恶化，使得三维存储器性能降低。
为了简化具有分区阶梯结构的三维存储器的制造工艺，改善三维存储器的性能，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中三维存储器的制造方法流程图，附图2A-2D是本发明具体实施方式在制造三维存储器的过程中主要的工艺截面示意图。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2A-图2D所示，本具体实施方式提供的三维存储器，包括如下步骤：
步骤S11，提供一衬底20，所述衬底20上具有堆叠层21，所述堆叠层21包括核心区域A以及位于所述核心区域A外围的阶梯区域B，如图2A所示。
具体来说，所述衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。在本具体实施方式中，所述衬底20优选为硅衬底，用于支撑在其上的器件结构。所述堆叠层21包括沿垂直于所述衬底20的方向(即图2A中的Z轴方向)交替堆叠的层间绝缘层和牺牲层。所述堆叠层21的堆叠层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、128层或者其他层数。一般来说，堆叠层数越多，三维存储器的集成度越高。所述层间绝缘层的材料可以是但不限于氧化物材料，所述牺牲层的材料可以是但不限于氮化物材料。
步骤S12，形成若干分区阶梯结构区于所述阶梯区域B，如图2C所示。
优选的，形成若干分区阶梯结构区于所述阶梯区域B的具体步骤包括：
沿第一方向刻蚀所述阶梯区域B，形成沿所述第一方向呈阶梯状排列的多个初始子结构，所述第一方向与所述衬底20平行，如图2B所示；
沿第二方向刻蚀所述阶梯区域B，于每一所述初始子结构中形成沿所述第二方向排列的多级阶梯24，所述第二方向与所述核心区域A指向所述阶梯区域B的方向平行，且所述第二方向垂直于所述第一方向，如图2C所示。
优选的，在沿所述阶梯区域B指向所述核心区域A的方向上，所述初始子结构中的多级阶梯24在沿垂直于所述衬底20的方向上的高度依次增大。
优选的，多个所述初始子结构中包括：
一第一初始子结构231，位于所述分区阶梯结构区的中央；
两个第二初始子结构232，在沿所述第一方向上，两个所述第二初始子结构232对称分布于所述第一初始子结构231的相对两侧。
具体来说，在形成所述分区阶梯结构区之前，还需要采用光刻工艺对所述阶梯区域B靠近所述核心区域A的部分进行刻蚀，形成顶部选择栅(Top Selected Gate，TSG)区22。
本领域技术人员可以根据实际需要设置所述分区阶梯结构区中初始子结构的数量，本具体实施方式对此不作限定，以下以所述分区阶梯结构区包括四个初始子结构为例进行说明。在图2B中，所述第一方向为X轴方向，所述第二方向为Y轴方向，垂直于所述衬底20的方向为Z轴方向。通过对所述阶梯区域B进行刻蚀，可以形成沿Y轴方向依次排布的多个分区阶梯结构区(图2B中仅示出了一个分区阶梯结构区)，且相邻分区阶梯结构区之间隔开预定距离，所述区阶梯结构区的形状例如可以为长条型。每个所述分区阶梯结构区包括均为长条形四个初始子结构，即第一初始子结构231、第二初始子结构232、第三初始子结构233和第四初始子结构234。本具体实施方式中的分区阶梯结构区中的初始子结构为朝向中央的阶梯结构，即所述第一初始子结构231位于所述分区阶梯结构区的中央，在所述第一初始子结构231沿Y轴方向的相对两侧均分布有所述第二初始子结构232、所述第三初始子结构233和所述第四初始子结构234。在所述第一初始子结构231的一侧，所述第四初始子结构234、所述第三初始子结构233、所述第二初始子结构232、所述第一初始子结构231沿Y轴正方向呈高度逐渐升高的阶梯状排布；在所述第一初始子结构231的另一侧，所述第四初始子结构234、所述第三初始子结构233、所述第二初始子结构232、所述第一初始子结构231沿Y轴负方向呈高度逐渐升高的阶梯状排布。所述分区阶梯结构区中各个初始子结构沿Y轴方向的宽度以及相邻初始子结构之间沿Z轴方向的阶梯高度可以相同、也可以不同，本领域技术人员可以根据实际需要进行选择，本具体实施方式对此不作限定。
在沿第二方向刻蚀所述阶梯区域B，于每一初始子结构中形成沿所述第二方向排列的多级阶梯时，可以采用修整/刻蚀工艺。具体来说，首先，于所述分区阶梯结构区覆盖光刻胶；然后，对所述分区阶梯结构区中的多个初始子结构同步进行第一次刻蚀，于每一初始子结构中形成第一级阶梯；之后，通过氧气灼烧等方式使得所述光刻胶沿X轴正方向(即所述阶梯区域B指向所述核心区域A的方向)缩减一个阶梯宽度；接着，对所述分区阶梯结构区中的多个初始子结构同步进行第二次刻蚀，于每一初始子结构中形成第二级阶梯；之后，通过氧气灼烧等方式使得所述光刻胶沿X轴正方向(即所述阶梯区域B指向所述核心区域A的方向)再缩减一个阶梯宽度之后，对所述分区阶梯结构区中的多个初始子结构同步进行第三次刻蚀，于每一初始子结构中形成第三级阶梯。通过多次重复上述光刻胶缩减、刻蚀步骤，于每个初始子结构中形成沿X轴方向排布的多级阶梯，且较靠近所述衬底20的下层阶梯沿X轴负方向突出于与其相邻的上层阶梯。
步骤S13，形成沿第一方向排列的多个子分区于所述分区阶梯结构区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构包括沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域指向所述阶梯区域的方向平行，所述第一方向与所述衬底平行且垂直于所述第二方向，如图2D所示。
优选的，形成多个子分区于所述分区阶梯结构区的具体步骤包括：
沿垂直于所述衬底20的方向刻蚀一所述分区阶梯结构区中的部分区域，形成多个子分区，在沿垂直于所述衬底20的方向上，任两个所述子分区的阶梯高度均不同。
具体来说，通过采用切刻蚀(Chop Etch)工艺，即沿Z轴方向刻蚀预定层数的一个所述分区阶梯结构区中的部分区域，刻蚀高度H可以根据实际需要进行选择，使得在所述分区阶梯结构区中形成高度不同的子分区。任两个子分区的阶梯高度均不同是指，多个所述子分区中相同级数的阶梯沿Z轴方向上的高度互不相同。所述分区阶梯结构区中不存在沿Z轴方向上的高度相同的两级阶梯，即所述分区阶梯结构区中所有阶梯沿Z轴方向上的高度均不同，任意两个所述子分区中不存在高度相同的两级阶梯，以便于后续与金属接触线连接。
通过在一个所述分区阶梯结构区中形成沿Z轴方向高度互不相同的多个子分区，例如图2D中示出了两个高度互不相同的子分区，即第一子分区D1和第二子分区D2，且第一子分区D1和第二子分区D2均包括四个子结构。所述第二子分区D2中包括沿Y轴方向呈阶梯状排列的第四子结构334、第三子结构333、第二子结构332和第一子结构331，且在沿垂直于所述衬底20的方向上，第四子结构334、第三子结构333、第二子结构332和第一子结构331的高度沿Y轴正方向依次增大。相应的，所述第一子分区D1中也包括沿Y轴方向呈阶梯状排列的四个子结构，且所述第一子分区D1中四个子结构的高度均与所述第二子分区D2中四个子结构的高度不同，即所述第一子分区D1与所述第二子分区D2中任意两级阶梯的高度均不同。
通过采用上述结构，使得在一个所述分区阶梯结构区中能够引出的栅极层的数目成倍的增加(例如形成两个所述子分区，所述分区阶梯结构区中能够引出的栅极层的数目增加一倍)，提高了所述阶梯区域的利用率。而且，在本具体实施方式中，仅进行了一次修整/刻蚀步骤，简化了三维存储器的制造步骤，节省了制造成本。而且，较少次数的修整/刻蚀步骤，可以缓解相邻阶梯之间侧墙的形变，从而实现对三维存储器性能的改进。
优选的，沿垂直于所述衬底的方向刻蚀一所述分区阶梯结构区中的部分区域的具体步骤包括：
以所述第一初始子结构231中沿所述第二方向延伸的中心线为分割线，沿垂直于所述衬底的方向刻蚀位于所述分割线一侧的所述分区阶梯结构区，形成两个子分区。
具体来说，在沿所述第一方向(即Y轴方向)上，所述第一初始子结构231的宽度可以大于所述第二初始子结构232、也可以小于或者等于所述第二初始子结构232。通过以所述第一初始子结构231中沿X轴方向延伸的中心线为分割线，对所述分区阶梯结构区中的一半进行切刻蚀，可以形成如图2D所示的第一子分区D1和第二子分区D2，且所述第一子分区D1和第二子分区D2沿Y轴方向的宽度相同、但是沿Z轴方向的高度不同。
具体来说，若所述三维存储器中堆叠层的层数为c，将每个所述分区阶梯结构区分为b个初始子结构，在沿第二方向刻蚀所述阶梯区域B形成沿第二方向排布的多级阶梯时，修整/刻蚀的次数为T(a-1)E(a)，所述分区阶梯结构区中子分区的数目为d，则存在如下对应关系c＝a×b×d，其中T(a-1)表示修整/刻蚀过程中光刻胶缩减的次数、E(a)表示修整/刻蚀过程中刻蚀的次数。举例来说，当c＝64、d＝2、b＝4时，修整/刻蚀过程中光刻胶缩减的次数为8、刻蚀的次数为9。
优选的，在沿所述第一方向上，多个所述子分区的宽度互不相同。
在其他具体实施方式中，本领域技术人员可以控制所述第一子分区D1与所述第二子分区D2沿Y轴方向的宽度不同。
不仅如此，本具体实施方式还提供了一种三维存储器，附图3是本发明具体实施方式中三维存储器的结构示意图，本具体实施方式所述的三维存储器可以采用如图1、图2A-图2D所示的方法形成。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2A-图2D和图3所示，本具体实施方式提供的三维存储器包括：
衬底20，所述衬底20上具有堆叠层21，所述堆叠层21包括核心区域A以及位于所述核心区域A外围的阶梯区域B；
位于所述阶梯区域B的若干分区阶梯结构区；
位于所述分区阶梯结构区、且沿第一方向排列的多个子分区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域A指向所述阶梯区域B的方向平行，所述第一方向与所述衬底20平行且垂直于所述第二方向。
相邻子分区之间相同级数的阶梯之间的高度差H的具体数值，本领域技术人员可以根据实际需要设置，例如H大于相邻分区之间的高度差。本具体实施方式对此不作限定。举例来说，如图3所示，所述分区阶梯结构区包括第一子分区D1和第二子分区D2，且所述第一子分区D1的高度高于所述第二子分区D2的高度，即所述第一子分区D1中任一阶梯沿Z轴方向(即垂直于所述衬底20的方向)的高度大于所述第二子分区D2中任一阶梯沿Z轴方向的高度。例如：所述第二子分区D2中包括沿Y轴方向呈阶梯状排列的第四子结构334、第三子结构333、第二子结构332和第一子结构331，且在沿垂直于所述衬底20的方向上，第四子结构334、第三子结构333、第二子结构332和第一子结构331的高度沿Y轴正方向依次增大。相应的，所述第一子分区D1中也包括沿Y轴方向呈阶梯状排列的四个子结构，且所述第一子分区D1中四个子结构的高度均与所述第二子分区D2中四个子结构的高度不同，即所述第一子分区D1与所述第二子分区D2中任意两级阶梯的高度均不同。
优选的，多个所述子分区中子结构的数量互不相同。
优选的，多个所述子分区中子结构的数量均相同。
优选的，在沿所述阶梯区域B指向所述核心区域A的方向上，所述子结构中的多级阶梯在沿垂直于所述衬底20的方向上的高度依次增大。
举例来说，所述第一方向为Y轴方向、所述第二方向为X轴方向。所述第二子分区D2中包括沿Y轴正方向呈阶梯状排布的第四子结构334、第三子结构333、第二子结构332和第一子结构331，所述第一子分区D1与所述第二子分区D2关于X轴对称分布。每一所述子结构中包括沿X轴方向排布的多级阶梯。同一子结构中相邻的两级阶梯中，较靠近所述衬底20的一个阶梯沿X轴负方向突出于另一阶梯。
优选的，在沿所述第一方向上，多个所述子分区的宽度相同。
优选的，在沿所述第一方向上，多个所述子分区的宽度互不相同。
优选的，在每一所述子分区中，多个所述子结构沿所述第一方向的宽度相同。
优选的，在沿自所述分区阶梯结构区的边缘指向所述分区阶梯结构区的中心的方向上，每一所述子分区中的多个子结构的高度依次增大。
本具体实施方式提供的三维存储器及其形成方法，通过在一个分区阶梯结构区中形成沿垂直于衬底的方向具有不同高度的多个子分区，从而可以引出堆叠层中具有不同深度的栅层，一方面，提高了阶梯区域的利用率；另一方面，当形成具有相同数量的总的阶梯级数时，本发明能够减少掩模版的数量以及刻蚀的次数，从而简化三维存储器的制造工艺、降低三维存储器的制造成本；另外，较少的刻蚀次数能够改善阶梯区域侧墙的形变，进而实现三维存储器性能的提高。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (16)
1.一种三维存储器的形成方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底上具有堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外围的阶梯区域；
形成若干分区阶梯结构区于所述阶梯区域；
形成沿第一方向排列的多个子分区于所述分区阶梯结构区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构包括沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域指向所述阶梯区域的方向平行，所述第一方向与所述衬底平行且垂直于所述第二方向。
2.根据权利要求1所述的三维存储器的形成方法，其特征在于，形成若干分区阶梯结构区于所述阶梯区域的具体步骤包括：
沿所述第一方向刻蚀所述阶梯区域，形成沿所述第一方向呈阶梯状排列的多个初始子结构；
沿第二方向刻蚀所述阶梯区域，于每一所述初始子结构中形成沿所述第二方向排列的多级阶梯。
3.根据权利要求2所述的三维存储器的形成方法，其特征在于，在沿所述阶梯区域指向所述核心区域的方向上，所述初始子结构中的多级阶梯的高度依次增大。
4.根据权利要求2所述的三维存储器的形成方法，其特征在于，多个所述初始子结构中包括：
一第一初始子结构，位于所述分区阶梯结构区的中央；
两个第二初始子结构，在沿所述第一方向上，两个所述第二初始子结构对称分布于所述第一初始子结构的相对两侧。
5.根据权利要求4所述的三维存储器的形成方法，其特征在于，形成沿第一方向排列的多个子分区于所述分区阶梯结构区的具体步骤包括：
沿垂直于所述衬底的方向刻蚀一所述分区阶梯结构区中的部分区域，形成多个子分区，在沿垂直于所述衬底的方向上，任两个所述子分区中的阶梯高度均不同。
6.根据权利要求5所述的三维存储器的形成方法，其特征在于，沿垂直于所述衬底的方向刻蚀一所述分区阶梯结构区中的部分区域的具体步骤包括：以所述第一初始子结构中沿所述第二方向延伸的中心线为分割线，沿垂直于所述衬底的方向刻蚀位于所述分割线一侧的所述分区阶梯结构区，形成两个子分区。
7.根据权利要求6所述的三维存储器的形成方法，其特征在于，在沿所述第一方向上，所述第一初始子结构的宽度大于所述第二初始子结构。
8.根据权利要求1所述的三维存储器的形成方法，其特征在于，在沿所述第一方向上，多个所述子分区的宽度互不相同。
9.一种三维存储器，其特征在于，包括：
衬底，所述衬底上具有堆叠层，所述堆叠层包括核心区域以及位于所述核心区域外围的阶梯区域；
位于所述阶梯区域的若干分区阶梯结构区；
位于所述分区阶梯结构区、且沿第一方向排列的多个子分区，每一所述子分区包括沿所述第一方向呈阶梯状排列的多个子结构，且每一所述子结构沿第二方向排列的多级阶梯，任两个所述子分区中的阶梯高度均不同，所述第二方向与所述核心区域指向所述阶梯区域的方向平行，所述第一方向与所述衬底平行且垂直于所述第二方向。
10.根据权利要求9所述的三维存储器，其特征在于，多个所述子分区中子结构的数量互不相同。
11.根据权利要求9所述的三维存储器，其特征在于，多个所述子分区中子结构的数量均相同。
12.根据权利要求9所述的三维存储器，其特征在于，在沿所述阶梯区域指向所述核心区域的方向上，所述子结构中的多级阶梯在沿垂直于所述衬底的方向上的高度依次增大。
13.根据权利要求9所述的三维存储器，其特征在于，在沿所述第一方向上，多个所述子分区的宽度相同。
14.根据权利要求9所述的三维存储器，其特征在于，在沿所述第一方向上，多个所述子分区的宽度互不相同。
15.根据权利要求9所述的三维存储器，其特征在于，在每一所述子分区中，多个所述子结构沿所述第一方向的宽度相同。
16.根据权利要求9所述的三维存储器，其特征在于，在沿自所述分区阶梯结构区的边缘指向所述分区阶梯结构区的中心的方向上，每一所述子分区中的多个子结构的高度依次增大。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111162083A (zh) * | 2020-01-02 | 2020-05-15 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及制备方法 |
| CN111696994A (zh) * | 2020-03-23 | 2020-09-22 | 长江存储科技有限责任公司 | 3d nand存储器件及3d nand存储器件的制造方法 |
| CN112259538A (zh) * | 2020-10-22 | 2021-01-22 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| WO2021168637A1 (en) * | 2020-02-25 | 2021-09-02 | Yangtze Memory Technologies Co., Ltd. | 3d nand memory device and method of forming the same |
| WO2024066451A1 (zh) * | 2022-09-30 | 2024-04-04 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| WO2024139645A1 (zh) * | 2022-12-26 | 2024-07-04 | 华为技术有限公司 | 存储阵列及制备方法、存储器及电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160276268A1 (en) * | 2015-02-05 | 2016-09-22 | Sandisk Technologies Llc | Multilevel interconnect structure and methods of manufacturing the same |
| US20160372322A1 (en) * | 2014-02-13 | 2016-12-22 | Samsung Electronics Co., Ltd. | Methods of forming staircase-shaped connection structures of three-dimensional semiconductor devices |
| CN109671714A (zh) * | 2018-11-30 | 2019-04-23 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
-
2019
- 2019-09-06 CN CN201910842809.1A patent/CN110444544B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160372322A1 (en) * | 2014-02-13 | 2016-12-22 | Samsung Electronics Co., Ltd. | Methods of forming staircase-shaped connection structures of three-dimensional semiconductor devices |
| US20160276268A1 (en) * | 2015-02-05 | 2016-09-22 | Sandisk Technologies Llc | Multilevel interconnect structure and methods of manufacturing the same |
| CN109671714A (zh) * | 2018-11-30 | 2019-04-23 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111162083A (zh) * | 2020-01-02 | 2020-05-15 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及制备方法 |
| CN111162083B (zh) * | 2020-01-02 | 2022-12-02 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及制备方法 |
| WO2021168637A1 (en) * | 2020-02-25 | 2021-09-02 | Yangtze Memory Technologies Co., Ltd. | 3d nand memory device and method of forming the same |
| CN111696994A (zh) * | 2020-03-23 | 2020-09-22 | 长江存储科技有限责任公司 | 3d nand存储器件及3d nand存储器件的制造方法 |
| CN111696993A (zh) * | 2020-03-23 | 2020-09-22 | 长江存储科技有限责任公司 | 台阶结构的制作方法、3d nand存储器件的制造方法及3d nand存储器件 |
| CN111696993B (zh) * | 2020-03-23 | 2021-05-07 | 长江存储科技有限责任公司 | 台阶结构的制作方法、3d nand存储器件的制造方法及3d nand存储器件 |
| CN113782536A (zh) * | 2020-03-23 | 2021-12-10 | 长江存储科技有限责任公司 | 3d nand存储器件及3d nand存储器件的制造方法 |
| CN113782536B (zh) * | 2020-03-23 | 2023-12-08 | 长江存储科技有限责任公司 | 3d nand存储器件及3d nand存储器件的制造方法 |
| CN112259538A (zh) * | 2020-10-22 | 2021-01-22 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| WO2024066451A1 (zh) * | 2022-09-30 | 2024-04-04 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| WO2024139645A1 (zh) * | 2022-12-26 | 2024-07-04 | 华为技术有限公司 | 存储阵列及制备方法、存储器及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
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