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CN110413446B - 数据存储设备及其操作方法 - Google Patents

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CN110413446B CN201811445869.1A CN201811445869A CN110413446B CN 110413446 B CN110413446 B CN 110413446B CN 201811445869 A CN201811445869 A CN 201811445869A CN 110413446 B CN110413446 B CN 110413446B
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Abstract

本发明提供一种数据存储设备。该数据存储设备包括：非易失性存储器装置，包括多个存储块，在存储块中布置有与一个或多个页面联接的多条字线；数据缓冲器，被配置为缓冲待存储在非易失性存储器装置的一个或多个页面中的数据；以及处理器，被配置为在发生突然断电(SPO)时，检测在使用中的存储块中已经发生干扰的一个或多个第一页面，并且将在数据缓冲器中缓冲的数据之中的与已经发生干扰的一个或多个第一页面相对应的数据存储在非易失性存储器装置的备份存储块中。

Description

数据存储设备及其操作方法
相关申请的交叉引用
本申请要求于2018年4月27日提交的申请号为10-2018-0049249的韩国申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各种实施例可以总体涉及一种半导体设备。更特别地，实施例涉及一种数据存储设备及其操作方法。
背景技术
近来，计算机环境范例已经转变成使计算机系统随时随地使用的普适计算系统。因此，诸如移动电话、数码相机以及膝上型计算机的便携式电子设备的使用已经迅速增加。通常，便携式电子设备使用采用存储器装置的数据存储设备。数据存储设备可以用于存储在便携式电子设备中使用的数据。
由于使用存储器装置的这种数据存储设备不具有机械驱动单元，因此它们提供优良的稳定性、耐用性、高信息访问速度以及低功耗。这种数据存储设备可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪存(UFS)装置、固态硬盘(SSD)等。
发明内容
实施例提供一种能够有效执行数据备份的数据存储设备及其操作方法。
在本公开的实施例中，数据存储设备可以包括：非易失性存储器装置，包括多个存储块，在多个存储块中布置有与一个或多个页面联接的多条字线；数据缓冲器，被配置成缓冲待存储在非易失性存储器装置的一个或多个页面中的数据；以及处理器，被配置为在发生突然断电(SPO)时，检测在使用中的存储块中已经发生干扰的一个或多个第一页面，并且将在数据缓冲器中缓冲的数据之中的与已经发生干扰的一个或多个第一页面相对应的数据存储在非易失性存储器装置的备份存储块中。
在本公开的实施例中，提供一种数据存储设备的操作方法，该方法可以包括：检测数据存储设备突然断电(SPO)的发生；检测在使用中的存储块内已经发生干扰的一个或多个第一页面；以及将在数据缓冲器中缓冲的数据之中的与一个或多个第一页面相对应的数据存储在非易失性存储器装置的备份存储块中。
在本公开的实施例中，一种存储器系统可以包括：存储块，包括沿第一方向布置的页面平面，每个页面平面联接至字线，每个页面平面具有沿第二方向布置的页面，每个页面具有沿第三方向布置的四层单元(QLC)；以及控制器，被配置成当在对存储块的一个或多个编程操作期间发生突然断电(SPO)时，将待编程的缓冲数据备份到存储块的中断页面和干扰页面之间的一个或多个。中断页面是由于所述SPO导致中断编程操作的页面，干扰页面是与中断页面的页面平面相邻布置、在中断的编程操作之前完成编程操作的平面页面内的页面。
根据实施例，在SPO情况下，在缓冲在数据缓冲器中的数据之中的仅与发生干扰的页面相对应的部分数据可以存储在非易失性存储器装置，并且因此待备份的数据的大小可以减小。
由于待备份的数据的大小减小，所以数据备份可以稳定地完成，同时通过电力损失保护(PLP)电路保持最小操作电力，并且因此用于提供最小操作电力的电容器的数量可以减少，并且装置的制造成本可以降低。
这些和其它特征、方面以及实施例在下文标题为“具体实施方式”的部分进行描述。
附图说明
从以下结合附图的详细描述，将更清楚地理解本公开的主题的以上和其它方面、特征和优点，在附图中：
图1是示出根据本公开的实施例的数据存储设备的配置示例的框图；
图2是示出图1的非易失性存储器装置的配置示例的示图；
图3是示出图2的存储器单元阵列的配置示例的示图；
图4A和图4B是示出图2的存储块的实施示例的电路图；
图5A和图5B是示出根据本公开的实施例的具有三维(3D)垂直结构的存储器单元的编程操作的示例的示图；
图6A是示出根据本公开的实施例的对垂直布置的字线之中的联接至第一字线的页面执行写入操作的示例的概念图；
图6B是示出根据本公开的实施例的完成写入的第一字线的页面中的每一个的阈值电压分布的图；
图6C是示出根据图6A中的本公开的实施例的当对联接至第二字线的页面执行写入操作时在第一字线的页面中产生干扰的示例的概念图；
图6D是示出根据本公开的实施例的干扰第一字线的页面中的每一个的阈值电压分布的图；
图6E是示出根据本公开的实施例的完成写入的第二字线的页面中的每一个的阈值电压分布的曲线图；
图7A是示出根据本公开的实施例的写入操作的示例的示图；
图7B是示出根据本公开的实施例的根据图7A的页面的写入操作序列表的示图；
图8A至图12B是示出根据本公开的实施例的在突然断电(SPO)时，备份在数据缓冲器中临时存储的数据之中的部分数据的进程的概念图；
图13是描述根据本公开的实施例的操作数据存储设备的方法的流程图；
图14是示出根据本公开的实施例的包括固态硬盘(SSD)的数据处理系统的示例的示图；
图15是示出图14的控制器的示图；
图16是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示图；
图17是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示图；
图18是示出根据本公开的实施例的包括数据存储设备的网络系统的示图。
具体实施方式
将参照附图更详细地描述本发明的各种实施例。附图是各种实施例(和中间结构)的示意图。因此，将预期由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本发明的精神和范围的配置和形状的偏差。注意的是，对“实施例”的参考不一定意味着仅一个实施例，并且对“实施例”的不同参考不一定是相同的实施例。
应当理解的是，虽然本文可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
将理解的是，当元件被称为“联接”或“连接”到另一个元件时，它可以直接联接或连接到另一元件，或者在该元件和另一元件之间可以存在中间元件。相反，应该理解的是，当一元件被称为“直接联接”或“直接连接”到另一个元件时，不存在中间元件。应以相同的方式解释说明元件之间的关系其它表达，例如“在......之间”，“直接在......之间”，“与......相邻”或“与...直接相邻”。
本文使用的术语仅用于描述特定实施例的目的，而不旨在限制性。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所述特征、数字、步骤、操作、元件、部件和/或其组合的存在，但不排除一个或多个其它特征、数字、步骤、操作、元件、部件和/或其组合的存在或添加。
除非另外定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。
本公开的技术精神可以以各种方式改变，并且可以被实施为具有各个方面的实施例。在下文中，将通过一些实施例描述本公开，使得本领域技术人员可以容易地实践本公开的实施例。
图1是示出根据实施例的数据存储设备10的配置示例的框图。图2是示出图1的非易失性存储器装置100的配置示例的示图。图3是示出图2的存储器单元阵列110的配置示例的示图。
参照图1，根据实施例的数据存储设备10可以存储待由诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)或车载信息娱乐系统等的主机设备(未示出)访问的数据。数据存储设备10可以指代存储器系统。
根据联接至主机设备(未示出)的接口协议，数据存储设备10可以被制造为各种类型的存储设备之中的任意一种。例如，数据存储设备10可以被配置成诸如下列各种类型的存储设备之中的任意一种：固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你-SD和微型-SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e或PCIe)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储设备10可以被制造为各种类型的封装之中的任意一种。例如，数据存储设备10可以被制造为诸如下列各种类型的封装之中的任意一种：堆叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
数据存储设备10可以包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可以用作数据存储设备10的存储介质。作为示例而非限制，根据存储器单元，非易失性存储器装置100可以包括诸如下列的各种类型的非易失性存储器装置中的任意一种：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)层的磁随机存取存储器(MRAM)、使用硫属化物合金的相变随机存取存储器(PRAM)以及使用过渡金属化合物的电阻随机存取存储器(ReRAM)。
参照图2，非易失性存储器装置100可包括存储器单元阵列110、行解码器120、读取/写入电路130、列解码器140、页面缓冲器150、电压发生器160、控制逻辑170和输入/输出(I/O)电路180。
存储器单元阵列110可以包括布置在多条字线WL和多条位线BL彼此交叉的区域中的多个存储器单元(未示出)。
参照图3，存储器单元阵列110可以包括多个存储块BLK1至BLKi，并且多个存储块BLK1至BLKi中的每一个可以包括多个页面PG1至PGj。
作为示例而非限制，存储器单元阵列110中的存储器单元中的每一个可以是下列之中的至少一个：存储单个位数据(例如，1位数据)的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)以及存储4位数据的四层单元QLC。存储器单元阵列110可以包括SLC、MLC、TLC和QLC之中的至少一个或多个单元。例如，存储器单元阵列110可以包括具有二维(2D)水平结构的存储器单元或具有3D垂直结构的存储器单元。
返回参照图2，行解码器120可以通过字线WL联接至存储器单元阵列110。行解码器120可以根据控制逻辑170的控制而操作。行解码器120可以解码从控制逻辑170提供的行地址X-ADDR，并且基于解码结果来选择并驱动字线WL中的至少一个。行解码器120可以将从电压发生器160提供的操作电压Vop提供至所选择字线WL。
读取/写入电路130可以通过位线BL联接至存储器单元阵列110。读取/写入电路130可以包括与位线BL相对应的读取/写入电路(未示出)。读取/写入电路130可以根据控制逻辑170的控制而操作。读取/写入电路130可以包括：写入驱动器WD，被配置成将数据写入在存储器单元中；以及读出放大器SA，被配置成放大从存储器单元读出的数据。读取/写入电路130可以通过将电流脉冲或电压脉冲提供至在存储器单元阵列110的存储器单元之中的经行解码器120和列解码器140选择的存储器单元来对选择存储器单元执行写入操作和读取操作。
列解码器140可以根据控制逻辑170的控制而操作。列解码器140可以解码从控制逻辑170提供的列地址Y-ADDR。列解码器140可以根据解码结果来联接与位线BL相对应的读取/写入电路130的读取/写入电路和页面缓冲器150。
页面缓冲器150可以被配置成临时存储从控制器200的存储器接口250提供的并且待写入在存储器单元阵列110中的写入数据或者从存储器单元阵列读出的并且待传输至控制器200的存储器接口250的读取数据。页面缓冲器150可以根据控制逻辑170的控制而操作。
电压发生器160可基于从控制逻辑170提供的电压控制信号CTRL_vol来生成用于对存储器单元阵列110执行写入操作、读取操作和擦除操作的各种电压。电压发生器160可生成用于驱动多条字线WL和多条位线BL的驱动电压Vop。电压发生器160可以生成用于读取在存储器单元MC中存储的数据的至少一个或多个参考电压。
控制逻辑170可以基于从图1中所示的控制器200接收的命令CMD、地址ADDR和控制信号CTRL来输出用于将数据DATA写入在存储器单元阵列110中或者从存储器单元阵列110读出数据DATA的各种控制信号。从控制逻辑170输出的各种控制信号可以被提供至行解码器120、写入/读取电路130、列解码器140、页面缓冲器150和电压发生器160。因此，控制逻辑170可以控制在非易失性存储器装置100中执行的全部操作。
例如，控制逻辑170可以基于命令CMD和控制信号CTRL来生成操作控制信号CTRL_op，并且将生成的操作控制信号CTRL_op提供至写入/读取电路130。控制逻辑170可以将在地址ADDR中包括的行地址X_ADDR和列地址Y_ADDR提供至行解码器120和列解码器140。
I/O电路180可以被配置成接收从控制器200提供的命令CMD、地址ADDR和数据DATA，或者将从存储器单元阵列110读出的数据DATA提供至控制器200。I/O电路180可以将从控制器200接收的命令CMD和地址ADDR输出至控制逻辑170，并将数据DATA输出至页面缓冲器150。I/O电路180可以将从页面缓冲器150接收的数据DATA输出至控制器200。I/O电路180可以根据控制逻辑170的控制而操作。
返回参照图1，控制器200可以通过驱动加载到存储器230中的固件或软件来控制数据存储设备10的全部操作。控制器200可以解码并驱动代码类型指令或算法，例如固件或软件。控制器200可以硬件来实施，或者可以用硬件和软件的组合来实施。
控制器200可以包括主机接口210、处理器220、存储器230、电力损失保护(PLP)电路240和存储器接口250。PLP电路240可以包括辅助电力发生器245。
主机接口210可以根据主机设备的协议来执行主机设备和数据存储设备10之间的接口连接。例如，主机接口210可以通过下列协议之中的任意一种来与主机设备通信：USB协议、UFS协议、MMC协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、PCI协议和PCI-E协议。
处理器220可以由微控制单元(MCU)和中央处理单元(CPU)配置。处理器220可以处理从主机设备传输的请求。为了处理从主机设备传输的请求，处理器220可以驱动代码类型指令或算法，例如，加载到存储器230中的固件并控制其内部功能块，例如主机接口210、存储器230、PLP电路240、存储器接口250和非易失性存储器装置100。
处理器220可以基于从主机设备传输的请求生成用于控制非易失性存储器装置100的操作的控制信号，并且通过存储器接口250将所生成的控制信号提供至非易失性存储器装置100。
存储器230可以由诸如动态RAM(DRAM)或静态RAM(SRAM)的随机存取存储器配置。存储器230可以存储通过处理器220驱动的固件。存储器230可以存储驱动固件所需的数据(例如，元数据)。例如，存储器230可以用作处理器220的工作存储器。
存储器230可以被配置成包括数据缓冲器(DB)(未示出)，该数据缓冲器被配置成临时存储从主机设备传输到非易失性存储器装置100的数据或者从非易失性存储器装置100传输到主机设备的数据。例如，存储器230可以用作缓冲存储器。
当供应至数据存储设备10的电力(例如，由于突然断电(SPO))突然中断时，PLP电路240可以将辅助电力提供至数据存储设备10以稳定地终止在数据存储设备10中正在执行的操作。虽然作为示例并且为了便于描述，图1示出了PLP电路240包括被配置成生成辅助电力的辅助电力发生器245，但是本发明不限于此。例如，辅助电力发生器245可以不包括在PLP电路240中，并且可以设置在控制器200的内部或外部。
辅助电力发生器245可以由包括一个或多个电容器的电容器模块(未示出)配置，但是辅助电力发生器不限于此。
例如，当在根据来自主机设备的写入请求将数据存储在非易失性存储器装置100的存储器单元中的写入操作期间发生SPO时，PLP电路240可以使用辅助电力发生器245将最小运行电力(即，操作所需的最小功率)提供至数据存储设备10以执行备份操作，该备份操作将临时存储在存储器230的数据缓冲器DB中的数据存储在非易失性存储器装置100中。
随着非易失性存储器装置100的容量逐渐增加，存储在一个存储器单元中的数据的大小也可以逐渐增加。最近，将4位数据存储在一个存储器单元中的四层单元(QLC)方法的使用已经增加。
由于存储器单元阵列110的高度集成，可以减小信号线(例如位线和字线)之间的间隔。由于间隔的减小，可能在靠近正在执行写入操作的字线的另一字线(例如，完成数据的写入操作的字线)中产生干扰，因此可能会破坏在相对应的字线中存储的数据。
为了解决这些问题，当将数据存储到QLC阵列中时，可以执行将第一数据存储在多条字线之中的联接至第一字线的第一存储器单元中的第1-1写入操作，可以执行将第二数据存储在联接至靠近第一字线的下一字线(例如，第二字线)的第二存储器单元中的第2-1写入操作，以及可以再次执行将第一数据存储在第一字线的第一存储器单元的第1-2写入操作。通过第1-1写入操作存储的第一数据可以与通过第1-2写入操作存储的第一数据相同。
根据上述QLC存储方案，可以增加在存储器230的数据缓冲器DB中缓冲的数据量，并且当在SPO情况下，保持通过PLP电路240提供的最小运行电力时，可以不将存储在数据缓冲器DB中的所有数据备份到非易失性存储器装置100中。为了增加从PLP电路240提供的最小运行电力的保持时间，一种解决方案可以是增加辅助电力发生器245中包括的电容器的数量。然而，这种方法可能由于电容器数量的增加而导致成本增加。
因此，在实施例中，可以提供有效执行PLP操作的方法，而无需增加辅助电力发生器245中包括的电容器的数量。稍后将参照附图详细描述执行PLP操作的方法。
存储器接口250可以根据处理器220的控制来控制非易失性存储器装置100。存储器接口250可以指存储器控制器。存储器接口250可以将控制信号提供至非易失性存储器装置100。控制信号可以包括用于控制非易失性存储器装置100的命令CMD、地址ADDR、操作控制信号CTRL等。存储器接口250可以将数据DATA提供至非易失性存储器装置100或者从非易失性存储器装置100接收数据DATA。
图4A和图4B是示出图3中所示的多个存储块之中的存储块的示例的电路图。具体而言，图4A是示出包括以2D方式布置的存储器单元的存储器块BLKa的电路图，图4B是示出包括以3D方式布置的存储器单元的存储器块BLKb的电路图。如图3中所示，存储器单元阵列110可以包括多个存储块BLK1至BLKi，并且存储块BLK1至BLKi中的每一个可以用图4A或图4B所示的电路来实施，但不限于此。
参照图4A，存储块BLKa可以具有2D水平结构。图4A中所示的存储块BLKa可以对应于图3中所示的多个存储块BLK1至BLKi中的任意一个。存储块BLKa可以包括沿第一方向布置的多条位线BL1至BLm和沿第二方向布置的多条字线WL1至WLn。第一方向可以是X轴方向，第二方向可以是Y轴方向，但是不限于此。第一方向可以是Y轴方向，第二方向可以是X轴方向。
存储块BLKa可以包括联接至多条位线BL1至BLm的多个单元串CS。单元串CS中的每一个可以具有彼此相同的配置。为了便于描述和说明的目的，下面将描述一个单元串CS。
单元串CS可以包括多个存储器单元MC1至MCn以及联接在位线BL1和共源线CSL之间的选择晶体管DST和SST。例如，单元串CS可以包括联接至漏极选择线DSL的漏极选择晶体管DST、联接至多条字线WL1到WLn的多个存储器单元MC1到MCn以及联接至源极选择线SSL的源极选择晶体管SST。
如图4A中所示，联接至相同字线的多个存储器单元可以指页面PG单元。可以同时执行对与相同字线联接的多个存储器单元的写入操作和读取操作，但是不限于此。
参照图4B，存储块BLKb可以具有3D垂直结构。图4B的存储块BLKb可以对应于图3中所示的多个存储块BLK1至BLKi中的任意一个。
存储块BLKb可以包括布置成在第一方向上间隔开的多条位线BL1至BLm、联接至位线BL1至BLm并且布置成在第二向上间隔开的多个单元串CS11～CS1k至CSm1～CSmk、以及布置成在第三方向上间隔开的多条字线WL1至WLn。第一方向可以是X轴方向，第二方向可以是Y轴方向，第三方向可以是Z轴方向，但是不限于此。
当k个单元串联接至m条位线中的每一个时，m×k个单元串可以布置在存储器块BLKb中。此处，n、m和k是大于或等于1的整数。
多个单元串CS11～CS1k至CSm1～CSmk中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。每个单元串的源极选择晶体管SST可以联接在共源线CSL和存储器单元MC1之间。
在X轴方向上布置在相同线上的单元串的源极选择晶体管SST可以联接至相同的源极选择线。例如，联接至位线BL1至BLm的多个第一单元串CS11至CSm1的源极选择晶体管SST可以联接至第一源极选择线SSL1。类似地，联接至位线BL1至BLm的多个第二至第k单元串CS12～CSm2至CS1k～CSmk的源极选择晶体管SST可以联接至第二至第k源极选择线SSL2至SSLk。
在X轴方向布置在相同线上的单元串的漏极选择晶体管DST可以联接至相同的漏极选择线。例如，联接至位线BL1至BLm的第一单元串CS11至CSm1的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。类似地，联接至位线BL1至BLm的多个第二至第k单元串CS12～CSm2至CS1k_CSmk的漏极选择晶体管DST可以联接至第二至第k漏极选择线DSL2至DSLk。
多个单元串CS11～CS1k至CSm1～CSmk中的每一个的第一至第n存储器单元MC1至MCn可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。
多个单元串CS11～CS1k至CSm1～CSmk中的每一个的第一至第n存储器单元MC1至MCn可以联接至第一至第n字线。与在X轴方向上布置在相同线上的单元串联接并且与相同字线联接的存储器单元可以指页面单元。
例如，如图4B中所示，与在X轴方向上布置在相同线上的第一单元串CS11至CSm1以及第一字线WL1联接的第一存储器单元MC1可以指第1-1页面PG11。类似地，与在X轴方向上布置在相同线上的第二至第k单元串CS12～CSm2至CS1k～CSmk以及第一字线WL1联接的第一存储器单元MC1可以指第1-2页面PG12至第1-k页面PG1k。虽然在图4B所示的3D垂直结构中，多个页面联接至一个字线，但是这不限于此。
K页面可以联接至字线WL1至WLn中的每一个，并且n×k页面可以布置在存储块BLKb中。可以根据联接至位线BL1至BLm的单元串的数量来改变字线WL1至WLn中的每一个中的页面的数量。
在下文中，将描述对具有图4B中所示的3D垂直结构的存储块的写入操作的示例。
图5A是示出对具有3D垂直结构的存储块BLKo的写入操作的示例的示图。图5B是示出根据图5A的页面的写入操作序列表的示图。图5A中的存储块BLKo可以对应于图3中所示的多个存储块BLK1至BLKi中的任意一个。
图6A是示出对第一字线WL1的第1-1页面PG11和第1-2页面PG12执行写入操作的状态的概念图。图6B是示出写入完成的第一字线WL1的第1-1页面PG11和第1-2页面PG12(即，已完成写入操作的页面)的阈值电压分布的图。
图6C是示出在对第二字线WL2的第2-1页面PG21和第2-2页面PG22执行写入操作时，在第一字线WL1的第1-1页面PG11和第1-2页面PG12中产生干扰的状态的概念图。图6D是示出干扰第一字线WL1的第1-1页面PG11和第1-2页面PG12的阈值电压分布的图。图6E是示出写入完成的第二字线WL2的第2-1页面PG21和第2-2页面PG22的阈值电压分布的曲线图。为了便于描述和说明的目的，假设存储块BLKo包括四条字线WL1至WL4，并且两个页面PG11至PG42联接至字线WL1至WL4。然而，字线的数量和联接至字线的页面可以根据设计而改变。
参照图5A和图5B，对存储块BLKo的写入操作可以起始于第一字线WL1的第1-1页面PG11，并且可以终止于第四字线WL4的第4-2页面PG42，如实线箭头所示。例如，可以按以下顺序执行对存储块BLKo的写入操作：第一字线WL1的第1-1页面PG11、第一字线WL1的第1-2页面PG12、第二字线WL2的第2-1页面PG21、第二字线WL2的第2-2页面PG22、第三字线WL3的第3-1页面PG31、第三字线WL3的第3-2页面PG32、第四字线WL4的第4-1页面PG41和第四字线WL4的第4-2页面PG42。
当顺序地执行写入操作时，在第一字线WL1的第1-1页面PG11和第1-2页面PG12中存储的第1-1数据和第1-2数据、在第二字线WL2的第2-1页面PG21和第2-2页面PG22中存储的第2-1数据和第2-2数据和在第三字线WL3的第3-1页面PG31和第3-2页面PG32中存储的第3-1数据和第3-2数据可能受到对第二字线WL2、第三字线WL3和第四字线WL4的写入操作的干扰。
例如，当如图6A所示，完成将第1-1数据和第1-2数据存储在第一字线WL1的第1-1页面PG11和第1-2页面PG12中的第一写入操作时，可以形成如图6B所示的第一字线WL1的第1-1页面PG11和第1-2页面PG12的阈值电压分布。当如图6C所示，完成用于将第2-1数据和第2-2数据存储在第二字线WL2的第2-1页面PG21和第2-2页面PG22中的第一写入操作时，可以形成如图6E所示的第二字线WL21的第2-1页面PG21和第2-2页面PG22的阈值电压分布，但是第一字线WL1的第1-1页面PG11和第1-2页面PG12的阈值电压分布可以如图6D所示变形。例如，当对第二字线WL2的第2-1页面PG21和第2-2页面PG22执行第一写入操作时，可以干扰在靠近第二字线WL2的第一字线WL1的第1-1页面PG11和第1-2页面PG12中存储的第1-1数据和第1-2数据，从而阈值电压分布可能变形。因此，可能破坏在第一字线WL1的第1-1页面PG11和第1-2页面PG12中存储的第1-1数据和第1-2数据。
在本发明的实施例中，可以执行对联接至特定字线(例如，第一字线)的一个或多个页面上的第一写入操作，可以执行对联接至靠近特定字线的下一字线(例如，第二字线)的一个或多个页面的第一写入操作，然后可以执行对联接至第一字线的一个或多个页面的第二写入操作。下面参照图7A和图7B更详细地说明上述写入操作方法。在图7A中，虚线箭头可以指示第一写入操作，实线箭头可以指示第二写入操作。
参照图7A和图7B，对存储块BLKo的写入操作可以起始于第一字线WL1的第1-1页面PG11并且可以终止于第三字线WL3的第3-2页面PG32。
例如，可以按以下顺序执行对存储块BLko的写入操作：对第一字线WL1的第1-1页面PG11和第1-2页面PG12的第一写入操作、对第二字线WL2的第2-1页面PG21和第2-2页面PG22的第一写入操作、对第一字线WL1的第1-1页面PG11和第1-2页面PG12的第二写入操作、对第三字线WL3的第3-1页面PG31和第3-2页面PG32的第一写入操作、对第二字线WL2的第2-1页面PG21和第2-2页面PG22的第二写入操作、对第四字线WL4的第4-1页面PG41和第4-2页面PG42的第一写入操作，以及对第三字线WL3的第3-1页面PG31和第3-2页面P32的第二写入操作。因此，可以正常写入第一至第四字线WL1至WL4的第1-1页面PG11至第4-2页面PG42的第1-1数据至第4-2数据。
图8A至图12B是示出根据实施例的在SPO情况下将在数据缓冲器DB中临时存储的数据备份到非易失性存储器装置100的特定存储块BLKs的方法的概念图。图8A和图8B是示出在对第一字线WL1的第1-2页面PG12的第一写入操作期间发生SPO的示例的示图。图9A和图9B是示出在对第二字线WL2的第2-1页面PG21的第一写入操作期间发生SPO的示例的示图。图10A和图10B是示出在对第二字线WL2的第2-2页面PG22的第一写入操作期间发生SPO的示例的示图。图11A和图11B是示出在对第一字线WL1的第1-1页面PG11的第二写入操作期间发生SPO的示例的示图。图12A和图12B是示出在对第一字线WL1的第1-2页面PG12的第二写入操作期间发生SPO的示例的示图。为清楚起见，特定存储块BLKs在下文中也可被称为“备份存储块BLKs”。
当发生SPO时，控制器200的处理器220可以从使用中的存储块BLKo检测写入中断页面(即，已中断写入操作的页面)、写入完成页面和干扰页面(即，已经发生干扰的页面)。例如，处理器220可以基于在SPO情况下执行写入操作的页面的信息以及写入操作的信息来确定并检测使用中的存储块BLKo的写入中断页面、写入完成页面和干扰页面。
如图8A中所示，当在对第一字线WL1的第1-2页面PG12的第一写入操作期间发生SPO时，处理器220可以将第一字线WL1的第1-1页面PG11确定为写入完成页面并且将第1-2页面PG12确定为写入中断页面。如图8B中所示，基于确定结果，处理器220可以在通过驱动PLP电路240来提供最小运行电力的同时控制非易失性存储器装置100执行如下写入操作，该写入操作将在存储器230的数据缓冲器DB中临时存储的数据DATA11至DATA22之中的与第一字线WL1的第1-2页面PG12相对应的第1-2数据DATA12存储在非易失性存储器装置100中选择的备份存储块BLKs中。第1-2数据DATA12可以以SLC方式被写入在备份存储块BLKs中，但是不限于此。
如图9A中所示，当在对第二字线WL2的第2-1页面PG21的第一写入操作期间发生SPO时，处理器220可以将第一字线WL1的第1-1页面PG11确定为干扰页面，将第一字线WL1的第1-2页面PG12确定为写入完成页面，并且将第二字线WL2的第2-1页面PG21确定为写入中断页面。处理器220可以将相对于第二字线WL2的第2-1页面PG21在垂直方向(例如，Z轴方向)靠近第二字线WL2的第2-1页面PG21的字线之中的先前字线(例如，第一字线WL1)的第1-1页面PG11确定为干扰页面。
如图9B中所示，基于确定结果，处理器220可以在通过驱动PLP电路240来提供最小运行电力的同时控制非易失性存储器装置100执行如下写入操作，该写入操作将在存储器230的数据缓冲器DB中临时存储的数据DATA11至DATA22之中的与第一字线WL1的第1-1页面PG11相对应的第1-1数据DATA11和与第二字线WL2的第2-1页面PG21相对应的第2-1数据DATA21存储在备份存储块BLKs中。
如图10A中所示，当在对第二字线WL2的第2-2页面PG22的第一写入操作期间发生SPO时，处理器220可以将第一字线WL1的第1-1页面PG11和第1-2页面PG12确定为干扰页面，将第二字线WL2的第2-1页面PG21确定为写入完成页面，并将第二字线WL2的第2-2页面PG22确定为写入中断页面。
如图10B中所示，基于确定结果，处理器220可以在通过驱动PLP电路240来提供最小运行电力的同时控制非易失性存储器装置100执行如下写入操作，该写入操作将在存储器230的数据缓冲器DB中临时存储的数据DATA11至DATA22之中的与第一字线WL1的第1-1页面PG11和第1-2页面PG12相对应的第1-1数据DATA11和第1-2数据DATA12以及与第二字线WL2的第2-2页面PG22相对应的第2-2数据DATA22存储在备份存储块BLKs中。
如图11A中所示，当在对第一字线WL1的第1-1页面PG11的第二写入操作期间发生SPO时，处理器220可以分别将第一字线WL1的第1-1页面PG11和第1-2页面PG12确定为写入中断页面和干扰页面，并将第二字线WL2的第2-1页面PG21和第2-2页面PG22确定为写入完成页面。
如图11B中所示，基于确定结果，处理器220可以在通过驱动PLP电路240来提供最小运行电力的同时控制非易失性存储器装置100执行如下写入操作，该写入操作将在存储器230的数据缓冲器DB中临时存储的数据DATA11至DATA22之中的与第一字线WL1的第1-1页面PG11和第1-2页面PG12相对应的第1-1数据DATA11和第1-2数据DATA12存储在备份存储块BLKs中。
如图12A中所示，当在对第一字线WL1的第1-2页面PG12的第二写入操作期间发生SPO时，处理器220可以分别将第一字线WL1的第1-1页面PG11和第1-2页面PG12确定为写入完成页面和写入中断页面，并且将第二字线WL2的第2-1页面PG21和第2-2页面PG22确定为写入完成页面。
如图12B中所示，基于确定结果，处理器220可以在通过驱动PLP电路240来提供最小运行电力的同时控制非易失性存储器装置100执行如下写入操作，该写入操作将在存储器230的数据缓冲器DB中临时存储的数据DATA11至DATA22之中的与第一字线WL1的第1-2页面PG12相对应的第1-2数据DATA12存储在备份存储块BLKs中。
在实施例中，在SPO下，仅在数据缓冲器DB中临时存储的数据之中与写入中断页面和/或干扰页面相对应的部分数据可以被存储在非易失性存储器装置100中，因此可以减少待备份的数据。
因为待备份的数据的大小减小，所以可以在保持通过PLP电路240提供的最小运行电力的同时稳定地完成数据的备份。可以减少用于提供最小运行电力的电容器的数量，并且可以降低制造成本。
图13是描述根据实施例的操作数据存储设备10的方法的流程图。将参照图1和图12B描述根据实施例的数据存储设备10的操作方法。
在操作S1010中，控制器200的处理器220可以检测SPO的发生。由于SPO检测是相关技术中的已知技术，因此将省略其详细描述。
当数据存储设备10发生SPO时，可以通过控制处理器220来驱动控制器200的PLP电路240。PLP电路240可以使用辅助电力发生器245将最小运行电力提供至数据存储设备10中。可以根据最小运行电力的提供来稳定地停止数据存储设备10。
在操作S1020中，处理器220可以从使用中的存储块BLKo中检测干扰第一页面和写入中断第二页面。例如，处理器220可以通过下列来检测第一页面和第二页面：基于在SPO情况下正在执行写入操作的页面的信息以及写入操作(例如，第一写入操作和第二写入操作)的信息来确定使用中的存储块BLKo的写入中断页面、写入完成页面和干扰页面。
例如，处理器220可以确定在SPO情况下正在执行写入操作的页面，将检测到的页面确定为写入中断页面(例如，第二页面)，并且将相对于检测到的第二页面与在垂直方向(例如，Z轴方向)靠近检测到的第二页面的先前字线联接的全部或部分页面确定为干扰页面。例如，当检测到的页面不是相对应的字线的最后页面时，处理器220可以检测与先前字线联接的页面之中的从首先编程页面到与检测到的页面相对应的页面中的每个页面作为第一页面。当检测到的页面是相对应的字线的最后页面时，处理器220可以检测与先前字线联接的所有页面中的每一个作为第一页面。
在操作S1030中，处理器220可以将在存储器230的数据缓冲器DB中临时存储的数据之中的与第一页面相对应的数据和与第二页面相对应的数据存储在非易失性存储器装置100的备份存储块BLKs中。
图14是示出根据实施例的实施例的包括固态硬盘(SSD)的数据处理系统的示图。参照图14，数据处理系统2000可以包括主机设备2100和SSD 2200。
SSD 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可以控制SSD 2200的全部操作。
缓冲存储器装置2220可以将待存储的数据临时存储在非易失性存储器装置2231至223n中。缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读出的数据。临时存储在缓冲存储器装置2220中的数据可以根据控制器2210的控制被传输至主机设备2100或非易失性存储器装置2231到223n。
非易失性存储器装置2231至223n可以用作SSD 2200的存储介质。非易失性存储器装置2231至223n可以通过多个信道CH1至CHn联接至控制器2210。一个或多个非易失性存储器装置可以联接至一个信道。联接至一个信道的非易失性存储器装置可以联接至相同的信号总线和数据总线。
电源2240可以将通过电源连接器2260输入的电力PWR提供至SSD2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以供应电力使得SSD 2200在突然断电时正常终止。辅助电源2241可以包括能够充电PWR的大容量电容器。
控制器2210可以通过信号连接器2250与主机设备2100交换信号SGL。信号SGL可以包括命令、地址、数据等。根据主机设备2100和SSD 2200之间的接口连接方法，信号连接器2250可以由各种类型的连接器配置。
图15是示出图14的控制器2210的示图。参照图15，控制器2210可以包括主机接口2211、控制器2212、随机存取存储器(RAM)2213、错误校正码(ECC)部件2214和存储器接口2215。
主机接口2211可以根据主机设备2100的协议来执行主机设备2100和SSD 2200之间的接口连接。例如，主机接口2211可以通过下列中的任意一种与主机设备2100通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串行连接SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议和通用闪存(UFS)协议。主机接口2211可以执行主机设备2100将SSD 2200识别为通用数据存储设备例如硬盘驱动器HDD的磁盘仿真功能。
控制器2212可以分析并处理从主机设备2100输入的信号SGL。控制器2212可以根据用于驱动SDD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可以用作驱动固件或软件的工作存储器。
ECC部件2214可以生成用于待传输到非易失性存储器装置2231到223n的数据的奇偶校验数据。生成的奇偶校验数据可以与数据一起被存储在非易失性存储器装置2231至223n中。ECC部件2214可以基于奇偶校验数据检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误在可校正范围内时，ECC部件2214可以校正检测到的错误。
存储器接口2215可以根据控制器2212的控制将诸如命令和地址的控制信号提供至非易失性存储器装置2231至223n。存储器接口2215可以根据控制器2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可以将在缓冲存储器装置2220中存储的数据提供至非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供至缓冲存储器装置2220。
图16是示出根据实施例的包括数据存储设备的数据处理系统的示图。参照图16，数据处理系统3000可以包括主机设备3100和数据存储设备3200。
主机设备3100可以诸如印刷电路板(PCB)的板的形式配置。虽然图16中未示出，但是主机设备3100可以包括被配置成执行主机设备3100的功能的内部功能块。
主机设备3100可以包括连接端子3110，诸如插座、插槽或连接器。数据存储设备3200可以安装到连接端子3110。
数据存储设备3200可以诸如PCB的板的形式配置。数据存储设备3200可以指存储器模块或存储卡。数据存储设备3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可以控制数据存储设备3200的全部操作。控制器3210可以与图15中所示的控制器2210相同的方式配置。
缓冲存储器装置3220可以将待存储的数据临时存储在非易失性存储器装置3231和3232中。缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。临时存储在缓冲存储器装置3220中的数据可以根据控制器3210的控制被传输至主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作数据存储设备3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供至数据存储设备3200的内部。PMIC 3240可以根据控制器3210的控制来管理数据存储设备3200的电力。
连接端子3250可以联接至主机设备3100的连接端子3110。通过连接端子3250，可以在主机设备3100和数据存储设备3200之间传输诸如命令、地址和数据的信号和电力。根据主机设备3100和数据存储设备2200之间的接口方法，连接端子3250可以被配置成各种类型。连接端子3250可以被布置在数据存储设备3200的任何一侧上。
图17是示出根据实施例的包括数据存储设备的数据处理系统的示图。参照图17，数据处理系统4000可以包括主机设备4100和数据存储设备4200。
主机设备4100可以诸如PCB的板的形式配置。虽然图17中未示出，但是主机设备4100可以包括配置成执行主机设备4100的功能的内部功能块。
数据存储设备4200可以表面安装型封装的形式配置。数据存储设备4200可以通过焊球4250安装到主机设备4100。数据存储设备4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制数据存储设备4200的全部操作。控制器4210可以与图15中所示的控制器2210相同的方式配置。
缓冲存储器装置4220可以将待存储的数据临时存储在非易失性存储器装置4230中。缓冲存储器装置4120可以临时存储从非易失性存储器装置4230读取的数据。临时存储在缓冲存储器装置4220中的数据可以通过控制器4210的控制被传输至主机设备4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作数据存储设备4200的存储介质。
图18是示出根据实施例的包括数据存储设备的网络系统5000的示图。参照图18，网络系统5000可以包括服务器系统5300和通过网络5500联接的多个客户端系统5410至5430。
服务器系统5300可以响应于多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。再例如，服务器系统5300可以将数据提供至多个客户端系统5410至5430。
服务器系统5300可以包括主机设备5100和数据存储设备5200。数据存储设备5200可以由图1的数据存储设备10、图14的数据存储设备2200、图16的数据存储设备3200或图17的数据存储设备4200来配置。
本发明的上述实施例旨在说明而不限制本发明。各种替代和等同方案是可能的。本发明不受本文描述的实施例的限制。本发明也不限于任何特定类型的半导体装置。其它添加、减少或修改基于本公开是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (18)

1.一种数据存储设备，包括：
非易失性存储器装置，包括多个存储块，在所述多个存储块中布置有与一个或多个页面联接的多条字线；
数据缓冲器，将待存储的数据缓冲在所述非易失性存储器装置的一个或多个页面中；以及
处理器，对第一字线并且然后对与所述第一字线相邻的第二字线执行写入操作，在对第二字线的写入操作之后或期间发生突然断电即SPO时，检测与由于对第二字线的写入操作而已经发生干扰的第一字线联接的一个或多个第一页面，并且将在所述数据缓冲器中缓冲的数据之中的与所述一个或多个第一页面中存储的数据相对应的数据选择性地存储在所述非易失性存储器装置的备份存储块中。
2.根据权利要求1所述的数据存储设备，进一步包括：电力损失保护电路，即PLP电路，在发生SPO时在预设时间内对所述数据存储设备提供最小运行电力。
3.根据权利要求2所述的数据存储设备，其中所述PLP电路包括辅助电力发生器，其生成最小运行电力。
4.根据权利要求1所述的数据存储设备，其中所述处理器检测由于SPO导致写入中断的第二页面，并且控制所述非易失性存储器装置以将在所述数据缓冲器中缓冲的数据之中的与写入中断的所述第二页面相对应的数据存储在所述备份存储块中。
5.根据权利要求1所述的数据存储设备，其中所述多条字线沿第一方向布置。
6.根据权利要求5所述的数据存储设备，其中所述处理器检测由于SPO导致写入中断的页面，并且检测相对于所述第二字线在所述第一方向的所述一个或多个页面之中的一些或全部页面作为所述第一页面，所述一个或多个页面联接至与检测到的写入中断页面联接的第二字线相邻的第一字线。
7.根据权利要求6所述的数据存储设备，其中当检测到的写入中断页面是第二字线的最后页面时，所述处理器检测与所述第一字线联接的全部页面作为所述第一页面。
8.根据权利要求7所述的数据存储设备，其中当第1-1页面和第1-2页面联接至所述第一字线时，第2-1页面和第2-2页面联接至所述第二字线，并且在对所述第2-2页面的第一写入操作期间发生SPO，
其中所述处理器检测所述第一字线的第1-1页面和第1-2页面作为所述第一页面，并且控制所述非易失性存储器装置以将在所述数据缓冲器中缓冲的数据之中与所述第1-1页面和第1-2页面中存储的数据相对应的数据存储在所述备份存储块中。
9.根据权利要求6所述的数据存储设备，其中当检测到的写入中断页面不是第二字线的最后页面时，所述处理器检测与所述第一字线联接的页面之中的从初始页面到与检测到的写入中断页面相对应的页面的页面作为所述第一页面。
10.根据权利要求9所述的数据存储设备，其中当所述多条字线包括第一字线和第二字线时，第1-1页面和第1-2页面联接至所述第一字线，第2-1页面和第2-2页面联接至所述第二字线，并且在对所述第2-1页面的第一写入操作期间发生SPO，
其中所述处理器检测所述第一字线的第1-1页面作为所述第一页面，并且控制所述非易失性存储器装置以将在所述数据缓冲器中缓冲的数据之中与所述第1-1页面中存储的数据相对应的数据存储在所述备份存储块中。
11.一种数据存储设备的操作方法，所述数据存储设备包括：非易失性存储器装置，包括多个存储块，在所述多个存储块中布置有与一个或多个页面联接的多条字线；以及控制器，控制所述非易失性存储器装置，所述方法包括：
对第一字线并且然后对与所述第一字线相邻的第二字线执行写入操作；
检测对第二字线的写入操作之后或期间所述数据存储设备的突然断电的发生，即SPO的发生；
检测与由于对第二字线的写入操作而已经发生干扰的第一字线联接的一个或多个第一页面；以及
将在数据缓冲器中缓冲的数据之中的与所述一个或多个第一页面中存储的数据相对应的数据选择性地存储在非易失性存储器装置的备份存储块中。
12.根据权利要求11所述的方法，其中检测所述第一页面包括：
检测由于SPO发生导致写入中断的第二页面；以及
检测相对于第二字线在第一方向的与联接至所述第二页面的第二字线相邻的第一字线联接的页面之中的全部或一些页面作为所述第一页面。
13.根据权利要求12所述的方法，其中检测所述第一页面包括当所述第二页面是第二字线的最后页面时，检测与所述第一字线联接的全部页面作为所述第一页面。
14.根据权利要求12所述的方法，其中检测所述第一页面包括当所述第二页面不是第二字线的最后页面时，检测与所述第一字线联接的页面之中的从初始页面到与所述第二页面相对应的页面的页面作为所述第一页面。
15.根据权利要求12所述的方法，其中将所述数据存储在所述备份存储块中包括将缓冲在所述数据缓冲器中的所述数据之中与所述第二页面相对应的数据存储在所述备份存储块中。
16.根据权利要求11所述的方法，进一步包括：在所述SPO发生之后，在预设时间内对所述数据存储设备提供最小运行电力。
17.根据权利要求16所述的方法，其中在提供所述最小运行电力的同时，执行将与所述第一页面中存储的数据相对应的数据存储在所述备份存储块中。
18.一种存储器系统，包括：
存储块，包括沿第一方向布置的页面平面，每个所述页面平面联接至字线，每个所述页面平面具有沿第二方向布置的页面，每个页面具有沿第三方向布置的四层单元，即QLC；和
控制器，当在对所述存储块的编程操作期间发生突然断电即SPO时，将待编程的缓冲数据选择性地备份到所述存储块的中断页面和干扰页面之中的一个或多个页面，
其中所述中断页面是由于所述SPO导致中断编程操作的页面，以及
其中所述干扰页面是与所述中断页面的页面平面相邻布置，在其中在中断的编程操作之前完成编程操作并且由于对中断页面的页面平面执行编程操作而导致存储的数据被损坏的页面平面内的页面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110806794A (zh) * 2019-10-10 2020-02-18 浙江大华技术股份有限公司 存储系统的掉电保护方法、系统、计算机设备以及介质
KR20210108107A (ko) * 2020-02-25 2021-09-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20220033368A (ko) 2020-09-09 2022-03-16 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US11789616B2 (en) * 2020-12-01 2023-10-17 Western Digital Technologies, Inc. Storage system and method for dynamic allocation of secondary backup blocks
KR20230164483A (ko) * 2022-05-25 2023-12-04 한화비전 주식회사 전원 모니터링 기능을 갖는 비디오 레코딩 장치 및 전원 모니터링 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107957849A (zh) * 2016-10-14 2018-04-24 爱思开海力士有限公司 存储器系统及其操作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499320B2 (en) * 2007-03-07 2009-03-03 Sandisk Corporation Non-volatile memory with cache page copy
US9921896B2 (en) * 2007-08-30 2018-03-20 Virident Systems, Llc Shutdowns and data recovery to avoid read errors weak pages in a non-volatile memory system
US8605533B2 (en) * 2009-11-27 2013-12-10 Samsung Electronics Co., Ltd. Apparatus and method for protecting data in flash memory
KR101979392B1 (ko) * 2012-05-17 2019-05-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102068342B1 (ko) * 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
US9448896B2 (en) 2013-08-07 2016-09-20 Seagate Technology Llc Torn write mitigation
KR102102224B1 (ko) 2013-10-01 2020-04-20 삼성전자주식회사 저장 장치 및 그것의 프로그램 방법
KR102190399B1 (ko) * 2013-10-11 2020-12-11 삼성전자주식회사 신뢰성을 보장할 수 있는 불휘발성 메모리 장치의 동작 방법 및 상기 방법을 수행하는 메모리 시스템
US9514835B2 (en) * 2014-07-10 2016-12-06 Sandisk Technologies Llc Determination of word line to word line shorts between adjacent blocks
KR20160074237A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9792998B1 (en) * 2016-03-29 2017-10-17 Sandisk Technologies Llc System and method for erase detection before programming of a storage device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107957849A (zh) * 2016-10-14 2018-04-24 爱思开海力士有限公司 存储器系统及其操作方法

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