CN110276208B - 加密电路、解密电路及其方法 - Google Patents

Abstract

本申请提供了加密电路、解密电路及其方法。数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m‑1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数其中，XTS‑AES加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元。

Description

加密电路、解密电路及其方法

技术领域

本申请涉及信息安全领域，具体涉及XTS-AES数据单元加密电路、解密电路。

背景技术

XTS-AES(带有调整和密文窃取的高级加密标准，XEX encryption mode withTweak and ciphertext Stealing-ADVANCED_ENCRYPTION_STANDARD)算法主要用于以数据单元(包括扇区、逻辑磁盘块等)为基础结构的存储设备中静止状态数据的加密。XTS-AES的公布解决了一系列的安全威胁，并且允许在算法实现上应用并行化和流水线结构。

现有技术的XTS-AES协议中，输入的数据分为不同数据类型，但是每种数据类型均按128比特分组处理，最后一组数据存在长度小于128比特的情况，密文窃取处理过程中，需要对最后一个完整的128比特明文数据块Pm-1和最后的非128比特明文数据块Pm的运算顺序进行调整(m为正整数)。按照标准IEEE1619处理时，Pm与Pm-1的运算结果相关，同时最终的输出结果的顺序也需要进行调换，导致了密文窃取过程中最后一部分的数据无法进行并行性或线速运算。对XTS-AES的运算电路具有较高时钟频率和较高的时序要求，无法与数据传输使用同一时钟，带来硬件设计的复杂度，难以保证线速输出。在“IEEE P1619^TM/D16Standard for Cryptographic Protection of Data on Block-Oriented StorageDevices”(http://grouper.ieee.org/groups/1619/email/pdf00086.pdf)中定义XTS-AES算法，将其全文通过引用合并于此。

发明内容

根据本发明的第一方面，提供了根据本发明第一方面的第一XTS-AES数据单元加密电路，数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数；所述XTS-AES数据单元加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元，其中，第一加密单元用于对数据单元的调整值进行加密并输出给模乘单元；模乘单元对第一加密单元的输出或模乘单元的前一运算结果进行模乘运算，并缓存运算结果；异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于对模乘单元的输出与数据单元的数据块之一做异或，第一异或单元的输出耦合到第二加密单元(AES1)的输入；第二异或单元用于对第二加密单元(AES1)的输出与模乘单元的输出做异或，第二异或单元的输出耦合到第三加密单元(AES2)；第三异或单元用于对第三加密单元(AES2)的输出与模乘单元的输出做异或；缓存与调整单元用于对第二加密单元(AES1)的输出与模乘单元的输出的异或结果进行缓存，缓存与调整单元还用于拼接数据单元的数据块P_m与缓存的数据块，缓存与调整单元的输出耦合到第三加密单元(AES2)。

根据本发明的第一方面的第一XTS-AES数据单元加密电路，提供了根据本发明第一方面的第二XTS-AES数据单元加密电路，对数据单元的处理包括对应于数据块P₀～P_m的m+1个阶段S₁～S_m+1。

根据本发明的第一方面的第二XTS-AES数据单元加密电路，提供了根据本发明第一方面的第三XTS-AES数据单元加密电路，响应于处理数据块的阶段S₁：第一AES加密单元(AES0)对数据单元的调整值加密，其输出耦合到模乘单元。

根据本发明的第一方面的第二至第三XTS-AES数据单元加密电路之一，提供了根据本发明第一方面的第四XTS-AES数据单元加密电路，响应于处理数据块的阶段S₂-S_m+1：将模乘单元的上一输出作为模乘单元的输入。

根据本发明的第一方面的第二至第四XTS-AES数据单元加密电路之一，提供了根据本发明第一方面的第五XTS-AES数据单元加密电路，响应于处理数据块的阶段S₁-S_m-1：第一异或单元，对模乘单元的输出与对应于数据单元的当前阶段的数据块(P₀-P_m-2)做异或；第二加密单元(AES1)对第一异或单元的输出加密，第二异或单元对第二加密单元(AES1)的输出与模乘单元的输出做异或，将第二异或单元处理数据单元的阶段S₁到阶段S_m-1的输出作为所述XTS-AES数据单元加密电路处理所述数据单元的第1到第m-1个输出。

根据本发明的第一方面的第二至第五XTS-AES数据单元加密电路之一，提供了根据本发明第一方面的第六XTS-AES数据单元加密电路，响应于处理数据块的阶段S_m：第一异或单元，对模乘单元的输出与对应于数据单元的当前阶段的数据块(P_m-1)做异或；第二加密单元(AES1)对第一异或单元的输出加密，第二加密单元的(AES1)输出提供给所述缓存与调整单元；缓存与调整单元对第二加密单元(AES1)的输出与模乘单元的输出做异或，并缓存异或结果。

根据本发明的第一方面的第二至第六XTS-AES数据单元加密电路之一，提供了根据本发明第一方面的第七XTS-AES数据单元加密电路，响应于处理数据块的阶段S_m+1：将数据块P_m提供给所述缓存与调整单元，所述缓存与调整单元所缓存的数据块包括数据块C_m与数据块C_p两部分，所述缓存与调整单元将数据块P_m与数据块C_p合并，将合并的数据块与模乘单元的输出做异或，将异或结果提供给第三加密单元(AES2)；第三加密单元(AES2)的输出提供给第三异或单元，第三异或单元对第三加密单元(AES2)与模乘单元的结果做异或，第三异或单元的输出作为所述XTS-AES加密电路处理所述数据单元的第m个输出。

根据本发明的第一方面的第七XTS-AES数据单元加密电路，提供了根据本发明第一方面的第八XTS-AES数据单元加密电路，缓存与调整单元输出C_m，作为所述XTS-AES数据单元加密电路处理所述数据单元的第m+1个输出。

根据本发明的第二方面，提供了根据本发明的第二方面的第一XTS-AES数据单元解密电路，数据单元包括m+1个数据块C₀～C_m，m为正整数，其中，第1～m个数据块C₀～C_m-1均具有预设字节数，第m+1个数据块C_m的字节数小于或者等于预设字节数；所述XTS-AES解密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二解密单元(AES1)、第三解密单元(AES2)与缓存与调整单元，其中，第一加密单元(AES0)用于对数据单元的调整值进行加密并输出给模乘单元；模乘单元对第一加密单元(AES0)的输出或模乘单元的前一运算结果进行模乘运算，并缓存运算结果；异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于对模乘单元的输出与数据单元的数据块之一做异或，第一异或单元的输出耦合到第二解密单元(AES1)的输入；第二异或单元用于对第二解密单元(AES1)的输出与模乘单元的输出做异或，第二异或单元的输出耦合到第三解密单元(AES2)；第三异或单元用于对第三解密单元(AES2)的输出与模乘单元的输出做异或；缓存与调整单元用于对第二解密单元(AES1)的输出与模乘单元的输出的异或结果进行缓存，缓存与调整单元还用于拼接数据单元的数据块C_m与缓存的数据块，缓存与调整单元的输出耦合到第三解密单元(AES2)。

根据本发明的第二方面的第一XTS-AES数据单元解密电路，提供了根据本发明第二方面的第二XTS-AES数据单元解密电路，对数据单元的处理包括对应于数据块C₀～C_m的m+1个阶段Q₁～Q_m+1。

根据本发明的第二方面的第二XTS-AES数据单元解密电路，提供了根据本发明第二方面的第三XTS-AES数据单元解密电路，响应于处理数据块的阶段Q₁：第一加密单元(AES1)对数据单元的调整值加密，其输出耦合到模乘单元。

根据本发明的第二方面的第二至第三XTS-AES数据单元解密电路之一，提供了根据本发明第二方面的第四XTS-AES数据单元解密电路，响应于处理数据块的阶段Q₂～Q_m+1：将模乘单元的上一输出作为模乘单元的输入。

根据本发明的第二方面的第二至第四XTS-AES数据单元解密电路之一，提供了根据本发明第二方面的第五XTS-AES数据单元解密电路，响应于处理数据块的阶段Q₁-Q_m-1：第一异或单元，对模乘单元的输出与对应于数据单元的当前阶段的数据块(C₀～C_m-2)做异或；第二解密单元(AES1)对第一异或单元的输出解密，第二异或单元对第二解密单元(AES1)的输出与模乘单元的输出做异或，将第二异或单元处理数据单元的阶段Q₁到阶段Q_m-1的输出作为所述XTS-AES数据单元解密电路处理所述数据单元的第1到第m-1个输出。

根据本发明的第二方面的第二至第五XTS-AES数据单元解密电路之一，提供了根据本发明第二方面的第六XTS-AES数据单元解密电路，响应于处理数据块的阶段Q_m：第一异或单元，将模乘单元的Q_m+1阶段的输出(C_m’)与对应于数据单元的当前阶段的数据块(C_m-1)做异或；第二解密单元(AES1)对第一异或单元的输出解密，第二解密单元(AES1)的输出提供给所述缓存与调整单元；缓存与调整单元对第二解密单元(AES1)的输出与模乘单元的Q_m+1阶段的输出(C_m’)做异或，并缓存异或结果。

根据本发明的第二方面的第二至第六XTS-AES数据单元解密电路之一，提供了根据本发明第二方面的第七XTS-AES数据单元解密电路，响应于处理数据块的阶段Q_m+1：将数据块C_m提供给所述缓存与调整单元，所述缓存与调整单元所缓存的数据块包括数据块P_m与数据块P_p两部分，所述缓存与调整单元将数据块C_m与数据块P_p合并，将合并的数据块与模乘单元的输出(C_m-1’)做异或，将异或结果提供给第三解密单元(AES2)；第三解密单元(AES2)的输出提供给第三异或单元，第三异或单元对第三解密单元(AES2)与模乘单元的输出(C_m-1’)做异或，第三异或单元的输出P_m-1作为所述XTS-AES数据单元解密电路处理所述数据单元的第m个输出。

根据本发明的第二方面的第七XTS-AES数据单元解密电路，提供了根据本发明第二方面的第八XTS-AES数据单元解密电路，缓存与调整单元输出P_m，作为所述XTS-AES数据单元解密电路处理所述数据单元的第m+1个输出。

根据本发明的第三方面，提供了根据本发明第三方面的第一XTS-AES加密电路，用于根据XTS-AES协议对数据单元加密，数据单元包括m+1个数据块P₀～P_m，m为正整数，以及对数据单元的处理包括对应于数据块P₀～P_m的m+1个阶段S₁～S_m+1；所述XTS-AES加密电路包括：第一AES加密单元(AES0)、第二AES加密单元(AES1)、第三AES加密单元(AES2)、模乘单元、第一异或单元(101)、第二异或单元(102)、第三异或单元(103)与数据缓存单元；在处理数据单元的处理阶段S₁，第一AES加密单元(AES0)对数据单元的调整值加密，其输出耦合到模乘单元；模乘单元的输出耦合到第一异或单元(101)与模乘单元的输入；第一异或单元(101)用于对模乘单元的输出与对应于数据单元的当前阶段的数据块(P₀-P_m-1)做异或；第二AES加密单元(AES1)对第一异或单元(101)的输出加密；第二异或单元(102)对第二AES加密单元(AES1)与模乘单元的输出做异或；其中当处理数据单元的S_m阶段时，用数据缓存单元缓存第二异或单元(AES1)的输出，所缓存的数据块包括数据块C_m与数据块C_p两部分；将第二异或单元处理数据单元的阶段S₁到阶段S_m-1的输出作为所述XTS-AES加密电路处理所述数据单元的第1到第m-1个输出；缓存单元缓存的用于所述数据单元的数据块C_m作为所述XTS-AES加密电路处理所述数据单元时的第m+1个输出；数据缓存单元还接收明文，数据缓存单元将数据块P_m与数据块C_p合并；第三加密单元(AES2)耦合到数据缓存单元，对数据缓存单元所缓存的P_m与C_p合并后的数据块同模乘单元的输出的异或结果加密；第三异或单元(103)对第三加密单元(AES2)的输出与模乘单元的输出做异或，将第三异或单元(103)的输出作为所述XTS-AES加密电路处理所述数据单元的第m个输出。

根据本发明的第三方面的第一XTS-AES加密电路，提供了根据本发明第三方面的第二XTS-AES加密电路，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数。

根据本发明的第三方面的第一或第二XTS-AES加密电路，提供了根据本发明第三方面的第三XTS-AES加密电路，数据块C_m与数据块C_p的字节数的和为预设字节数。

根据本发明的第三方面的第一至第三XTS-AES加密电路之一，提供了根据本发明的第三方面的第四XTS-AES加密电路，数据块P_m与数据块C_p组合后的字节数的和为预设字节数，以及数据块P_m与数据块C_p组合后，数据块P_m提供组合后数据的高位，数据块C_p提供组合后数据的低位。

根据本发明的第三方面的第一至第四XTS-AES加密电路之一，提供了根据本发明的第三方面的第五XTS-AES加密电路，在处理数据单元的处理阶段S₂-S_m+1，第一AES加密单元(AES0)关闭。

根据本发明的第三方面的第一至第五XTS-AES加密电路之一，提供了根据本发明的第三方面的第六XTS-AES加密电路，所述模乘单元包括多个缓存部件，用于缓存用于多个数据单元的每个的模乘结果，以及在处理第一数据单元的阶段时，将缓存的第一数据单元的模乘结果作为模乘单元的输出，并用所述模乘单元的下一输出更新所述缓存的第一数据单元的模乘结果。

根据本发明的第三方面的第一至第六XTS-AES加密电路之一，提供了根据本发明的第三方面的第七XTS-AES加密电路，所述数据缓存单元包括多个存储部件，用于存储用于多个数据单元的每个的合并后的数据块P_m与数据块C_p。

根据本发明的第三方面的第一至第七XTS-AES加密电路之一，提供了根据本发明的第三方面的第八XTS-AES加密电路，在处理数据单元的阶段S₁，模乘单元的输入是第一AES加密单元(AES0)的输出，在处理数据单元的阶段S₂到阶段S_m+1，模乘单元的输入是模乘单元的前一个输出。

根据本发明的第三方面的第一至第八XTS-AES加密电路之一，提供了根据本发明的第三方面的第九XTS-AES加密电路，第三加密单元(AES2)仅在处理数据单元的阶段S_m时，对数据缓存单元所缓存的P_m与C_p合并后的数据同模乘单元的输出的异或结果加密。

根据本发明的第三方面的第一至第九XTS-AES加密电路之一，提供了根据本发明的第三方面的第十XTS-AES加密电路，仅在处理数据单元的阶段S₁到阶段S_m时，第一异或单元(101)对模乘单元的输出与对应于数据单元的当前阶段的数据块(P₀-P_m-1)做异或。

根据本发明的第三方面的第一至第十XTS-AES加密电路之一，提供了根据本发明的第三方面的第十一XTS-AES加密电路，仅在处理数据单元的阶段S₁到阶段S_m时，第二AES加密单元(AES1)对第一异或单元(101)的输出加密。

根据本发明的第三方面的第一至第十一XTS-AES加密电路之一，提供了根据本发明的第三方面的第十二XTS-AES加密电路，仅在处理数据单元的阶段S₁到阶段S_m时，第二异或单元(102)对第二AES加密单元(AES1)与模乘单元的输出做异或。

根据本发明的第三方面的第一至第十二XTS-AES加密电路之一，提供了根据本发明的第三方面的第十三XTS-AES加密电路，数据缓存单元仅在当处理数据单元的S_m+1阶段时数据缓存单元将明文数据块P_m与数据块C_p合并。

根据本发明的第三方面的第一至第十三XTS-AES加密电路之一，提供了根据本发明的第三方面的第十四XTS-AES加密电路，其中在T0时间段第一加密单元对调整值加密，在所述数据单元的加密过程尚未完成的T3时间段，第一加密单元处理另一数据单元的数据块P0；其中在每个时间段内加密单元完成对数据块的一次加密运算。

根据本发明的第三方面的第一至第十四XTS-AES加密电路之一，提供了根据本发明的第三方面的第十五XTS-AES加密电路，其中在Tn+2时间段，第三加密单元对数据缓存单元所缓存的所述数据单元的Pm与Cp合并后的数据块同模乘单元的输出的异或结果加密；在Tn+2时间段的同时，第二加密单元处理另一数据单元的数据块Pm-1。

根据本发明的第三方面的第一至第十五XTS-AES加密电路之一，提供了根据本发明的第三方面的第十六XTS-AES加密电路，其中数据缓存单元包括第一数据寄存器(304)与第二数据寄存器(306)；在处理数据单元的Sm阶段，第二加密单元加密后的结果与模乘单元的输出经第二异或单元异或后，存入第一数据寄存器(304)，作为数据块Cm与数据块Cp；将异或结果中的数据块Cm也存储在第二数据寄存器(306)；在处理数据单元的Sm+1阶段，将数据块Pm提供给数据缓存单元；数据缓存单元将数据块Pm与第一数据寄存器(304)中的数据块Cp组合，组合后与模乘单元的对应输出做异或，异或结果送给第三加密单元；第三加密单元的输出与模乘单元的输出提供给第三异或单元；第三异或单元的输出作为加密结果输出的数据块Cm-1；以及将第二数据寄存器(306)中的数据块Cm作为加密结果输出。

根据本发明的第三方面的第十六XTS-AES加密电路，提供了根据本发明的第三方面的第十七XTS-AES加密电路，其中在将第二数据寄存器(306)中的数据块Cm作为加密结果输出的相同时间段，第二加密单元在处理另一数据单元的Sm阶段，第二加密单元加密后的结果与模乘单元的输出经第二异或单元异或后，存入第一数据寄存器(304)，作为所述另一数据单元的数据块Cm与数据块Cp，将异或结果中的另一数据单元的数据块Cm也存储在第二数据寄存器(306)。

根据本发明的第四方面，提供了根据本发明第四方面的第一XTS-AES解密电路，用于根据XTS-AES协议对数据单元解密，数据单元包括m+1个数据块C₀～C_m，m为正整数，以及对数据单元的处理包括对应于数据块C₀～C_m的m+1个阶段Q₁～Q_m+1；所述XTS-AES解密电路包括：第一加密单元(AES0)、第二解密单元(AES1)、第三解密单元(AES2)、模乘单元、第一异或单元(101)、第二异或单元(102)、第三异或单元(103)与数据缓存单元；在处理数据单元的处理阶段Q₁，第一加密单元(AES0)对数据单元的调整值加密，其输出耦合到模乘单元；模乘单元的输出耦合到第一异或单元(101)与模乘单元的输入；第一异或单元(101)用于对模乘单元的Q₁-Q_m-2阶段输出与对应于数据单元的Q₁-Q_m-2阶段的数据块(C₀-C_m-2)做异或，以及用于对模乘单元的Q_m阶段的输出与数据单元的Q_m-1阶段的数据块(C_m-1)做异或；第二AES解密单元(AES1)对第一异或单元(101)的输出解密；第二异或单元(102)对第二AES解密单元(AES1)的输出与模乘单元的输出做异或；其中当处理数据单元的Q_m阶段时，用数据缓存单元缓存第二异或单元(102)的输出，所缓存的数据块包括数据块P_m与数据块P_p两部分；将第二异或单元处理数据单元的阶段Q₁到阶段Q_m-1的输出作为所述XTS-AES解密电路处理所述数据单元的第1到第m-1个输出；缓存单元缓存的用于所述数据单元的数据块P_m作为所述XTS-AES解密电路处理所述数据单元时的第m+1个输出；数据缓存单元还接收密文，数据缓存单元将数据块C_m与数据块P_p合并；第三解密单元(AES2)耦合到数据缓存单元，对数据缓存单元所缓存的C_m与P_p合并后的数据同模乘单元的输出的异或结果解密；第三异或单元(103)对第三解密单元(AES2)的输出与模乘单元的输出做异或，将第三异或单元(103)的输出作为所述XTS-AES解密电路处理所述数据单元的第m个输出。

根据本发明的第四方面的第一XTS-AES解密电路，提供了根据本发明第四方面的第二XTS-AES解密电路，第1～m个数据块C₀～C_m-1均具有预设字节数，第m+1个数据块C_m的字节数小于或者等于预设字节数。

根据本发明的第四方面的第一或第二XTS-AES解密电路，提供了根据本发明第四方面的第三XTS-AES解密电路，数据块P_m与数据块P_p的字节数的和为预设字节数。

根据本发明的第四方面的第一至第三XTS-AES解密电路之一，提供了根据本发明的第四方面的第四XTS-AES解密电路，数据块C_m与数据块P_p组合后的字节数的和为预设字节数，以及数据块C_m与数据块P_p组合后，数据块C_m提供组合后数据的高位，数据块P_p提供组合后数据的低位。

根据本发明的第四方面的第一至第四XTS-AES解密电路之一，提供了根据本发明的第四方面的第五XTS-AES解密电路，在处理数据单元的处理阶段Q₂～Q_m+1，第一AES加密单元(AES0)关闭。

根据本发明的第四方面的第一至第五XTS-AES解密电路之一，提供了根据本发明的第四方面的第六XTS-AES解密电路，所述模乘单元包括多个缓存部件，用于缓存用于多个数据单元的每个的模乘结果，以及在处理第一数据单元的阶段时，将缓存的第一数据单元的模乘结果作为模乘单元的输出，并用所述模乘单元的下一输出更新所述缓存的第一数据单元的模乘结果。

根据本发明的第四方面的第一至第六XTS-AES解密电路之一，提供了根据本发明的第四方面的第七XTS-AES解密电路，所述数据缓存单元包括多个存储部件，用于存储用于多个数据单元的每个的合并后的数据块C_m与数据块P_p。

根据本发明的第四方面的第一至第七XTS-AES解密电路之一，提供了根据本发明的第四方面的第八XTS-AES解密电路，在处理数据单元的阶段Q₁，模乘单元的输入是第一加密单元(AES0)的输出，在处理数据单元的阶段Q₂到阶段Q_m+1，模乘单元的输入是模乘单元的前一个输出。

根据本发明的第四方面的第一至第八XTS-AES解密电路之一，提供了根据本发明的第四方面的第九XTS-AES解密电路，第三解密单元(AES2)仅在处理数据单元的阶段Q_m时，对数据缓存单元所缓存的C_m与P_p合并后的数据块同模乘单元的输出的异或结果加密。

根据本发明的第四方面的第一至第九XTS-AES解密电路之一，提供了根据本发明的第四方面的第十XTS-AES解密电路，仅在处理数据单元的阶段Q₁到阶段Q_m-1时，第一异或单元(101)对模乘单元的输出与对应于数据单元的当前阶段的数据块(C₀-C_m-2)做异或。

根据本发明的第四方面的第一至第十XTS-AES解密电路之一，提供了根据本发明的第四方面的第十一XTS-AES解密电路，仅在处理数据单元的阶段Q₁到阶段Q_m时，第二解密单元(AES1)对第一异或单元(101)的输出解密。

根据本发明的第四方面的第一至第十一XTS-AES解密电路之一，提供了根据本发明的第四方面的第十二XTS-AES解密电路，仅在处理数据单元的阶段Q₁到阶段Q_m时，第二异或单元(102)对第二AES解密单元(AES1)与模乘单元的输出做异或。

根据本发明的第四方面的第一至第十二XTS-AES解密电路之一，提供了根据本发明的第四方面的第十三XTS-AES解密电路，数据缓存单元仅在当处理数据单元的Q_m+1阶段时数据缓存单元将密文数据块C_m与数据块P_p合并。

根据本发明的第五方面，提供了根据本发明第五方面的第一XTS-AES数据单元加密电路，数据单元包括m+1个数据块P₀～P_m，m为正整数，其中，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数；所述XTS-AES加密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二加密单元(AES1)、第三加密单元(AES2)与缓存与调整单元，其中，第一加密单元(AES0)用于对数据单元的调整值进行加密得到数据块P₀’，并将其输送给模乘单元；模乘单元对数据块P₀’或模乘单元的前一运算结果进行模乘运算，得到数据块P₀”和数据块P₁’～P_m’，并缓存运算结果；异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于将数据块P₀”和数据块P₁’～P_m-1’与相对应的数据块P₀～P_m-1分别进行异或得到数据块A₀～A_m-1；第二异或单元用于将经第二加密单元(AES1)加密后的得到的数据块A₀’～A_m-1’分别和数据块P₀”、数据块P₁’～P_m-1’进行异或得到数据块B₀～B_m-1；其中数据块B₀～B_m-2是XTS-AES数据单元加密电路处理所述数据单元的第1到第m-1个输出；第三异或单元用于将经第三加密单元(AES2)将数据块P_m与数据块B_m-1拆分后得到的数据块C_m和数据块C_p中的数据块C_p组合后，并与模乘单元的输出数据块P_m做异或后，加密得到的数据块A_m’与模乘单元的输出数据块P_m’进行异或，得到数据块C_m-1，作为XTS-AES数据单元加密电路处理所述数据单元的第m个输出；第二加密单元(AES1)用于对数据块A₀～A_m-1进行加密，得到数据块A₀’～A_m-1’；缓存与调整单元用于对经第二加密单元(AES1)加密后的得到的数据块A_m-1’与数据块P_m-1’进行异或得到的数据块B_m-1进行缓存，将数据块P_m与数据块B_m-1拆分后得到的数据块C_m和数据块C_p中的数据块C_p组合，数据块C_m作为所述XTS-AES加密电路处理所述数据单元时的第m+1个输出；第三加密单元(AES2)用于对数据块P_m与数据块C_p的组合同数据块P_m’的异或结果进行加密。

根据本发明的第五方面的第一XTS-AES数据单元加密电路，提供了根据本发明第五方面的第二XTS-AES数据单元加密电路，预设字节数为128字节。

根据本发明的第五方面的第一XTS-AES数据单元加密电路，提供了根据本发明第五方面的第三XTS-AES数据单元加密电路，数据单元中的每个数据块P₀～P_m还包括序列号，指示数据块P₀～P_m之一在数据单元中的位置。

根据本发明的第五方面的第一XTS-AES数据单元加密电路，提供了根据本发明第五方面的第四XTS-AES数据单元加密电路，数据块C_m与数据块C_p的字节数的和为预设字节数。

根据本发明的第五方面的第一XTS-AES数据单元加密电路，提供了根据本发明第五方面的第五XTS-AES数据单元加密电路，数据块P_m与数据块C_p组合后的字节数为预设字节数。

根据本发明的第五方面的第一XTS-AES数据单元加密电路，提供了根据本发明第五方面的第六XTS-AES数据单元加密电路，第一加密单元(AES0)仅在处理数据单元的数据块P₀时工作。

根据本发明的第六方面，提供了根据本发明的第六方面的第一XTS-AES数据单元解密电路，数据单元包括m+1个数据块C₀～C_m，m为正整数，其中，第1～m个数据块C₀～C_m-1均具有预设字节数，第m+1个数据块C_m的字节数小于或者等于预设字节数；所述XTS-AES解密电路包括：第一加密单元(AES0)、模乘单元、异或单元、第二解密单元(AES1)、第三解密单元(AES2)与缓存与调整单元，其中，第一加密单元(AES0)用于对数据单元的调整值进行加密得到数据块C₀’，并将其输送给模乘单元；模乘单元对数据块C₀’或模乘单元的前一运算结果进行模乘运算，得到数据块C₀”和数据块C₁’～C_m’，并缓存运算结果；异或单元包括第一异或单元、第二异或单元和第三异或单元，其中，第一异或单元用于将数据块C₀”和数据块C₁’～C_m-2’与相对应的数据块C₀～C_m-2分别进行异或得到数据块D₀～D_m-2，以及用于将数据块C_m’与数据块C_m-1进行异或得到数据块D_m-1；第二异或单元用于将经第二解密单元(AES1)解密后得到的数据块D₀’～D_m-1’分别和与数据块C₀”、数据块C₁’～C_m-1’进行异或得到数据块E₀～E_m-2，以及用于将经第二解密单元(AES1)解密后得到的数据块D_m-1’与数据块C_m’进行异或得到数据块E_m-1；其中数据块E₀～E_m-2是XTS-AES数据单元解密电路处理所述数据单元的第1到第m-1个输出；第三异或单元用于将经第三解密单元(AES2)将数据块C_m与数据块E_m-1拆分后得到的数据块P_m和数据块P_p中的数据块P_p组合后，并与模乘单元的输出数据块C_m-1’做异或后，解密得到的数据块E_m与模乘单元的输出数据块C_m-1’进行异或，得到数据块P_m-1，作为XTS-AES数据单元解密电路处理所述数据单元的第m个输出；第二解密单元(AES1)用于对数据块D₀～D_m-1进行解密，得到数据块D₀’～D_m-1’；缓存与调整单元用于对经第二解密单元(AES1)解密后的得到的数据块D_m-1’与数据块C_m’进行异或得到的数据块E_m-1进行缓存，将数据块C_m与数据块E_m-1拆分后得到的数据块P_m和数据块P_p中的数据块P_p组合，数据块P_m作为所述XTS-AES解密电路处理所述数据单元时的第m+1个输出；第三解密单元(AES2)用于对数据块C_m与数据块P_p的组合同数据块C_m-1’的异或结果进行解密。

根据本发明的第六方面的第一XTS-AES数据单元解密电路，提供了根据本发明第六方面的第二XTS-AES数据单元解密电路，预设字节数为128字节。

根据本发明的第六方面的第一XTS-AES数据单元解密电路，提供了根据本发明第六方面的第三XTS-AES数据单元解密电路，在数据单元中的每个数据块C₀～C_m还包括序列号，指示数据块C₀～C_m之一在数据单元中的位置。

根据本发明的第六方面的第一XTS-AES数据单元解密电路，提供了根据本发明第六方面的第四XTS-AES数据单元解密电路，数据块P_m与数据块P_p的字节数的和为预设字节数。

根据本发明的第六方面的第一XTS-AES数据单元解密电路，提供了根据本发明第六方面的第五XTS-AES数据单元解密电路，数据块C_m与数据块P_p组合后的字节数为预设字节数。

根据本发明的第六方面的第一XTS-AES数据单元解密电路，提供了根据本发明第六方面的第六XTS-AES数据单元解密电路，第一加密单元(AES0)仅在处理数据单元的数据块C₀时工作。

根据本发明的第七方面，提供了根据本发明第七方面的第一数据单元加密方法，用于根据XTS-AES协议对数据单元加密，数据单元为明文，数据单元包括m+1个数据块P₀～P_m，m为大于或者等于1的正整数，其中，第1～m个数据块P₀～P_m-1均具有预设字节数，第m+1个数据块P_m的字节数小于或者等于预设字节数；该方法包括如下步骤：由第一加密单元(AES0)对数据单元的调整值进行加密得到数据块P₀’；由模乘单元对数据块P₀’或模乘单元的前一运算结果进行模乘运算，后得到数据块P₀”和数据块P₁’～P_m’，并缓存运算结果；将模乘单元的运算结果，即数据块P₀”和数据块P₁’～P_m-1’与相对应的数据块P₀～P_m-1分别进行异或得到数据块A₀～A_m-1；由第二加密单元(AES1)将数据块A₀～A_m-1分别进行加密得到数据块A₀’～A_m-1’，并将数据块A₀’～A_m-2’分别与模乘单元的运算结果相异或，异或结果作为对数据块P₀～P_m-2的加密输出C₀～C_m-2，将数据块A_m-1’与模乘单元的运算结果P_m-1’进行异或后得到数据块B_m-1；将数据块B_m-1分成数据块C_m与数据块C_p两部分，并将数据块P_m与数据块C_p组合与数据块块P_m’异或后由第三加密单元(AES2)加密，得数据块A_m’，并将数据块A_m’与数据块P_m’异或得到数据块C_m-1后输出，再输出数据块C_m。

根据本发明的第七方面的第一数据单元加密方法，提供了根据本发明第七方面的第二数据单元加密方法，数据块P₀～P_m在数据单元中，还包括序列号，指示数据块P₀～P_m之一在数据单元中的位置。

根据本发明的第七方面的第一数据单元加密方法，提供了根据本发明第七方面的第三数据单元加密方法，预设字节数为128字节。

根据本发明的第七方面的第一数据单元加密方法，提供了根据本发明第七方面的第四数据单元加密方法，数据块C_m与数据块C_p的字节数的和为预设字节数。

根据本发明的第七方面的第一数据单元加密方法，提供了根据本发明第七方面的第五数据单元加密方法，数据块P_m与数据块C_p组合后的字节数为预设字节数。

根据本发明的第八方面，提供了根据本发明第八方面的第一数据单元解密运算的方法，用于根据XTS-AES协议对数据单元解密，数据单元为密文，数据单元包括m+1个数据块C₀～C_m，m为大于或者等于1的正整数，其中，第1～m个数据块C₀～C_m-1均具有预设字节数，第m+1个数据块C_m的字节数小于或者等于预设字节数；该方法包括如下步骤：由第一加密单元(AES0)对数据单元的的调整值进行加密得到数据块C₀’；由模乘单元对数据块C₀’或模乘单元的前一运算结果进行，模乘运算，后得到数据块C₀”和数据块C₁’～C_m’，并缓存运算结果；将模乘单元的运算结果，即数据块C₀”和数据块C₁’～C_m-2’与相对应的数据块C₀～C_m-2分别进行异或得到数据块D₀～D_m-2；将数据块C_m’与数据块C_m-1做异或得到数据块D_m-1；由第二解密单元(AES1)将数据块D₀～D_m-1分别进行解密得到数据块D₀’～D_m-1’，并将数据块D₀’～D_m-2’分别与模乘单元的运算结果相异或，异或结果作为对数据块C₀～C_m-2的解密输出P₀～P_m-2，将数据块D_m-1’与模乘单元的运算结果C_m’进行异或后得到数据块E_m-1后缓存；将数据块E_m-1分成数据块P_m与数据块P_p两部分，并将密文数据块C_m与数据块P_p组合与数据块C_m-1’异或后由第三解密单元(AES2)解密，得数据块D_m’，并将数据块D_m’与数据块C_m-1’异或得到数据块P_m-1后输出，再输出数据块P_m。

根据本发明的第八方面的第一数据单元解密运算的方法，提供了根据本发明第八方面的第二数据单元解密运算的方法，数据块C₀～C_m在数据单元中，还包括序列号，指示数据块C₀～C_m之一在数据单元中的位置。

根据本发明的第八方面的第一数据单元解密运算的方法，提供了根据本发明第八方面的第三数据单元解密运算的方法，预设字节数为128字节。

根据本发明的第八方面的第一数据单元解密运算的方法，提供了根据本发明第八方面的第四数据单元解密运算的方法，数据块P_m与数据块P_p的字节数的和为预设字节数。

根据本发明的第八方面的第一数据单元解密运算的方法，提供了根据本发明第八方面的第五数据单元解密运算的方法，数据块C_m与数据块P_p组合后的字节数为预设字节数。

根据本发明的第九方面，提供了根据本发明的第九方面的第一数据单元加密/解密运算的方法，识别要进行的运算类型，在要进行加密运算时执行如本发明第三方面的第一到第五数据单元加密方法所述的加密方法；以及在要进行解密运算时，执行如本发明第四方面的第一到第五数据单元解密方法所述的解密方法。

根据本发明的第十方面，提供一种包括程序代码的程序，当被载入存储设备并在存储设备上执行时，所述程序代码使所述存储设备执行根据本发明的第七方面、第八方面或第九方面的运算的方法。

由以上技术方案可见，本申请具有以下的技术效果：提高了XTS－AES加密/解密运算中密文窃取的并行性，而避免了数据相关性对处理过程的打断。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1展示了根据本申请实施例的XTS－AES加密电路的流水线结构；

图2展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P₀～P_m-2生成密文数据块C₀～C_m-2的数据通路；

图3展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P_m-1生成密文数据块C_m的数据通路；

图4展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P_m生成密文数据块C_m-1的数据通路；

图5展示了多个数据单元在根据本发明实施例的XTS－AES加密电路中被并行处理的时序图；

图6是根据本发明又一实施例的XTS-AES加密电路的同第一加密单元相关部分的框图；

图7是根据本发明又一实施例的XTS-AES加密电路的同第二加密单元相关部分的框图；以及

图8是根据本发明又一实施例的XTS-AES加密电路的同第三加密单元相关部分的框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

图1展示了根据本申请实施例的XTS－AES加密电路的流水线结构。XTS－AES加密电路对明文数据单元加密。明文的每个数据单元包括m+1个(明文)数据块P₀，P₁，P₂…P_m-1，P_m。除了数据块P_m的字节数小于或者等于预设字节数外，其他数据块的字节数都是预设字节数，举例来说，数据单元为明文，预设字节数为16字节(128比特)。第一加密单元11、第二加密单元13与第三加密单元15均为根据AES标准对输入数据加密的加密单元。

如图1所示，处理数据块P₀时，第一加密单元11对调整值加密，第一加密单元11的输出提供给模乘单元12。模乘单元12的计算结果送到第一异或单元101。在第一异或单元101，将模乘单元12的计算结果同明文数据块P₀做异或，第一异或单元101的输出提供给第二加密单元13，加密后的结果再与模乘单元12的输出异或后，作为对数据块P₀的加密输出C₀。可选地，在数据单元加密处理期间，第一加密单元11仅用于对调整值加密，而在完成对调整值的加密后，第一加密单元11可以关闭，以降低功耗。

处理数据块P₁～P_m-2时，模乘单元12的输出提供给第一异或单元101。明文数据块P₁～P_m-2也提供给第一异或单元101。第一异或单元101的输出提供给第二加密单元13。模乘单元12的输出还提供给第二异或单元102。第二加密单元13加密后的结果与模乘单元12的输出经第二异或单元102异或后是对应数据块P₁～P_m-2的加密输出，记为数据块C₁～C_m-2。

处理数据块P_m-1时，模乘单元12的输出提供给第一异或单元101。第一异或单元101将模乘单元12的输出同明文数据块P_m-1异或，第一异或单元101的输出提供给第二加密单元13。第二加密单元13加密后的结果与模乘单元12的输出异或后，存入数据缓存及调整逻辑单元14(作为数据块C_m与数据块C_p)中，用于调整输出顺序，等待数据块P_m的到来。

处理数据块P_m时，将数据块P_m提供数据缓存及调整逻辑单元14。数据缓存及调整逻辑单元14将数据块P_m与数据块C_p组合，组合后与模乘单元12的对应输出做异或，异或结果送给第三加密单元15。第三加密单元15的输出与模乘单元12的输出提供给第三异或单元103。在第三异或单元103的输出是作为加密结果输出的数据块C_m-1。然后再将数据块C_m作为加密结果输出。

每个数据单元各自具有调整值，第一加密单元11专用于对当前数据单元的调整值加密。

由以上所述可知，为进行密文窃取运算，第二加密单元13对除最后一个数据块P_m外的所有数据进行运算，而对数据块P_m进行旁路。第二加密单元13单元输出的数据，经过数据缓存及调整逻辑单元14，将数据块P_m-1的加密运算结果的一部分(即数据块C_p)与数据块P_m进行合并得到一个128比特的数据。组合后的数据与对应的模乘结果异或，输出至第三加密单元15。此时进入第三加密单元15的数据已经和IEEE1619标准要求的数据顺序一致了。在根据本发明的实施例中，第三加密单元15仅对经数据缓存及调整逻辑单元14合并后的最后一个完整的128比特数据块进行运算，而对其他数据进行旁路。在上述过程中，利用此高速流水线结构完成密文窃取运算，而不会因为其数据相关性打断流水线的处理。

为了清楚地描述根据本发明的实施例，结合图2-图4，展示了图1的XTS－AES加密电路在处理数据单元的不同数据块时的数据通路。

图2展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P₀～P_m-2生成密文数据块C₀～C_m-2的数据通路。

P₀～P_m-2为同一数据单元中顺序的数据块，且均为128比特，运算得到的密文数据块C₀～C_m-2的顺序与输入顺序一一对应。相应的数据流如图2中的虚线所示，其中输入数据为数据单元的明文数据块，调整值同数据单元相对应，依照XTS-AES标准获得。

在处理一个数据单元过程中，仅对应第一个数据块P₀，第一加密单元11的输入为数据单元所对应的128比特的调整值，所用密钥为256比特的key2，产生的128比特密文数据块作为模乘单元12的输入。在处理数据单元的其他数据块时，第一加密单元11可以关闭，或者用于加密其他数据单元调整值。

明文数据块P₀～P_m-2运算生成密文数据块C₀～C_m-2时，若当前数据块为所在数据单元中的第一个数据块P₀，第一加密单元11的计算结果作为模乘单元12的输入；在处理数据块P₁～P_m-2时模乘单元12上一次的运算结果作为模乘的输入。

第二加密单元13的输入是异或单元101的输出。输入的明文数据块P₀～P_m-2与模乘单元12的输出在异或单元101处进行异或后，将异或结果送入第二加密单元13进行加密运算。加密运算采用的密钥为256比特的key1。第二加密单元13的输出耦合到异或单元102的输入。异或单元102对第二加密单元13的输出与模乘单元12的输出做异或。异或单元102的输出是同明文数据块P₀～P_m-2相对应的密文数据块C₀～C_m-2。

以明文数据块P₀和P₁为例，对于数据单元的调整值经第一加密单元11加密后，得到数据块P₀’，经模乘单元12运算后得到数据块P₀”，数据块P₀”与明文数据块P₀进行异或，得到数据块A₀，数据块A₀经第二加密单元13加密后，得到数据块A₀’，并将数据块A₀’与模乘单元12的运算结果，即数据块P₀”相异或，异或结果作为对明文数据块P₀的加密输出C₀。

对于明文数据块P₁，在模乘单元12中，以模乘单元12上一次的运算结果作为模乘的输入，即将数据块P₀”作为模乘的输入，经模乘单元12运算后得到数据块P₁’，数据块P₁’与明文数据块P₁进行异或，得到数据块A₁，数据块A₁经第二加密单元13加密后，得到数据块A₁’，并将数据块A₁’与模乘单元12的运算结果，即数据块P₁’相异或，异或结果作为对明文数据块P₁的加密输出C₁。依次类推，模乘单元得到数据块P₂’～P_m’，作为明文数据块P₂～P_m对应的模乘结果。

可选的，异或单元102的输出被提供给第三加密单元15。在处理明文数据块P₀～P_m-2时第三加密单元15旁路异或单元102的输出。

图3展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P_m-1生成密文数据块C_m的数据通路。

数据块P_m-1作为数据单元中倒数第二个数据，其具有128比特。异或单元101对数据块P_m-1与模乘单元12输出的数据块P_m-1’做异或，异或单元101的输出被提供给第二加密单元13，第二加密单元13的输出与模乘结果P_m-1’在异或单元102进行异或，得到数据块B_m-1，数据块B_m-1拆分为密文数据块C_m和密文数据块C_p。其中密文数据块C_m作为数据单元的最后一个密文数据块输出，另一部分密文数据块C_p将与最后一个明文数据块P_m合并成一个完整的128比特数据，继续后续的运算。相应的数据流如图3中的虚线所示。

明文数据块P_m-1运算生成密文数据块C_m时，模乘单元12的输入为上一次的模乘运算的结果。

对于第二加密单元13，输入数据为明文数据块P_m-1与模乘单元12的输出P_m-1’经第一异或单元101进行异或后得到的数据块A_m-1。第二加密单元13采用的密钥为256比特的key1，运算结果与模乘单元12的输出P_m-1’经第二异或单元102进行异或后得到数据块B_m-1。数据块B_m-1进入数据缓存及调整逻辑单元14。

在另一个例子中，缓存及调整逻辑单元14包括异或单元，以及缓存及调整逻辑单元14还接收模乘单元12的输出。第二加密单元13的输出直接提供给缓存及调整单元14。在缓存及调整单元14内，对第二加密单元13的输出同模乘单元12的输出做异或，得到数据块B_m-1，以及数据块B_m-1被拆分为密文数据块C_m和密文数据块C_p。

数据缓存及调整逻辑单元14对输入的数据进行缓存。数据块B_m-1分成密文数据块C_m和密文数据块C_p两部分，密文数据块C_m被数据缓存及调整逻辑单元14将其输出顺序调整至对应于数据单元的加密结果的最后一个数据。

数据块C_m作为加密数据单元得到的最后一个数据块，可选地，被提供给第三加密单元15。第三加密单元15旁路数据块C_m。

图4展示了根据本发明实施例的XTS－AES加密电路加密明文数据块P_m生成密文数据块C_m-1的数据通路。

数据块P_m为数据单元中最后一个数据块，其大小可能小于或等于128比特。根据XTS-AES协议，数据块P_m与数据块P_m-1的运算结果的一部分密文数据块C_p进行合并，合并后的数据块再经运算后的结果作为密文数据块C_m-1输出，当数据块P_m的字节数为128字节时，密文数据块C_p的字节数为0。相应的数据流如图4中的虚线所示。

明文数据块P_m运算生成密文数据块C_m-1时，模乘单元12的输入为上一次的模乘运算的结果。

第二加密单元13旁路数据块P_m，然后数据块P_m进入数据缓存及调整逻辑单元14。

在数据缓存及调整逻辑单元14中对输入的数据进行拼接及调整。具体为，数据缓存及调整逻辑单元14等待数据块P_m到来，将数据块P_m与数据缓存及调整逻辑单元14所缓存的数据块C_p进行拼接组合成完整的128比特数据，并与对应的模乘结果P_m’异或。异或结果被提供给第三加密单元15。第三加密单元15对异或结果进行加密运算，所用的密钥为256比特的key1。异或单元103对第三加密单元15的输出A_m’与模乘单元12的模乘结果P_m’异或，异或后的结果作为密文数据块C_m-1输出。

图5展示了多个数据单元在根据本发明实施例的XTS－AES加密电路中被并行处理的时序图。流水线由加密运算单元及相关控制逻辑构成。

如图5所示，图中BP代表加密单元不进行加密运算而是旁路(ByPass)输入的数据块。DU₀、DU₁代表的数据单元，不同的下标指示不同的数据单元。DU₀P₀、DU₁P₁指示对数据单元的数据块P相对应的数据块处理。图5中，横轴指示时间，在横轴的T₀、T₁、…、T_n、T_n+1、…T_n+4时间段，每个时间段内加密单元完成对数据块的一次加密运算。如图5所示，第一加密单元、第二加密单元与第三加密单元的计算并行执行，从而消除因XTS-AES的密文窃取操作对加密过程的阻塞。例如，参看图5在T₀时间段，第一加密单元处理DU₀P₀，在T₁、T₂时间段，第二加密单元处理DU₀P₀、DU₀P₁。在T₃时间段，虽然DU₀的加密过程尚未完成，但可将DU₁P₀送入第一加密单元进行处理，以增加加密计算的并行性。可选地(未示出)，在T₃时刻，由第一加密单元处理DU₁P₀，同时第二加密单元处理DU₀P₂，以进一步增加计算的并行性。以及依然可选地，模乘单元12包括多个缓存单元，用于缓存对应于多个数据单元的模乘结果。

在T_n+1时间段，第二加密单元计算DU₀P_m-1，而在T_n+2时间段，第三加密单元计算利用第二加密单元对DU₀P_m-1的计算结果计算DU₀P_m|C_p。在图5中，T_n+2时间段第二加密单元被示出为空闲(旁路输入数据，BP)。可选地，在T_n+2时间段，可将DU₁P_m-1输入给第二加密单元(未示出)，并在T_n+3时间段，由第三加密单元计算DU₁P_m|C_p(未示出)，从而进一步增加加密计算的并行性。以及依然可选地，数据缓存及调整逻辑单元14包括多个缓存单元，用于缓存对应于多个数据单元的数据块B_m-1。

根据本发明实施例，还提供了对密文数据单元按XTS-AES标准进行解密的解密电路。解密电路的流水线结构同图1相似，区别在于将第二加密单元13与第三加密单元15分别替换为第二解密单元与第三解密单元。第二解密单元与第三解密单元均为根据AES标准对输入数据解密的解密单元。

在解密过程中，待解密的密文数据单元包括m+1个数据块C₀～C_m，数据块C₀～C_m-1的大小为例如128比特，数据块C_m的大小小于或者等于128比特。在解密一个密文数据单元时，模乘单元12的对应输出记为数据块C₀”和数据块C₁’～C_m’。

在处理密文数据块C_m-1时，密文数据块C_m-1同模乘单元12输出的数据块C_m’进行异或(结果记为D_m-1)。第二解密单元对数据块D_m-1进行解密，将解密结果同模乘单元12输出的数据块C_m’进行异或(结果记为E_m-1)。由数据缓存及调整逻辑单元14缓存数据块E_m-1。数据块E_m-1包括数据块P_m与数据块P_p两部分。在处理密文数据块C_m时，将密文数据块C_m送到数据缓存及调整逻辑14。数据缓存及调整逻辑14将密文数据块C_m同缓存的数据块P_p合并，将合并结果与模乘单元12输出的数据块C_m-1’进行异或，异或结果提供给第三解密单元。以及将第三解密单元的输出由异或单元103同模乘单元12输出的数据块C_m-1’进行异或，异或结果作为对密文数据单元解密得到的倒数第2个明文数据单元P_m-1。而将数据缓存及调整逻辑缓存的数据块P_m作为对密文数据单元解密得到的倒数第1个明文数据单元。

图6是根据本发明又一实施例的XTS-AES加密电路的同第一加密单元相关部分的框图。第一加密单元11输入的数据为128比特的调整值。

示例性地，第一加密单元11及模乘单元12的工作过程详细描述如下。

对于每个数据单元，第一加密单元11对输入的调整值进行加密运算，所用的加密密钥为256比特的key2，产生128字节的加密结果P₀’。

模乘单元12的输入存储模乘结果缓存单元122。模乘结果缓存单元122与第一加密单元11的输出都耦合到选择器102，模乘运算单元122的输入为128字节的选择器102的输出。若当前处理数据单元的第1个数据块，选择器102选择加密结果P₀’提供给模乘单元12；若当前处理数据单元的第2到第m+1个数据块，选择器102选择模乘结果缓存单元122的输出提供给模乘单元12。模乘单元12的输出记为模乘结果104。对应于数据单元的第1到第m个数据块，模乘单元12的输出依次为数据块P₀”、P₁’、P₂’、…P_m-1’与P_m’。

图7是根据本发明又一实施例的XTS-AES加密电路的同第二加密单元相关部分的框图。

第二加密单元13对加密过程中除对应数据单元的最后一个数据块P_m之外的所有其他数据块加密，而将最后一个数据块P_m旁路。输入的模乘结果104为模乘单元12输出的模乘结果104(也参看图6)。

参看图7，模乘结果104同明文数据块耦合到异或单元101。异或单元101的输出耦合到选择器202，明文数据块也耦合到选择器202。在明文数据块为数据单元的最后数据块P_m时，选择器202选择数据块Pm，而在其他情况下，选择器202选择异或单元101的输出。多路器204的输入耦合到选择器202的输出，多路器204的输出之一提供给第二加密单元13，而多路器204的另一输出被第二加密单元13旁路而提供给流水线的后级。在明文数据块为数据单元的最后数据块P_m时，多路器204输出的数据块P_m被第二加密单元13旁路。第二加密单元13的输出记为第二加密单元输出206。

具体地，选择器202依据当前处理的数据块是否对应数据单元的最后一个数据块P_m而作出选择。其中，若当前处理的数据块不是对应数据单元的最后一个数据块，选择器202的输出为异或单元101的异或结果，经多路器204输出至第二加密单元13进行加密；若当前处理的数据块对应数据单元的最后一个数据块P_m，选择器202的输出为明文数据块P_m，但结果不输出至第二加密单元13，而是经分配器204旁路输出。

当前处理的数据块不是对应数据单元的最后一个数据块P_m时，第二加密单元13对多路器204输出的数据块进行加密运算。第二加密单元13所用的加密密钥为256比特key1，产生128比特的加密结果206。

图8是根据本发明又一实施例的XTS-AES加密电路的同第三加密单元相关部分的框图。如图8所示，第三加密单元15处理密文窃取中对应最后一个明文数据块P_m的运算。数据块P_m的大小小于或者等于128比特(为了便于描述，下文中令P_m的大小为X比特)，对于其他数据旁路输出。参看图8，模乘结果104(参看图6)与第二加密单元13的输出(参看图7)耦合到异或单元102。作为举例，第二加密单元13的输出包括加密结果或被旁路的明文数据块。在数据单元加密的不同阶段，第二加密单元13输出加密结果或明文数据块P_m。选择器302选择异或单元102或明文数据块之一，选择器302的输出被写入数据寄存器304。

第二加密单元13的输出(参看图7)与模乘结果104(参看图6)耦合到异或单元1028。异或单元1028的输出被写入数据寄存器306。第二加密单元13(明文数据块P_m)的输出还耦合到拼接单元328，数据寄存器304的数据也耦合到拼接单元328。可选地，异或单元1028与异或单元102是同一个异或单元。

异或单元1038对模乘结果104与拼接单元328的输出做异或，异或单元1038耦合到选择器310。选择器310的另一输入是选择器308的输出。选择器308选择数据寄存器304或数据寄存器306之一作为输出。

多路器312将选择器310的输出耦合到第三加密单元15或提供旁路输出(不经过第三加密单元15)。第三加密单元15的输出耦合异或单元103，异或单元103对模乘结果104与第三加密单元15的输出做异或。

在对应数据单元的第一到第m-1个数据块的处理阶段，异或单元102对第二加密单元输出的加密结果同模乘结果104做异或。选择器302选择异或单元102的输出，并写入数据寄存器304。以及选择器308选择数据寄存器304的输出，选择器310选择选择器308的输出，多路器312使选择器308的输出旁路(不经过第三加密单元15)(作为对数据单元的加密结果的第1到第m-1个密文数据块，记为C₀～C_m-2)。可选地，可关闭第三加密单元15，以降低功耗。

在对应数据单元的第m个数据块(P_m-1)的处理阶段，模乘单元102对第二加密单元13的加密结果同模乘结果104(P_m-1’)做异或，异或结果(记为数据块B_m-1，包括数据块C_m与数据块C_p两部分，数据块C_m与数据块P_m的字节数相同)通过选择器302写入数据寄存器304。异或结果中的数据块C_m被写入数据寄存器306。

在对应数据单元的第m+1个数据块(P_m)的处理阶段，拼接单元328将数据寄存器304中的数据块C_p与第二异或单元13输出的明文数据块(P_m)拼接。异或单元1038将拼接单元328与模乘结果104(数据块P_m’)相异或。选择器310将异或单元1038的输出提供给多路器312。多路器312将异或单元1038的输出提供给第三加密单元15。第三加密单元15对异或单元1038的输出加密。异或单元103将第三加密单元15的输出同模乘结果(数据块P_m’)相异或，得到的结果作为对数据单元加密的倒数第2个密文数据块(记为C_m-1)。

以及接下来，选择器将数据寄存器306的输出提供给选择器310。选择器310将数据寄存器306的输出提供给多路器312。多路器312将数据寄存器306的输出旁路(不经过第三加密单元15)(记为C_m)。

根据本发明又一实施例，还提供了对密文数据单元按XTS-AES标准进行解密的解密电路。解密电路的框图与图6-图8展示的框图相似，区别在于将第二加密单元13与第三加密单元15分别替换为第二解密单元与第三解密单元。第二解密单元与第三解密单元均为根据AES标准对输入数据解密的解密单元。

在解密过程中，待解密的密文数据单元包括m+1个数据块C₀～C_m，数据块C₀～C_m-1的大小为例如128比特，数据块C_m的大小小于或者等于128比特。在解密一个密文数据单元时，模乘单元12的对应输出记为数据块C₀”和数据块C₁’～C_m’。

在对应密文数据块C_m-1的处理阶段，密文数据块C_m-1同模乘结果104提供的数据块C_m’进行异或(通过异或单元101，也参看图7)(结果记为D_m-1)。第二解密单元对数据块D_m-1进行解密，将解密结果同模乘结果104提供的数据块C_m’进行异或(通过异或单元102，也参看图8)(结果记为E_m-1，并存储在数据寄存器304，也参看图8)。数据块E_m-1包括数据块P_m与数据块P_p两部分。也将数据块P_m存储在数据寄存器306(参看图8)。在对应密文数据块C_m的处理阶段，将数据寄存器304(参看图8)的密文数据块C_m送到拼接单元328。同缓存的数据块P_p合并。拼接单元308将合并结果与模乘结果104提供的数据块C_m-1’进行异或(通过异或单元1038)，异或结果提供给第三解密单元。以及将第三解密单元的输出由异或单元103同模乘结果104提供的数据块C_m-1’进行异或，异或结果作为对密文数据单元解密得到的倒数第2个明文数据单元P_m-1。而将数据寄存器306缓存的数据块P_m作为对密文数据单元解密得到的倒数第1个明文数据单元。

通过根据本发明的实施例，提高了对数据单元进行XTS-AES加密/解密的处理速度，而避免了数据相关性对处理过程的打断。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (7)

1.一种XTS-AES加密电路，用于根据XTS-AES协议对数据单元加密，所述数据单元包括m+1个数据块P0～Pm，m为正整数，以及对所述数据单元的处理包括对应于数据块P0～Pm的m+1个阶段S1～Sm+1；其中第Si阶段对应处理数据块Pi-1，i∈[1,m+1]；

所述XTS-AES加密电路包括：第一AES加密单元(AES0)、第二AES加密单元(AES1)、第三AES加密单元(AES2)、模乘单元、第一异或单元(101)、第二异或单元(102)、第三异或单元(103)、数据缓存单元、第一选择器(202)、第一多路器(204)、第一数据寄存器(304)、第二数据寄存器(306)、拼接单元(328)、第二选择器(308)、异或单元(1038)、第三选择器(310)以及第二多路器(312)；

在处理所述数据单元的处理阶段S1，所述第一AES加密单元(AES0)对所述数据单元的调整值加密，其输出耦合到所述模乘单元；

所述模乘单元的输出耦合到所述第一异或单元(101)与所述模乘单元的输入；

所述第一异或单元(101)用于在阶段S1～Sm的每个阶段对所述模乘单元的输出与对应于所述数据单元的当前阶段的数据块(P0-Pm-1)做异或；

所述第二AES加密单元(AES1)对所述第一异或单元(101)的输出加密；

所述第二异或单元(102)对所述第二AES加密单元(AES1)与所述模乘单元的输出做异或；其中当处理所述数据单元的Sm阶段时，用数据缓存单元缓存所述第二异或单元输出的数据块，所缓存的数据块包括数据块Cm与数据块Cp两部分；将所述第二异或单元处理所述数据单元的阶段S1到阶段Sm-1的输出作为所述XTS-AES加密电路处理所述数据单元的第1到第m-1个输出；所述数据缓存单元缓存的用于所述数据单元的数据块Cm作为所述XTS-AES加密电路处理所述数据单元时的第m+1个输出；

所述数据缓存单元还接收明文，所述数据缓存单元将数据块Pm与数据块Cp合并；

所述第三AES加密单元(AES2)耦合到所述数据缓存单元，对所述数据缓存单元所缓存的Pm与Cp合并后的数据块同模乘单元的输出的异或结果加密；

所述第三异或单元(103)对所述第三AES加密单元(AES2)的输出与所述模乘单元的输出做异或，将所述第三异或单元(103)的输出作为所述XTS-AES加密电路处理所述数据单元的第m个输出；

所述第一选择器(202)与所述第一异或单元(101)的输出以及数据块P0～Pm耦合，用于选择所述第一异或单元(101)的输出或数据块Pm；

所述第一多路器(204)的输入耦合所述第一选择器(202)的输出，所述第一多路器(204)用于将其输出之一提供给所述第二AES加密单元(AES1)，另一输出被所述第二AES加密单元(AES1)旁路；

所述第二选择器(308)与所述第二异或单元(102)以及所述第二AES加密单元(AES1)的输出或数据块P0～Pm耦合，用于选择所述第二异或单元(102)或数据块之一；

所述第一数据寄存器(304)与所述第二选择器(308)耦合，用于存储所述第二选择器(308)的输出结果；

所述第二数据寄存器(306)与所述第二异或单元(102)耦合，用于存储所述第二异或单元(102)的输出结果；

所述拼接单元(328)与所述第二AES加密单元(AES1)的输出以及所述第一数据寄存器(304)耦合；

所述异或单元(1038)与所述拼接单元(328)以及所述模乘单元耦合，用于将所述拼接单元(328)的输出与模乘结果做异或；

所述第三选择器(310)与所述第二选择器(308)以及所述异或单元(1038)耦合，用于选择所述第一数据寄存器(304)或所述第二数据寄存器(306)；

所述第二多路器(312)的输入与所述第三选择器(310)的输出耦合，用于将其输出之一提供给所述第三AES加密单元(AES2)，另一输出被所述第三AES加密单元(AES2)旁路；

其中，所述第一AES加密单元(AES0)、所述第二AES加密单元(AES1)以及第三AES加密单元(AES2)并行对不同数据单元中的数据块进行计算。

2.根据权利要求1的XTS-AES加密电路，在处理所述数据单元的处理阶段S₂-S_m+1，所述第一AES加密单元(AES0)关闭。

3.根据权利要求1或2所述的XTS-AES加密电路，所述模乘单元包括多个缓存部件，分别用于缓存每个数据单元的模乘结果，以及在处理第一数据单元的阶段S2～Sm时，将缓存的第一数据单元的模乘结果作为模乘单元的输出，并用所述模乘单元的下一输出更新所述缓存的第一数据单元的模乘结果。

4.根据权利要求1或2所述的XTS-AES加密电路，所述数据缓存单元包括多个存储部件，用于存储每个数据单元的合并后的数据块P_m与数据块C_p。

5.根据权利要求1或2所述的XTS-AES加密电路，仅在处理所述数据单元的阶段S₁到阶段S_m时，所述第一异或单元(101)对所述模乘单元的输出与对应于所述数据单元的当前阶段的数据块(P₀-P_m-1)做异或。

6.根据权利要求1或2所述的XTS-AES加密电路，其中

所述数据缓存单元包括第一数据寄存器(304)与第二数据寄存器(306)；

在处理所述数据单元的S_m阶段，所述第二AES加密单元加密后的结果与所述模乘单元的输出经第二异或单元异或后，存入所述第一数据寄存器(304)，作为数据块C_m与数据块C_p；将异或结果中的数据块C_m也存储在所述第二数据寄存器(306)；

在处理所述数据单元的S_m+1阶段，将数据块P_m提供给所述数据缓存单元；所述数据缓存单元将数据块P_m与所述第一数据寄存器(304)中的数据块C_p组合，组合后与所述模乘单元的对应输出做异或，异或结果送给所述第三AES加密单元；所述第三AES加密单元的输出与所述模乘单元的输出提供给所述第三异或单元；所述第三异或单元的输出作为加密结果输出的数据块C_m-1；以及将所述第二数据寄存器(306)中的数据块C_m作为加密结果输出。

7.根据权利要求6所述的XTS-AES加密电路，其中

在将所述第二数据寄存器(306)中的所述数据单元的数据块C_m作为加密结果输出的同时，所述第二AES加密单元在处理另一数据单元的Sm阶段，所述第二AES加密单元加密后的结果与所述模乘单元的输出经所述第二异或单元异或后，存入所述第一数据寄存器(304)，作为所述另一数据单元的数据块C_m与数据块C_p，将异或结果中的所述另一数据单元的数据块C_m也存储在所述第二数据寄存器(306)。

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