Nothing Special   »   [go: up one dir, main page]

CN110190002A - 一种半导体组件及其制造方法 - Google Patents

一种半导体组件及其制造方法 Download PDF

Info

Publication number
CN110190002A
CN110190002A CN201910598401.4A CN201910598401A CN110190002A CN 110190002 A CN110190002 A CN 110190002A CN 201910598401 A CN201910598401 A CN 201910598401A CN 110190002 A CN110190002 A CN 110190002A
Authority
CN
China
Prior art keywords
substrate
electronic building
building brick
conducting wire
plastic packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910598401.4A
Other languages
English (en)
Other versions
CN110190002B (zh
Inventor
刘家政
周小磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
USI Electronics Shanghai Co Ltd
Original Assignee
USI Electronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by USI Electronics Shanghai Co Ltd filed Critical USI Electronics Shanghai Co Ltd
Priority to CN201910598401.4A priority Critical patent/CN110190002B/zh
Publication of CN110190002A publication Critical patent/CN110190002A/zh
Priority to US16/571,359 priority patent/US11348831B2/en
Priority to TW108135785A priority patent/TWI713160B/zh
Priority to TW109136873A priority patent/TWI729953B/zh
Application granted granted Critical
Publication of CN110190002B publication Critical patent/CN110190002B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种半导体组件及其制造方法，制造方法包括：提供基板，所述基板包括第一导电线路；于所述基板的一侧设置第一电子组件；形成第一塑封层，所述第一塑封层覆盖所述基板及所述第一电子组件；于所述第一塑封层开设多个凹槽，所述凹槽至少暴露部分所述基板的第一导电线路；利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路,及其第二电子组件焊盘位置。本发明可以实现半导体组件的小型化，及其有效空间内放入更多元器件去提升功能性,增加半导体组件的可靠性并降低制造成本。

Description

一种半导体组件及其制造方法
技术领域
本发明涉及的是一种电子器件领域的技术，更具体的说，涉及一种半导体组件及其制造方法。
背景技术
堆叠装配(package on package，POP)是目前常用的半导体组件的封装技术和工艺。具体而言，堆叠装配的结构如图1所示，在下基板112上通过回流焊的方式组装一电子组件113，并在该电子组件上形成压塑层，在该压塑层上形成过孔；在上基板111上通过回流焊的方式组装另一电子组件114，并在该另一电子组件形成压塑层；再次通过回流焊将上基板111和下基板112进行装配。然而，这样的技术存在如下缺陷：1)通过多个基板堆叠，增加半导体组件的整体厚度；2)上下基板内布线会以湿制程进行，湿制程存在高污染问题；3)需要多次回流焊进行装配，每次回流焊的热制程会对零件产生冲击，从而在上下结合时发生翘曲，难以对齐连接的问题。
重布线层(Redistribution Layer，RDL)是另一种常用的半导体组件的封装技术和工艺。重布线层技术通常在扇出式(fan-out)模压上使用湿制程完成布线。重布线层的半导体组件的结构如图2所示。然而，这样的技术存在如下缺陷：1)湿制程存在高污染问题；2)重布线层技术中，由于各电子组件122都在同一基板121上作重布线层与装配，从而增加半导体组件的封装面积；3)重布线层技术由于平面化的线路设计，仅能用于简单的芯片装配，其不具有复杂的系统集成能力。
现有的转接板(如图3.1至图3.3)制程过程中，在基板131上通过回流焊的方式形成多个锡球132，对该形成锡球的基板131进行切割后进行堆叠，并再次切割后获得转接板，转接板通过锡焊印刷形成的锡球134连接到母板133上以实现转接板的装配。然而，这样的技术存在如下缺陷：1)通过多个基板堆叠，增加半导体组件的整体厚度；2)制程过程冗长导致制作成本较高；3)需要多次回流焊进行装配，每次回流焊的热制程会对零件产生冲击，从而在装配时发生翘曲，难以对齐连接的问题。
然而，目前电子产品逐步往小型化、薄型化发展，由此，使得电子组件及线路的分布密度也大幅度提升，上述各现有的技术方案皆难以满足当前电子产品的需求。
发明内容
针对现有技术存在的问题，本发明的目的在于提供一种半导体组件及其制造方法，实现半导体组件的小型化，增加半导体组件的可靠性并降低制造成本。
根据本发明的一个方面，提供一种半导体组件的制造方法，包括：
提供基板，所述基板包括第一导电线路；
于所述基板的一侧设置第一电子组件；
形成第一塑封层，所述第一塑封层覆盖所述基板及所述第一电子组件；
于所述第一塑封层开设多个凹槽，所述凹槽至少暴露部分所述基板的第一导电线路；
利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路。
可选地，所述利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路之后还包括：
再次利用真空印刷于所述第二导电线路背向所述基板的一侧形成非导电线路，所述非导电线路与所述第二导电线路电连接。
可选地，所述利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路之后还包括：
将所述第一塑封层及所述第二导电线路背向所述基板的一侧研磨至设定位置；
于经研磨的所述第一塑封层及所述第二导电线路背向所述基板的一侧设置至少一第二电子组件，所述第二电子组件与至少部分经研磨的所述第二导电线路电连接。
可选地，所述于所述基板的一侧设置第一电子组件之后，且形成第一塑封层之前，还包括：
于所述基板上所述第一电子组件的同一侧设置至少一第三电子组件，
其中，所述第一塑封层覆盖所述至少一第三电子组件，所述设定位置与所述第一电子组件和/或第三电子组件的距离大于预定距离。
可选地，所述真空印刷包括多次于各所述凹槽内填充导电材料、多次抽真空及破真空制程。
可选地，利用真空印刷于各所述凹槽内填充的导电材料的摇变指数大于4.5；且该导电材料的黏度大于105000cpa.s。
根据本发明的又一方面，还提供一种半导体组件，包括：
基板，所述基板包括第一导电线路；
第一电子组件，设置于所述基板的一侧；
第一塑封层，所述第一塑封层覆盖所述基板及所述第一电子组件，所述第一塑封层包括多个凹槽，所述凹槽至少暴露部分所述基板的第一导电线路；
第二导电线路，由导电材料经由真空印刷填充于各所述凹槽，并于与所述基板的第一导电线路电连接。
可选地，还包括：
非导电线路，经由真空印刷设置于所述第二导电线路背向所述基板的一侧，所述非导电线路与所述第二导电线路电连接。
可选地，还包括：
至少一第二电子组件，设置于经研磨的所述第一塑封层及所述第二导电线路背向所述基板的一侧，所述第二电子组件与至少部分经研磨的所述第二导电线路电连接。
可选地，还包括：
至少一第三电子组件，设置于所述基板上，与所述第一电子组件同侧，其中，所述第一塑封层覆盖所述至少一第三电子组件，经研磨的所述第一塑封层及所述第二导电线路与所述第一电子组件和/或第三电子组件的距离大于预定距离。
可选地，所述第三电子组件与所述第二导电线路在所述基板上的投影至少部分重叠。
可选地，至少部分所述凹槽包括位于所述第一电子组件和所述第三电子组件之间的第一凹槽，以及位于所述第一电子组件、所述第三电子组件背向所述基板的一侧上与所述第一凹槽连通的第二凹槽，所述第一凹槽和第二凹槽经由真空印刷填充导电材料。
可选地，所述第一凹槽与所述第二凹槽的连接处具有圆角结构。
上述技术方案的有益效果是：
通过真空印刷技术实现半导体组件的电路连接及封装，1)利用真空印刷技术以便于电子组件的布局，无需多个基板堆叠，实现半导体组件的小型化；2)利用真空印刷技术填充导电材料形成的第二导电线路具有较高的致密性，使线路布线稳定,使电性能保持最佳状态；3)通过真空印刷技术，减少基板堆叠，从而防止热处理产生翘曲从而影响组件对准的问题；4)相比现有技术，减少制程步骤，从而节省制程时间和成本；5)利用真空印刷技术可以代替湿制程以减少污染和废水处理。
本发明的其它特征和优点以及本发明的各种实施例的结构和操作，将在以下参照附图进行详细的描述。应当注意，本发明不限于本文描述的具体实施例。在本文给出的这些实施例仅仅是为了说明的目的。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1是一种现有的采用堆叠装配的半导体组件的剖面示意图；
图2是一种现有的采用重布线层的半导体组件的剖面示意图；
图3.1至图3.3是一种现有的转接板的制程过程的示意图；
图4是本发明第一实施例的半导体组件的制造方法的流程图；
图5.1至图5.5是本发明第一实施例的半导体组件的制造过程的示意图；
图6是本发明第二实施例的半导体组件的制造方法的流程图；
图7.1至图7.2是本发明第二实施例的半导体组件的制造过程的示意图；
图8是本发明第三实施例的半导体组件的制造方法的流程图；
图9.1至图9.8是本发明第三实施例的半导体组件的制造过程的示意图；
图10是本发明第三实施例的变化例中，半导体组件的示意图。
附图标记清单：
111 上基板
112 下基板
113、114 电子组件
121 基板
122 电子组件
131 基板
132、134 锡球
133 母板
310、610 基板
311、611 第一导电线路
320、620 第一电子组件
330、640 第一塑封层
340、650 凹槽
651 第一凹槽
652 第二凹槽
350、660 第二导电线路
351、361 导电材料
352、362 图案定义层
360 非导电线路
630 第三电子组件
670 第二电子组件
680 第二塑封层
601 屏蔽层
602 停止组件
从以下结合附图的详细描述中，本发明的特征和优点将变得更加明显。贯穿附图，相同的附图标识相应元素。在附图中，相同附图标记通常指示相同的、功能上相似的和/或结构上相似的元件。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
在本发明的第一实施例中，提供一种半导体组件的制造方法。下面将结合图4的流程图及图5.1至图5.5的制造过程来说明本发明第一实施例的半导体组件的制造方法。半导体组件的制造方法包括如下步骤：
步骤S210：提供基板310。所述基板310包括第一导电线路311。
如图5.1所示，第一导电线路311可以形成于基板310的一侧表面。在另一些实施例中，第一导电线路311可以形成于基板310内，并在基板310的一侧形成导电图案。
步骤S220：于所述基板310的一侧设置第一电子组件320。
具体而言，第一电子组件320可以通过回流焊的方式设置于所述基板310的一侧，且第一电子组件320可以通过锡球与基板310的第一导电线路311电连接。第一电子组件320与基板310的装配并非以此为限制，本领域技术人员可以实现更多的变化方式。
步骤S230：形成第一塑封层330，所述第一塑封层330覆盖所述基板310及所述第一电子组件320。
具体而言，第一塑封层例如可以是热固性塑料。第一塑封层330对所述基板310及所述第一电子组件320的覆盖可以参见图5.2。
步骤S240：于所述第一塑封层330开设多个凹槽340，所述凹槽340至少暴露部分所述基板310的第一导电线路311。
具体而言，可以采用激光钻孔(laser drill)工艺或沟槽(Trench)工艺以在第一塑封层330内形成凹槽340，如图5.3所示。
步骤S250：利用真空印刷于各所述凹槽340内填充导电材料351，以在所述第一塑封层330内形成与所述基板310的第一导电线路311电连接的第二导电线路350。
具体而言，真空印刷技术是指在真空情况下进行印刷后，降低真空度，通过以此产生的压力差填充所需材料至凹槽深处的技术。
在本实施例中，如图5.4至图5.5，通过在第一塑封层330背向所述基板310的一侧形成/设置图案定义层352以定义第一塑封层330背向所述基板310表面的电路图案。同时，防止导电材料351遗留在第一塑封层330背向所述基板310无需设置电路图案的表面。通过真空印刷工艺，将导电材料351填充至各所述凹槽340内。
进一步地，在本实施例中，由于真空印刷制程可多段式填料，搭配多次填层以及多次抽真空破真空，透过多次填层以及压力差，破真空时大气压力下沉，使其填料填充致密，从而使得第二导电线路350达到无孔洞的功效。由此，本实施例中，真空印刷包括多次于各所述凹槽内填充导电材料、多次抽真空及破真空制程。
进一步地，在本实施例中，藉由高精度激光钻孔(laser drill)工艺或沟槽(Trench)工艺搭配真空印刷工艺中，每次填料后或全部填料完成后，还包括加热处理以使导电材料351固化的步骤。通过加热处理，使得填充至凹槽340内的导电材料351产生内聚力，使其第二导电线路350在转角处(如图5.5截面处的转角及在基板投影方向上的第二导电线路350的转角)的线路圆润不断线。由此，改善线路不均匀、导电图案偏移以及转角处的断线问题。
进一步地，在本实施例中，真空印刷制程可以选用无溶剂或非挥发溶剂的填料相较于点胶制程所使用的填料(含溶剂或挥发性溶剂)具有较高的黏度(110000cpa.s)，以及较高的摇变指数(Thixotropic index)，如此在形成线路时具有较佳的成形性。在一个具体实现中，该真空印刷制程填入的导电材料351的摇变指数(Thixotropic index)>4.5；且其黏度>105000cpa.s(粘度单位)。
在本发明的第一实施例中，还提供一种半导体组件。如图5.5所示，半导体组件包括基板310、第一电子组件320、第一塑封层330及第二导电线路350。
所述基板310包括第一导电线路311。第一导电线路311可以形成于基板310的一侧表面。在另一些实施例中，第一导电线路311可以形成于基板310内，并在基板310的一侧形成导电图案。第一电子组件320设置于所述基板310的一侧。第一塑封层330设置于所述第一电子组件320背向所述基板310的一侧，所述第一塑封层330覆盖所述基板310及所述第一电子组件320。所述第一塑封层330包括多个凹槽340。所述凹槽340至少暴露部分所述基板310的第一导电线路311。第二导电线路350由导电材料经由真空印刷填充于各所述凹槽340，并于与所述基板310的第一导电线路311电连接。
在本发明的第二实施例中，提供一种半导体组件的制造方法。下面将结合图6的流程图及图7.1至图7.2的制造过程来说明本发明第二实施例的半导体组件的制造方法。半导体组件的制造方法包括如下步骤：
步骤S410至步骤S450与图4所示步骤S210至步骤S250相同(参考图5.1至图5.5)，在此不予赘述。
步骤S460：再次利用真空印刷于所述第二导电线路350背向所述基板310的一侧形成非导电线路360，所述非导电线路360与所述第二导电线路350电连接。
在本实施例中，如图7.1至图7.2，通过在第二导电线路350背向所述基板310的一侧形成/设置图案定义层362以定义非导电线路360的电路图案。同时，防止非导电材料361遗留在第一塑封层330及第二导电线路350背向所述基板310无需设置非导电路图案的表面。通过真空印刷工艺，将非导电材料361填充至各所述图案定义层362之间，从而形成非导电线路360。
具体而言，考虑到在剖面视图中，非导电线路360的厚度远小于第二导电线路350的厚度，因此，非导电线路360可以无需采用多次填层以及多次抽真空破真空的方式形成，本发明并非以此为限制。
在本发明的第二实施例中，还提供一种半导体组件。如图7.2所示，半导体组件包括基板310、第一电子组件320、第一塑封层330、第二导电线路350及非导电线路360。
所述基板310包括第一导电线路311。第一导电线路311可以形成于基板310的一侧表面。在另一些实施例中，第一导电线路311可以形成于基板310内，并在基板310的一侧形成导电图案。第一电子组件320设置于所述基板310的一侧。第一塑封层330设置于所述第一电子组件320背向所述基板310的一侧，所述第一塑封层330覆盖所述基板310及所述第一电子组件320。所述第一塑封层330包括多个凹槽340。所述凹槽340至少暴露部分所述基板310的第一导电线路311。第二导电线路350由导电材料经由真空印刷填充于各所述凹槽340，并于与所述基板310的第一导电线路311电连接。非导电线路360经由真空印刷设置于所述第二导电线路350背向所述基板310的一侧，所述非导电线路360与所述第二导电线路350电连接。
由此，通过本发明的第二实施例可以形成一转接板，相比现有技术中转接板的形成方式，减少了形成锡球的制程步骤、切割的制程步骤、堆叠的制程步骤等，一方面，降低制程成本，减少湿制程产生的污染；另一方面，实现转接板结构的小型化，无需进行多层基板堆叠，从而防止热处理产生翘曲从而影响组件对准的问题；再一方面，利用真空印刷技术填充导电材料形成的第二导电线路具有较高的致密性，使线路布线稳定,使电性能保持最佳状态。
在本发明的第三实施例中，提供一种半导体组件的制造方法。下面将结合图8的流程图及图9.1至图9.8的制造过程来说明本发明第三实施例的半导体组件的制造方法。半导体组件的制造方法包括如下步骤：
步骤S510：提供基板610。所述基板610包括第一导电线路611。
如图9.1所示，第一导电线路611可以形成于基板610内，并在基板610的一侧形成导电图案。在另一些实施例中，第一导电线路611可以形成于基板610的一侧表面。
步骤S520：于所述基板610的一侧设置第一电子组件620。
具体而言，第一电子组件620可以通过回流焊的方式设置于所述基板610的一侧，且第一电子组件620可以通过锡球与基板610的第一导电线路611电连接。第一电子组件620与基板610的装配并非以此为限制，本领域技术人员可以实现更多的变化方式。
步骤S530：形成第一塑封层640，所述第一塑封层640覆盖所述基板610及所述第一电子组件620。具体参见图9.2。
步骤S540：于所述第一塑封层640开设多个凹槽650，所述凹槽650至少暴露部分所述基板610的第一导电线路611。
具体而言，可以采用激光钻孔(laser drill)工艺或沟槽(Trench)工艺以在第一塑封层640内形成凹槽650，如图9.3所示。
步骤S550：利用真空印刷于各所述凹槽650内填充导电材料，以在所述第一塑封层640内形成与所述基板610的第一导电线路611电连接的第二导电线路660。
本实施例中，如图9.4，形成第二导电线路660所采用的真空印刷技术可以与第一实施例和第二实施例相同，在此不予赘述。
步骤S560：将所述第一塑封层640及所述第二导电线路660背向所述基板310的一侧研磨至设定位置。
具体而言，如图9.5，设定位置可以根据设置在基板,610上的电子组件的厚度来确定。
步骤S570：于经研磨的所述第一塑封层640及所述第二导电线路660背向所述基板610的一侧设置至少一第二电子组件670，所述第二电子组件670与至少部分经研磨的所述第二导电线路660电连接，如图9.6所示。
在第三实施例中，上述步骤S520之后，且所述步骤S530之前还可以包括如下步骤：于所述基板610上设置至少一第三电子组件630。该至少一第三电子组件630与所述第一电子组件620同侧，如图9.1。所述第一塑封层640覆盖所述至少一第三电子组件630，参见图9.2。具体而言，所述第三电子组件630与基板610的第一导电线路611电连接。进一步地，前述步骤S560中的研磨到的所述设定位置可以在背向所述基板610的方向上与所述第一电子组件620和/或第三电子组件630的距离大于预定距离。第三电子组件630的厚度可以小于第一电子组件620，大于第一电子组件620的厚度且小于第一电子组件620和第二电子组件670的厚度之和，大于第一电子组件620和第二电子组件670的厚度之和，本发明并不以限制第三电子组件630的厚度。不同的第三电子组件630的厚度可以形成不同的布局。此外，还可以通过分区研磨，以使得对应第三电子组件630处的设定位置与第三电子组件630的距离大于预定距离；使得对应第一电子组件620处的设定位置与第一电子组件620的距离大于预定距离，从而使得该两个预定位置形成阶梯状(或仅对应厚度较小的电子组件设置设定位置，厚度较大的电子组件处无需进行研磨)，从而进行合理布局，以实现半导体组件的小型化。进一步地，所述第三电子组件630与所述第二导电线路660在所述基板610上的投影至少部分重叠，从而合理利用层叠方向上的线路和电子组件的布局，进一步实现半导体组件的小型化。
在第三实施例中，参见图9.3，至少部分所述凹槽650包括位于所述第一电子组件620和所述第三电子组件630之间的第一凹槽651，以及位于所述第一电子组件620、所述第三电子组件630背向所述基板610的一侧上与所述第一凹槽651连通的第二凹槽652，所述第一凹槽651和第二凹槽652经由真空印刷填充导电材料。在本实施例中，所述第二凹槽652的内径大于所述第一凹槽651的内径。具体而言，第二凹槽652用于定义第二导电线路660在第一塑封层640背向所述基板610的一侧的电路图案；第一凹槽651用于与基板610的第一导电线路611进行电连接。由此，使得第一凹槽651的内径小于第二凹槽652的内径，从而可以在第一凹槽651的内径小于第二凹槽652形成的阶梯处，提供容纳第一电子组件620和第三电子组件630的空间，实现合理布局。进一步地，在上述步骤S560的研磨步骤中，设定位置不低于第二凹槽652朝向基板610一侧的底部，以免影响第二导电线路660在第一塑封层640背向所述基板610的一侧的电路图案。进一步地，通过前述步骤S550中的多段式真空印刷技术，可以使得所述第一凹槽651与所述第二凹槽652的连接处具有圆角结构，使得线路连接处圆润不断线。由此，改善线路不均匀、导电图案偏移以及转角处的断线问题。上述凹槽结构也可以用于前述的第一实施例和第二实施例，本发明并非以此为限制。
在第三实施例中，上述步骤S570之后，还可以包括如下步骤，在所述第二电子组件670背向所述基板610的一侧形成第二塑封层680，第二塑封层680和所述第一塑封层640包围覆盖所述第二电子组件670，如图9.7所示。继续参见图9.8，在形成第二塑封层680之后，还可以包括如下步骤：在所述第一塑封层640和所述第二塑封层680的外表面形成屏蔽层601，从而实现小型化的同时提高屏蔽效果。
在本发明的第三实施例中，还提供一种半导体组件。下面将分别结合图9.6至图10来说明本发明第三实施例的半导体组件。
首先参见图9.6，半导体组件包括基板610、第一电子组件620、第一塑封层640及第二导电线路660。
基板610包括第一导电线路611。第一导电线路611可以形成于基板610内，并在基板610的一侧形成导电图案。在另一些实施例中，第一导电线路611可以形成于基板610的一侧表面。第一电子组件620设置于所述基板610的一侧且与基板610的第一导电线路611电连接。第一塑封层640形成所述第一电子组件620背向所述基板610的一侧，且所述第一塑封层640覆盖所述基板610及所述第一电子组件620。所述第一塑封层640包括多个凹槽650，所述凹槽650至少暴露部分所述基板610的第一导电线路611。第二导电线路660由导电材料经由真空印刷填充于各所述凹槽650，并于与所述基板610的第一导电线路611电连接。第二电子组件670设置于经研磨的所述第一塑封层640及所述第二导电线路660背向所述基板610的一侧，所述第二电子组件670与至少部分经研磨的所述第二导电线路660电连接。
在第三实施例的一个具体实现中，还包括第三电子组件630，第三电子组件630设置于所述基板610上，与所述第一电子组件620同侧。所述第一塑封层640覆盖所述至少一第三电子组件630。具体而言，所述第三电子组件630与基板610的第一导电线路611电连接。经研磨的所述第一塑封层640及所述第二导电线路660背向所述基板610的一侧与所述第一电子组件620的距离h1和/或研磨的所述第一塑封层640及所述第二导电线路660背向所述基板610的一侧与第三电子组件630的距离h3大于预定距离。第三电子组件630的厚度可以小于第一电子组件620，或大于第一电子组件620的厚度且小于第一电子组件620和第二电子组件670的厚度之和，或大于第一电子组件620和第二电子组件670的厚度之和，本发明并不以限制第三电子组件630的厚度。不同的第三电子组件630的厚度可以形成不同的布局。此外，还可以通过分区研磨，以使得对应第三电子组件630处的设定位置在背向所述基板610的方向上与第三电子组件630的距离大于预定距离；使得对应第一电子组件620处的设定位置与第一电子组件620的距离大于预定距离，从而使得该两个预定位置形成阶梯状(或仅对应厚度较小的电子组件设置设定位置，厚度较大的电子组件处无需进行研磨)，从而进行合理布局，以实现半导体组件的小型化。进一步地，所述第三电子组件630与所述第二导电线路660在所述基板610上的投影至少部分重叠，从而合理利用层叠方向上的线路和电子组件的布局，进一步实现半导体组件的小型化。
在第三实施例的一个具体实现中，至少部分所述凹槽650包括在所述半导体组件的层叠方向上相互连通的第一凹槽651及第二凹槽652，所述第二凹槽652相对于所述第一凹槽651远离所述基板610，所述第二凹槽652的内径大于所述第一凹槽651的内径。所述第一凹槽651和第二凹槽652经由真空印刷填充导电材料。具体而言，第二凹槽652用于定义第二导电线路660在第一塑封层640背向所述基板610的一侧的电路图案；第一凹槽651用于与基板610的第一导电线路611进行电连接。由此，使得第一凹槽651的内径小于第二凹槽652的内径，从而可以在第一凹槽651的内径小于第二凹槽652形成的阶梯处，提供容纳第一电子组件620和第三电子组件630的空间，实现合理布局。进一步地，在上述步骤S560的研磨步骤中，设定位置不低于第二凹槽652朝向基板610一侧的底部，以免影响第二导电线路660在第一塑封层640背向所述基板610的一侧的电路图案。进一步地，通过前述步骤S550中的多段式真空印刷技术，可以使得所述第一凹槽651与所述第二凹槽652的连接处具有圆角结构，使得线路连接处圆润不断线。由此，改善线路不均匀、导电图案偏移以及转角处的断线问题。
在第三实施例的一个具体实现中，如图9.7所示，半导体组件还包括第二塑封层680。第二塑封层680形成于所述第二电子组件670背向所述基板610的一侧。第二塑封层680和所述第一塑封层640包围覆盖所述第二电子组件670。
在第三实施例的一个具体实现中，如图9.8所示，半导体组件还包括屏蔽层601。屏蔽层601形成于所述第一塑封层640和所述第二塑封层680的外表面，从而实现小型化的同时提高屏蔽效果。
在第三实施例的一个变化例中，如图10所示，半导体组件还包括停止组件602。停止组件602(对应于开设凹槽650的位置)位于基板610和第一塑封层640之间。停止组件602用于防止开设凹槽650的制程中，贯穿基板610。
进一步地，在本发明第三实施例的一个具体实现中，第一电子组件可以是电源管理集成电路(Power Management IC，PMIC)，第二电子组件可以是一电容，使功率信号可藉由第二电子组件来过滤功率噪声，也就是说连接第一电子组件与第二电子组件之间线路为功率信号的传输路径。然而，既然，功率信号的传输路径需要较高的线路致密性，以降低功率信号在此传输路径中不必要的功率损耗，在功率信号的传输路径中，连接第一电子组件与第二电子组件之间的所有功率信号会经过连接第一电子组件和第二电子组件的基板的线路，再通过该第二电子组件进行滤波。
在本发明第三实施例的另一个具体实现中，第二电子组件可以是高I/O数的芯片时，若提高连接第二电子组件的线路(第二导电线路)的致密性，则可在有限的空间下，提高线路密度，以与第二电子组件的I/O作匹配。
在本发明第三实施例的另一个具体实现中，第三电子组件可以是电容，与第三电子组件的连接线路(如图10中与第三电子组件630电连接且暴露于塑封层之上的第二导电线路)可做为外部功率的连接点，使该第三电子组件也具有过滤功率噪声的作用。
由此，通过本发明的第三实施例可以形成一半导体组件的封装结构，相比现有技术中半导体组件的封装结构的制程工艺，减少了形成锡球的制程步骤、切割的制程步骤、堆叠的制程步骤等，一方面，降低制程成本，减少湿制程产生的污染；另一方面，实现转接板结构的小型化，无需进行多层基板堆叠，从而防止热处理产生翘曲从而影响组件对准的问题；再一方面，利用真空印刷技术填充导电材料形成的第二导电线路具有较高的致密性，使线路布线稳定,使电性能保持最佳状态。
综上，本发明中的半导体组件及其制造方法，通过真空印刷技术实现半导体组件的电路连接及封装，1)利用真空印刷技术以便于电子组件的布局，无需多个基板堆叠，实现半导体组件的小型化；2)利用真空印刷技术填充导电材料形成的第二导电线路具有较高的致密性，使线路布线稳定,使电性能保持最佳状态；3)通过真空印刷技术，减少基板堆叠，从而防止热处理产生翘曲从而影响组件对准的问题；4)相比现有技术，减少制程步骤，从而节省制程时间和成本；5)利用真空印刷技术可以代替湿制程以减少污染和废水处理。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (13)

1.一种半导体组件的制造方法，其特征在于，包括：
提供基板，所述基板包括第一导电线路；
于所述基板的一侧设置第一电子组件；
形成第一塑封层，所述第一塑封层覆盖所述基板及所述第一电子组件；
于所述第一塑封层开设多个凹槽，所述凹槽至少暴露部分所述基板的第一导电线路；
利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路。
2.如权利要求1所述的半导体组件的制造方法，其特征在于，所述利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路之后还包括：
再次利用真空印刷于所述第二导电线路背向所述基板的一侧形成非导电线路，所述非导电线路与所述第二导电线路电连接。
3.如权利要求1所述的半导体组件的制造方法，其特征在于，所述利用真空印刷于各所述凹槽内填充导电材料，以在所述第一塑封层内形成与所述基板的第一导电线路电连接的第二导电线路之后还包括：
将所述第一塑封层及所述第二导电线路背向所述基板的一侧研磨至设定位置；
于经研磨的所述第一塑封层及所述第二导电线路背向所述基板的一侧设置至少一第二电子组件，所述第二电子组件与至少部分经研磨的所述第二导电线路电连接。
4.如权利要求3所述的半导体组件的制造方法，其特征在于，所述于所述基板的一侧设置第一电子组件之后，且形成第一塑封层之前，还包括：
于所述基板上所述第一电子组件的同一侧设置至少一第三电子组件，
其中，所述第一塑封层覆盖所述至少一第三电子组件，所述设定位置与所述第一电子组件和/或第三电子组件的距离大于预定距离。
5.如权利要求1至4任一项所述的半导体组件的制造方法，其特征在于，所述真空印刷包括多次于各所述凹槽内填充导电材料、多次抽真空及破真空制程。
6.如权利要求1至4任一项所述的半导体组件的制造方法，其特征在于，利用真空印刷于各所述凹槽内填充的导电材料的摇变指数大于4.5；且该导电材料的黏度大于105000cpa.s。
7.一种半导体组件，其特征在于，包括：
基板，所述基板包括第一导电线路；
第一电子组件，设置于所述基板的一侧；
第一塑封层，所述第一塑封层覆盖所述基板及所述第一电子组件，所述第一塑封层包括多个凹槽，所述凹槽至少暴露部分所述基板的第一导电线路；
第二导电线路，由导电材料经由真空印刷填充于各所述凹槽，并于与所述基板的第一导电线路电连接。
8.如权利要求7所述的半导体组件，其特征在于，还包括：
非导电线路，经由真空印刷设置于所述第二导电线路背向所述基板的一侧，所述非导电线路与所述第二导电线路电连接。
9.如权利要求7所述的半导体组件，其特征在于，还包括：
至少一第二电子组件，设置于经研磨的所述第一塑封层及所述第二导电线路背向所述基板的一侧，所述第二电子组件与至少部分经研磨的所述第二导电线路电连接。
10.如权利要求9所述的半导体组件，其特征在于，还包括：
至少一第三电子组件，设置于所述基板上，与所述第一电子组件同侧，其中，所述第一塑封层覆盖所述至少一第三电子组件，经研磨的所述第一塑封层及所述第二导电线路与所述第一电子组件和/或第三电子组件的距离大于预定距离。
11.如权利要求10所述的半导体组件，其特征在于，所述第三电子组件与所述第二导电线路在所述基板上的投影至少部分重叠。
12.如权利要求10或11所述的半导体组件，其特征在于，至少部分所述凹槽包括位于所述第一电子组件和所述第三电子组件之间的第一凹槽，以及位于所述第一电子组件、所述第三电子组件背向所述基板的一侧上与所述第一凹槽连通的第二凹槽，所述第一凹槽和第二凹槽经由真空印刷填充导电材料。
13.如权利要求12所述的半导体组件，其特征在于，所述第一凹槽与所述第二凹槽的连接处具有圆角结构。
CN201910598401.4A 2019-07-04 2019-07-04 一种半导体组件及其制造方法 Active CN110190002B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201910598401.4A CN110190002B (zh) 2019-07-04 2019-07-04 一种半导体组件及其制造方法
US16/571,359 US11348831B2 (en) 2019-07-04 2019-09-16 Method of manufacturing a semiconductor unit
TW108135785A TWI713160B (zh) 2019-07-04 2019-10-03 半導體元件及其製造方法
TW109136873A TWI729953B (zh) 2019-07-04 2019-10-03 半導體元件及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910598401.4A CN110190002B (zh) 2019-07-04 2019-07-04 一种半导体组件及其制造方法

Publications (2)

Publication Number Publication Date
CN110190002A true CN110190002A (zh) 2019-08-30
CN110190002B CN110190002B (zh) 2021-01-12

Family

ID=67725015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910598401.4A Active CN110190002B (zh) 2019-07-04 2019-07-04 一种半导体组件及其制造方法

Country Status (3)

Country Link
US (1) US11348831B2 (zh)
CN (1) CN110190002B (zh)
TW (2) TWI713160B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128751A (zh) * 2019-10-25 2020-05-08 桂林电子科技大学 中介层的制造方法
CN115023056A (zh) * 2022-05-30 2022-09-06 青岛歌尔微电子研究院有限公司 封装产品的选择性封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114597133A (zh) * 2022-01-18 2022-06-07 南通通富微电子有限公司 一种扇出型封装方法及扇出型封装器件
CN114597134A (zh) * 2022-01-18 2022-06-07 南通通富微电子有限公司 半导体封装器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102197479A (zh) * 2008-10-30 2011-09-21 Nxp股份有限公司 具有金属膏的基板贯通过孔和重分布层
CN103400810A (zh) * 2013-06-28 2013-11-20 三星半导体(中国)研究开发有限公司 半导体芯片的层叠封装结构及其制造方法
CN104347624A (zh) * 2013-08-05 2015-02-11 纳普拉有限公司 集成电路装置
CN107154385A (zh) * 2016-03-04 2017-09-12 讯芯电子科技（中山）有限公司 堆叠封装结构及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511265B (en) 2001-12-19 2002-11-21 Via Tech Inc Manufacturing method of multi-layer packaging substrate
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
JP2005039227A (ja) 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
KR100796524B1 (ko) 2006-09-20 2008-01-21 삼성전기주식회사 다층 인쇄회로기판 제조방법
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
DE112008003532T5 (de) 2007-12-25 2010-11-25 Murata Mfg. Co., Ltd., Nagaokakyo-shi Verfahren zum Herstellen eines Mehrschichtverdrahtungssubstrats
US9153517B2 (en) * 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
TWI390005B (zh) * 2008-12-31 2013-03-21 Eternal Chemical Co Ltd 無溶劑導電膠組成物及使用該組成物之太陽能電池元件
US8795595B2 (en) * 2010-04-07 2014-08-05 Medtronic Minimed, Inc. Sensor substrate systems and methods
JP5558595B2 (ja) * 2012-03-14 2014-07-23 株式会社東芝 半導体装置及び半導体装置の製造方法
CN103813640A (zh) 2012-11-12 2014-05-21 北大方正集团有限公司 一种全印制电路板及其制造方法
US9368475B2 (en) * 2013-05-23 2016-06-14 Industrial Technology Research Institute Semiconductor device and manufacturing method thereof
EP3128547B1 (en) 2014-03-31 2019-07-17 Toppan Printing Co., Ltd. Interposer and semiconductor device
CN204011396U (zh) 2014-08-22 2014-12-10 山东华芯半导体有限公司 一种新型PoP堆叠封装结构
CN104505351A (zh) 2014-12-30 2015-04-08 中国科学院微电子研究所 一种侧向互连的堆叠封装结构的制备方法
CN104835808A (zh) * 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
JP6819599B2 (ja) * 2015-09-25 2021-01-27 大日本印刷株式会社 実装部品、配線基板、電子装置、およびその製造方法
US10256219B2 (en) * 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US10224299B2 (en) 2016-12-29 2019-03-05 Intel Corporation Sintered solder for fine pitch first-level interconnect (FLI) applications
US11145621B2 (en) * 2018-06-06 2021-10-12 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102197479A (zh) * 2008-10-30 2011-09-21 Nxp股份有限公司 具有金属膏的基板贯通过孔和重分布层
CN103400810A (zh) * 2013-06-28 2013-11-20 三星半导体(中国)研究开发有限公司 半导体芯片的层叠封装结构及其制造方法
CN104347624A (zh) * 2013-08-05 2015-02-11 纳普拉有限公司 集成电路装置
CN107154385A (zh) * 2016-03-04 2017-09-12 讯芯电子科技（中山）有限公司 堆叠封装结构及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128751A (zh) * 2019-10-25 2020-05-08 桂林电子科技大学 中介层的制造方法
CN111128751B (zh) * 2019-10-25 2022-02-25 桂林电子科技大学 中介层的制造方法
CN115023056A (zh) * 2022-05-30 2022-09-06 青岛歌尔微电子研究院有限公司 封装产品的选择性封装方法

Also Published As

Publication number Publication date
TWI729953B (zh) 2021-06-01
US11348831B2 (en) 2022-05-31
TW202103269A (zh) 2021-01-16
TW202117870A (zh) 2021-05-01
CN110190002B (zh) 2021-01-12
US20210005512A1 (en) 2021-01-07
TWI713160B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
CN110190002A (zh) 一种半导体组件及其制造方法
US8064215B2 (en) Semiconductor chip package and printed circuit board
CN100541771C (zh) 具有嵌入式无源元件的半导体封装及其制造方法
CN102293072B (zh) 线路板及其制造方法
CN110024115A (zh) 具有包覆模制结构的双侧射频封装
CN103811472A (zh) 半导体封装件和制造半导体封装件的方法
TW200933765A (en) Integrated circuit package system for shielding electromagnetic interference
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN103943641B (zh) 半导体晶片封装体及其制造方法
CN111279474B (zh) 具有分层保护机制的半导体装置及相关系统、装置及方法
CN106158774A (zh) 半导体封装结构和半导体方法
CN107424973A (zh) 封装基板及其制法
CN105514053B (zh) 半导体封装件及其制法
KR102683289B1 (ko) 인쇄회로기판
CN102214628B (zh) 封装基板及其制造方法
TW201322316A (zh) 系統級封裝模組件及其製造方法
KR102262907B1 (ko) 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법
CN105374692A (zh) 封装基板及其制法
US9538644B2 (en) Multilayer wiring substrate and module including same
KR20140139332A (ko) 반도체 패키지 및 그 제조 방법
US10062649B2 (en) Package substrate
CN103227164A (zh) 半导体封装构造及其制造方法
CN103730425A (zh) 部件内置基板
CN105428326A (zh) 封装结构及其制法
CN110087392A (zh) 线路板结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant