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CN110168707B - 半导体装置 - Google Patents

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CN110168707B
CN110168707B CN201880005672.8A CN201880005672A CN110168707B CN 110168707 B CN110168707 B CN 110168707B CN 201880005672 A CN201880005672 A CN 201880005672A CN 110168707 B CN110168707 B CN 110168707B
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CN
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conductive film
film
semiconductor device
terminal portions
interlayer insulating
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岩水守生
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

分散接合有导线的导电膜的应力，而防止导电膜剥离。提供一种半导体装置，该半导体装置具备：半导体基板；第一导电膜，在半导体基板的上方，以隔着未设置有第一导电膜的非形成区的方式至少设置于非形成区的两侧；层间绝缘膜，包括设置于非形成区的第一部分、在隔着非形成区的两侧设置于第一导电膜的上方的第二部分、以及将第一部分与第二部分连结的阶梯部；第二导电膜，设置于层间绝缘膜的上方；多个贯通端子部，贯通层间绝缘膜的第二部分而将第一导电膜与第二导电膜电连结；以及导线，在层间绝缘膜的第一部分的上方，与第二导电膜接合，多个贯通端子部至少包括一个以上的第一贯通端子部和一个以上的第二贯通端子部，一个以上的第一贯通端子部与一个以上的第二贯通端子部设置于隔着导线的接合部而彼此对置的位置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
关于半导体装置，已知有通过过孔将上层导电膜与下层导电膜连接而成的构成。已知有避开上侧导电膜中的连接有导线的电极焊盘部分的正下方而配置有导通孔(viahole)的半导体装置(例如，参照专利文献1)。另外，已知有为了防止电流集中于一部分过孔而发生电迁移，将多个过孔分为若干组而配置于焊盘开口部的周边部而成的半导体装置(例如，参照专利文献2和专利文献3)。
专利文献
专利文献1：日本特开平4-167449号公报
专利文献2：日本特开2002-16065号公报
专利文献3：日本特开平8-17859号公报
发明内容
技术问题
对于半导体装置，期望缓和接合有导线的导电膜的应力而防止导电膜剥离。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备半导体基板。半导体装置可以具备第一导电膜。第一导电膜可以设置于半导体基板的上方。第一导电膜可以以隔着非形成区的方式至少设置于非形成区的两侧。非形成区可以是未设置第一导电膜的区域。半导体装置可以具备层间绝缘膜。层间绝缘膜可以包括第一部分、第二部分和阶梯部。第一部分可以设置于非形成区。第二部分可以在隔着非形成区的两侧设置于第一导电膜的上方。阶梯部可以将第一部分与第二部分连结。半导体装置可以具备第二导电膜。第二导电膜可以设置于层间绝缘膜的上方。半导体装置可以具备多个贯通端子部。多个贯通端子部可以贯通层间绝缘膜的第二部分。多个贯通端子部可以将第一导电膜与第二导电膜电连结。半导体装置可以具备导线。导线可以在层间绝缘膜的第一部分的上方，与第二导电膜接合。多个贯通端子部可以至少包括一个以上的第一贯通端子部和一个以上的第二贯通端子部。一个以上的第一贯通端子部与一个以上的第二贯通端子部可以设置于隔着导线的接合部而彼此对置的位置。
第二导电膜的在第一部分的上方的厚度可以比第二导电膜的在第二部分的上方的厚度厚。
第一导电膜可以以包围非形成区的方式形成为环状。多个贯通端子部可以以包围非形成区的方式排列为环状。
第二导电膜可以沿与半导体基板的正面平行的长边方向延伸。在沿着长边方向排列有多个贯通端子部的区域所排列的贯通端子部的密度可以与在沿着与长边方向正交的短边方向排列有多个贯通端子部的区域所排列的贯通端子部的密度不同。
在沿着短边方向配置有多个贯通端子部的区域所配置的贯通端子部的密度可以比在沿着长边方向配置有多个贯通端子部的区域所配置的贯通端子部的密度高。
在沿着相对于导线延伸的方向平行的方向排列有多个贯通端子部的区域所排列的贯通端子部的密度可以比在沿着与导线延伸的方向正交的方向排列有多个贯通端子部的区域所排列的贯通端子部的密度高。
第一导电膜可以包括布线膜和虚设膜。布线膜可以会有电流流通。虚设膜可以以与布线膜隔着导线的接合部的方式配置于与布线膜相反一侧。虚设膜可以不会有电流流通。布线膜可以介由第一贯通端子部而与第二导电膜电连结。虚设膜可以介由第二贯通端子部而与第二导电膜电连结。布线膜与虚设膜可以电分离。
导线和第二导电膜可以由含有铜的材料形成。
第二导电膜的厚度可以为1μm以上。
第一导电膜可以具有沟部。多个贯通端子部的端部可以分别插入到沟部。
多个贯通端子部可以排列为多列。
沿着一个方向排列为第一列的多个贯通端子部与沿着一个方向排列为与第一列相邻的第二列的多个贯通端子部可以以在一个方向上的位置彼此不同的方式配置。
在本发明的第二方式中，提供一种半导体装置。半导体装置可以具备半导体基板。半导体装置可以具备第一导电膜。第一导电膜可以设置于半导体基板的上方。半导体装置可以具备层间绝缘膜。层间绝缘膜可以覆盖第一导电膜。半导体装置可以具备第二导电膜。第二导电膜可以设置于层间绝缘膜的上方。半导体装置可以具备导线。导线可以与第二导电膜接合。半导体装置可以具备多个贯通端子部。多个贯通端子部可以贯通层间绝缘膜而将第一导电膜与第二导电膜电连结。第一导电膜可以包括布线膜和虚设膜。在布线膜可以会有电流流通。虚设膜可以与布线膜隔着导线的接合部而配置在与布线膜相反一侧。在虚设膜可以不会有电流流通。布线膜可以介由第一贯通端子部而与第二导电膜电连结。虚设膜可以介由第二贯通端子部而与第二导电膜电连结。布线膜与虚设膜可以电分离。多个贯通端子部可以至少含有一个以上的第一贯通端子部和一个以上的第二贯通端子部。一个以上的第一贯通端子部可以将布线膜与第二导电膜电连结。一个以上的第二贯通端子部可以将布线膜与第二导电膜电连结。
应予说明，上述发明内容并未列举出本发明的全部必要特征。另外，这些特征组的子组合也可以另外构成发明。
附图说明
图1是示出本发明的第一实施方式的半导体装置100的正面的图。
图2是示出图1中的A-A′截面的一个示例的图。
图3是示出图1中的A-A′截面的另一个示例的图。
图4是示出比较例的半导体装置101的正面的图。
图5是示出图4中的B-B′截面的一个示例的图。
图6是示出本发明的第二实施方式的半导体装置100的A-A′截面的一个示例的图。
图7是示出本发明的第三实施方式的半导体装置100的A-A′截面的一个示例的图。
图8是示出本发明的第四实施方式的半导体装置100的A-A′截面的一个示例的图。
图9是示出本发明的第五实施方式的半导体装置100的正面的图。
图10是示出图9中的C-C′截面的一个示例的图。
图11是示出本发明的第六实施方式的半导体装置100的正面的图。
图12是示出本发明的第七实施方式的半导体装置100的正面的图。
图13是示出本发明的第八实施方式的半导体装置100的正面的图。
图14是示出本发明的第九实施方式的半导体装置100的正面的图。
图15是示出本发明的第十实施方式的半导体装置100的正面的图。
符号说明
10…半导体基板，12…正面，20…第一导电膜，20a…布线膜，20b…虚设膜，22…绝缘膜，24…沟部，25…框架部，27…环状部，28…延伸部，30…层间绝缘膜，32…非形成区，34…第二部分，35…第一部分，36…阶梯部，40…第二导电膜，42…第一过孔，44…第二过孔，46…保护膜，48…开口，49…延伸部，50…导线，52…接合部，53…延伸方向，54…振动方向，62a…第一区域，62b…第二区域，64a…第三区域，64b…第四区域，66a…第一列，66b…第二列，66c…第一列，66d…第二列，67a…第一列，67b…第二列，67c…第一列，67d…第二列，70…拉伸应力，72…端部，100…半导体装置，101…半导体装置
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并非限定权利要求书所涉及的发明。另外，在实施方式中所说明的特征的全部组合未必都是发明的解决方案所必须的。
在本说明书中，使用X轴、Y轴和Z轴的正交坐标轴来说明技术方案。正交坐标轴仅规定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限于表示相对于地面的高度方向。应予说明，+Z轴方向与-Z轴方向是彼此朝向相反的方向。在未记载正负而记载为Z轴方向的情况下，表示与+Z轴和-Z轴平行的方向。
图1是示出本发明的第一实施方式的半导体装置100的正面的图。图2是示出图1中的A-A′截面的一个示例的图。如图2所示，半导体装置100具备半导体基板10、第一导电膜20、层间绝缘膜30、第二导电膜40和导线50。半导体装置100具备一个以上的第一过孔42和一个以上的第二过孔44。在半导体装置100的上方，形成有保护膜46。在保护膜46设置有开口48。实际上，半导体装置100的正面除保护膜46的开口48的区域以外可以被保护膜46覆盖。但是，为了便于说明，图1中对于被保护膜46等覆盖而未露出的结构也用实线表示。
如图2所示，在本示例中，在半导体基板10的正面12上形成有绝缘膜22。本示例的半导体基板10为硅(以下为Si)基板。在另一示例中，半导体基板10也可以是碳化硅(SiC)等的化合物半导体基板。绝缘膜22可以是TEOS膜(正硅酸四乙酯膜)。绝缘膜22也可以是由TEOS膜、SOG(旋涂玻璃)膜和TEOS膜以该排列顺序层叠而成的层叠膜。绝缘膜22可以是氧化硅等的半导体氧化膜，也可以是氮化硅等的半导体氮化膜。
在半导体基板10的上方设有第一导电膜20。在本示例中，第一导电膜20形成于绝缘膜22上。但是，第一导电膜20并非设置于半导体基板10的上方的全部区域。未设有第一导电膜20的非形成区32设置于半导体基板10的上方。第一导电膜20的厚度例如为0.3μm以上且1μm以下，更优选为0.5μm以上且0.7μm以下。
第一导电膜20可以由铝合金形成，也可以由铜合金形成。第一导电膜20可以是单一膜，也可以是层叠膜。例如，第一导电膜20为在绝缘膜22侧包含势垒金属的层叠膜。势垒金属例如为钛(Ti)膜与氮化钛膜(TiN)膜的层叠膜。在一个示例中，第一导电膜20可以是从靠近绝缘膜22的一侧依次层叠Ti膜、TiN膜和铝合金膜而成的层叠膜。另外，第一导电膜20不限于金属膜，可以具有多晶硅膜。
在本示例中，在导线50与第二导电膜40之间的接合部52的下方设有非形成区32。第一导电膜20以隔着非形成区32的方式至少设置于非形成区32的两侧。在本示例中，第一导电膜20包括布线膜20a和虚设膜20b。在本示例中，布线膜20a位于非形成区32的一侧(-X轴方向)，虚设膜20b位于非形成区32的另一侧(+X轴方向)。换言之，以导线50的接合部52为基准，布线膜20a设置于接合部52的一侧，虚设膜20b设置于接合部52的另一侧。
布线膜20a可以连接于半导体装置100中的电路部。在布线膜20a中会有电流流通。连接有布线膜20a的电路部可以是半导体装置100中的控制电路部，也可以是半导体装置100中的功率元件部。另一方面，虚设膜20b未连接于半导体装置100中的电路部。在虚设膜20b中不会有电流流通。布线膜20a与虚设膜20b可以电分离。由于虚设膜20b不连接于电路部，因此虚设膜20b可以不延伸到电路部。因此，虚设膜20b所占的面积可以小。但是，也可以与本示例不同，不具有虚设膜20b。在此情况下，布线膜20a可以以隔着非形成区32的方式至少设置于非形成区32的两侧。
第一导电膜20的厚度比第二导电膜40的厚度薄。因此，与第二导电膜40相比，第一导电膜20的微细加工更容易。因此，与使第二导电膜40直接延伸而连接于电路部的情况相比，介由第一导电膜20而连接于电路部的情况在制造工艺方面更加有利。
在本示例中，层间绝缘膜30覆盖第一导电膜20和非形成区32。层间绝缘膜30包括第一部分35、第二部分34(34a和34b)和阶梯部36。第一部分35设置于非形成区32。在本示例中，第一部分35在非形成区32设置于绝缘膜22上。在隔着非形成区32的两侧，第二部分34设置于第一导电膜20的上方。在本示例中，在第一导电膜20中的布线膜20a上设有层间绝缘膜30的第二部分34a，在第一导电膜20中的虚设膜20b上设有层间绝缘膜30的第二部分34b。
层间绝缘膜30的阶梯部36将第一部分35与第二部分34连结。如图2所示，在层间绝缘膜30的第一部分35的上表面与层间绝缘膜30的第二部分34(34a和34b)的上表面之间，沿Z轴方向设有阶梯部36。阶梯部36的Z轴方向上的长度可以与第一导电膜20的厚度对应。阶梯部36将第一部分35的上表面与第二部分34的上表面连结。第一部分35、第二部分34和阶梯部36可以通过同一绝缘材料一体形成。层间绝缘膜30可以由与绝缘膜22相同的材料形成。具体来说，层间绝缘膜30可以是TEOS膜，也可以是TEOS膜、SOG膜和TEOS膜的层叠膜。
第二导电膜40设置于层间绝缘膜30的上方。第二导电膜40的厚度可以比第一导电膜20的厚度厚。在一个示例中，第二导电膜40的厚度可以为1μm以上，也可以为3μm以上。通过如此加厚第二导电膜40的厚度，可吸收在将导线50接合于第二导电膜40的上表面时的冲击。因此，防止在层间绝缘膜30产生裂纹而保护层间绝缘膜30。
在本示例中，因层间绝缘膜30具有阶梯部36，所以在第二导电膜40的上表面可以存在阶梯。另外，如果以第二导电膜40的上表面的最上部的Z轴方向位置作为基准，将从该基准起到第二导电膜40的背面为止的沿Z轴方向的距离定义为厚度，则第二导电膜40在第一部分35的上方的厚度D2可以大于第二导电膜40在第二部分34a、34b的上方的厚度D1。
第二导电膜40可以由与第一导电膜20相同的材料形成。具体来说，第二导电膜40可以由含有铜(Cu)的材料形成。但是，也可以与本示例不同，第二导电膜40由铝合金形成。第二导电膜40可以是单一膜，也可以是层叠膜。例如，第二导电膜40是在层间绝缘膜30侧包含势垒金属的层叠膜。势垒金属例如是钛(Ti)膜与氮化钛膜(TiN)膜的层叠膜。
图1和图2中示出的第二导电膜40具有沿X轴方向延伸的长方形的平面形状。然而，第二导电膜40不限于该情况，可以具有圆形、椭圆形或其他的平面形状。
在从与半导体基板10的正面12正交的方向(+Z轴方向)观察的情况下，第一导电膜20的区域与第二导电膜40的区域至少部分重叠。在本示例中，在沿X轴方向延伸的第二导电膜40，第一导电膜20(布线膜20a)设置为横穿沿着Y轴方向的第一短边，第一导电膜20(虚设膜20b)设置为横穿与第一短边对置且沿着Y轴方向的第二短边。
在第二导电膜40的上方设有保护膜46。保护膜46可以形成于第二导电膜40上和层间绝缘膜30上。在保护膜46形成有开口48。第二导电膜40的通过开口48而露出的区域作为焊盘而发挥功能。开口48可以设置于层间绝缘膜30的第一部分35的上方。在从与半导体基板10的正面12正交的方向(Z轴方向)观察的情况下，开口48的区域与层间绝缘膜30的第一部分35的区域可以至少部分重叠。
半导体装置100具备多个过孔(42，44)。多个过孔(42，44)是多个贯通端子部的一个示例。过孔(42，44)在Z轴方向上贯通层间绝缘膜30的第二部分34a、34b。在从与半导体基板10的正面12正交的方向(Z轴方向)观察的情况下，在第一导电膜20a、20b的区域与第二导电膜40的区域重叠的区域设有过孔(42，44)。过孔(42，44)将第一导电膜20与第二导电膜40电连结。
在一个示例中，过孔(42，44)可以通过使第二导电膜40的一部分埋入到设置于层间绝缘膜30的第二部分34a、34b的导通孔来形成。或者，也可以使钨(W)等与第二导电膜40不同的导电材料埋入到导通孔(via hole)内而形成过孔(42，44)。
导线50在层间绝缘膜30的第一部分35的上方与第二导电膜40接合。导线50可以由含有铜(Cu)的材料形成。但是，与本示例不同，导线50可以是金(Au)导线、Al导线或含有Al的合金导线。导线50可以与第二导电膜40的通过设置于保护膜46的开口48露出的区域接合。在从与半导体基板10的正面12正交的方向(Z轴方向)观察的情况下，导线50的接合部52的位置与设有多个过孔(42，44)的位置不重叠。由此，能够防止在接合导线50时，以过孔(42，44)为起点在层间绝缘膜30产生裂纹。
多个过孔(42，44)至少包括一个以上的第一过孔42和一个以上的第二过孔44，一个以上的第一过孔42与一个以上的第二过孔44设置于隔着导线50的接合部52而彼此对置的位置。第一过孔42是第一贯通端子部的一个例子，第二过孔44是第二贯通端子部的一个例子。在本示例中，如图1所示，在沿X轴方向延伸的第二导电膜40，多个第一过孔42沿着第一短边排列，多个第二过孔44沿着第二短边排列，其中，第一短边沿着与延伸方向正交的Y轴方向，第二短边与第一短边对置且沿着Y轴方向。
在本示例中，第一导电膜20中的布线膜20a介由多个第一过孔42而与第二导电膜40电连结。另一方面，虚设膜20b介由多个第二过孔44而与第二导电膜40电连结。多个第一过孔42贯通层间绝缘膜30的设置于布线膜20a上的第二部分34a。多个第二过孔44贯通层间绝缘膜30的设置于虚设膜20b上的第二部分34b。
图3是示出图1中的A-A′截面的另一个示例的图。在图3所示的示例中，在第二导电膜40的上表面没有阶梯。图3所示的结构可以通过使第二导电膜40的上表面平坦化的平坦化处理工序来实现。除第二导电膜40的截面形状以外，图3所示的半导体装置100的结构与图1和图2所示的半导体装置100的结构相同。因此，省略重复的说明。在本示例中，如果将第二导电膜40的沿着Z轴方向的壁厚度定义为第二导电膜40的厚度，则第二导电膜40的在第一部分35的上方的厚度D2可以比第二导电膜40的在第二部分34a、34b的上方的厚度D1厚。由于第二导电膜40在第一部分的上方的壁厚度厚，因此能够缓和在将导线50接合于第二导电膜40时的冲击。
对于利用图1至图3说明的第一实施方式的半导体装置100，一边与比较例进行比较一边进行说明。图4是示出比较例的半导体装置101的正面的图。图5是示出图4中的B-B′截面的一个示例的图。如图4和图5所示，比较例的半导体装置101仅设有多个第一过孔42作为多个过孔。半导体装置101不具备以与第一过孔42对置的方式配置的第二过孔44。另外，在比较例中，层间绝缘膜30不具有阶梯部36。进一步地，由于层间绝缘膜30不具有阶梯部36，所以第二导电膜40的下表面不具有阶梯。因此，在比较例中，层间绝缘膜30与第二导电膜40之间的界面平坦。除这些方面以外，比较例的半导体装置101的结构与第一实施方式的半导体装置100的结构相同。
在本发明的实施方式和比较例中，第二导电膜40通过溅射等成膜工序形成。成膜工序在比常温高的温度下执行。另外，第二导电膜40的热膨胀系数与层间绝缘膜30等其他物质层的热膨胀系数不同。因此，在成膜工序后的冷却过程中，如果第二导电膜40和层间绝缘膜30等恢复常温，则在第二导电膜40产生残留应力。第二导电膜40的膜厚度变得越厚，残留应力变得越大。
如图4和图5所示，在比较例中，第二导电膜40通过第一过孔42而与第一导电膜20连接。因此，因产生的残留应力导致第二导电膜40受到向第一过孔42的拉伸应力70。由于朝向第一过孔42拉伸第二导电膜40，因此在第二导电膜40的与形成有第一过孔42的一侧相反一侧的端部72存在发生第二导电膜40剥离的可能性。第二导电膜40的剥离可能在第二导电膜40与层间绝缘膜30之间的界面发生，或者在层间绝缘膜30的内部发生。
与此相对，本发明的第一实施方式的半导体装置100以隔着导线50的接合部52的方式在彼此对置的位置具有第一过孔42和第二过孔44。因此，第二导电膜40处的拉伸应力沿朝向第一过孔42的方向和朝向第二过孔44的方向分散。即，第二导电膜40处的应力被缓和。由此，可防止第二导电膜40在第二导电膜40与层间绝缘膜30之间的界面处剥离以及在层间绝缘膜30的内部处剥离。
进一步来说，本实施方式的半导体装置100在设置于第一导电膜20与第二导电膜40之间的层间绝缘膜30形成有阶梯部36。因此，在层间绝缘膜30与第二导电膜40之间的界面产生凹凸。在第二导电膜40被沿朝向第一过孔42的方向拉伸的情况下，层间绝缘膜30的阶梯部36作为缓冲部发挥功能，缓和应力。因此，层间绝缘膜30的阶梯部36也有助于防止第二导电膜40剥离。
如上，根据本实施方式的半导体装置100，能够缓和第二导电膜40的应力，因此能够加厚第二导电膜40的厚度。因此，能够减缓在将导线50超声波接合于第二导电膜40时对层间绝缘膜30等基底的损坏。由此，能够对在将导线50超声波接合于第二导电膜40时的超声波强度等条件确保充分的余量(余裕度)。
由于能够缓和第二导电膜40的应力，因此能够提高半导体装置100的长期可靠性。在半导体装置100的制造工序中也能够防止第二导电膜40剥离，因此可实现提高制造工序中的成品率。由于制造工序不会被制造工序中剥离出的第二导电膜40的导电材料污损，因此能够维持清洁的制造工序。
图6是示出本发明的第二实施方式的半导体装置100的A-A′截面的一个示例的图。从第二实施方式的半导体装置100的正面观察到的结构与图1相同。除了第一导电膜20的结构和多个过孔(42，44)的结构以外，第二实施方式的半导体装置100具有与图1至图3中的第一实施方式的半导体装置100相同的结构。因此，省略对于共同的部分的重复说明。
第一导电膜20具有沟部(24a，24b)。在本示例中，沟部(24a，24b)包括多个第一沟部24a和多个第二沟部24b。多个第一沟部24a与在图1中XY平面上的设置有第一过孔42的位置对应地设置。同样地，多个第二沟部24b与在图1中XY平面上的设置有第二过孔44的位置对应地设置。
在从+Z轴方向观察的情况下，第一沟部24a的平面形状与第一过孔42的平面形状对应，第二沟部24b的平面形状与第二过孔44的平面形状对应。第一沟部24a和第二沟部24b从第一导电膜20的正面侧沿着与半导体基板10正交的方向(Z轴方向)形成到第一导电膜20的内部。
第一沟部24a和第二沟部24b优选不贯通到第一导电膜20的背面。第一沟部24a和第二沟部24b的深度可以为第一导电膜20的厚度的1/3以上且2/3以下。第一沟部24a和第二沟部24b可以通过在将第一过孔42和第二过孔44的导通孔形成于层间绝缘膜30时使导通孔延长至第一导电膜20内来形成。为了易于形成第一沟部24a和第二沟部24b，第一导电膜20可以由多晶硅膜形成。
多个过孔(42，44)的端部分别插入到对应的沟部(24a，24b)。多个第一过孔42的端部分别插入到对应的第一沟部24a，多个第二过孔44的端部分别插入到对应的第二沟部24b。
第一沟部24a和第二沟部24b可以仅与第一导电膜20(布线膜20a、虚设膜20b)的端部边缘分离预定距离而形成。换言之，第一导电膜20可以具备包围第一沟部24a的周围的框架部25a和包围第二沟部24b的周围的框架部25b。在本示例中，布线膜20a具有包围第一沟部24a的周围的框架部25a。虚设膜20b具有包围第二沟部24b的周围的框架部25b。由于具有框架部25a、25b，能够提高第一过孔42和第二过孔44的周边的强度。
如本示例那样，通过将第一过孔42的端部插入到设置于第一导电膜20的沟部24a，将第二过孔44的端部插入到设置于第一导电膜20的沟部24b，使得第二导电膜40介由第一过孔42和第二过孔44而牢固地连接于第一导电膜20。因此，能够防止第二导电膜40剥离。特别地，由于第一导电膜20具有框架部25a、25b，因此与第一导电膜20不具有框架部25a、25b的情况相比，能够提高针对第二导电膜40的拉伸应力的耐性。
图7是示出本发明的第三实施方式的半导体装置100的A-A′截面的一个示例的图。从第三实施方式的半导体装置100的正面观察到的结构与图1相同。第三实施方式的半导体装置100具有第二沟部24b而不具有第一沟部24a。因此，在虚设膜20b设有第二沟部24b，而在布线膜20a未设有第一沟部24a。除了这一点以外，第三实施方式的半导体装置100的结构与图6所示的第二实施方式的半导体装置100的结构相同。因此，省略对共同的部分的详细说明。
第二过孔44的端部插入到第二沟部24b。因此，与接触于布线膜20a的第一过孔42相比，接触于虚设膜20b的第二过孔44沿Z轴方向的深度更深。根据本示例，也能够防止第二导电膜40剥离。
图8是示出本发明的第四实施方式的半导体装置100的A-A′截面的一个示例的图。从第四实施方式的半导体装置100的正面观察到的结构与图1相同。本示例的半导体装置100具备半导体基板10、绝缘膜22、第一导电膜20、层间绝缘膜30、第二导电膜40、导线50和多个过孔(42，44)。第一导电膜20设置于半导体基板10的上方。层间绝缘膜30覆盖第一导电膜20。
第二导电膜40设置于层间绝缘膜30的上方。导线50与第二导电膜40接合。多个过孔(42，44)贯通层间绝缘膜30而将第一导电膜20与第二导电膜40电连结。第一导电膜20包括布线膜20a和虚设膜20b。在布线膜20a会有电流流通，而在虚设膜20b不会有电流流通。虚设膜20b以与布线膜20a隔着导线50的接合部52的方式配置在与布线膜20a相反一侧。
多个过孔(42，44)包括一个以上的第一过孔42和一个以上的第二过孔44。第一过孔42将布线膜20a与第二导电膜40电连结。第二过孔44将虚设膜20b与第二导电膜40电连结。本示例的层间绝缘膜30不具有阶梯部36。特别地，在层间绝缘膜30的上表面不存在阶梯。另外，由于在层间绝缘膜30的上表面不存在阶梯，所以第二导电膜40的下表面不具有阶梯。因此，层间绝缘膜30与第二导电膜40之间的界面平坦。
在本示例的半导体装置100，使用了虚设膜20b作为与布线膜20a隔着导线50的接合部52而配置于与布线膜20a相反一侧的膜。虚设膜20b无需连接于电路部，因此无需布设到电路部的位置。因此，虚设膜20b所占的面积可以小于布线膜20a所占的面积。
根据本示例，除了设置了不会有电流流通的虚设膜20b，还设置将虚设膜20b与第二导电膜40电连接的第二过孔44。因此，在半导体装置100，与以隔着导线50的接合部52的方式在两侧设置会有电流流通的布线膜20a的情况相比，能够实现节省空间并且防止第二导电膜40剥离。
图9是示出本发明的第五实施方式的半导体装置100的正面的图。图10是示出图9中的C-C′截面的一个示例的图。在第一实施方式至第四实施方式中，对第一导电膜20以隔着导线50的接合部52的方式分离为两个的构成进行了说明。但是，本发明不限于该情况。在第五实施方式的半导体装置100中，第一导电膜20以包围非形成区32的方式形成为环状。非形成区32可以是设置于第一导电膜20的开口部。除了这些结构以外，本示例的半导体装置100的结构与第一实施方式至第四实施方式的半导体装置100的结构相同。因此，省略重复的说明。
第一导电膜20具备环状部27和延伸部28，环状部27以包围非形成区32的方式形成为环状，延伸部28从环状部27朝向外侧延伸。在本示例中，一个延伸部28朝向-X轴方向延伸，另一个延伸部28以与该一个延伸部28对置的方式配置并朝向+X轴方向延伸。在本示例中，整个第一导电膜20为一体，不包括虚设膜。一个或多个延伸部28可以延伸至电路部而与电路部电连接。因此，在本示例中，所有第一导电膜20相当于布线部。在第一导电膜20会有电流流通。
如图9所示，多个过孔(42，44)以包围非形成区32的方式排列为环状。在本示例中，第二导电膜40沿与半导体基板10的正面12平行的长边方向延伸。在本示例中，X轴方向为长边方向，Y轴方向为短边方向。短边方向是与长边方向正交的方向。
在本示例中，在第二导电膜40设置有第一区域62a和第二区域62b，第一区域62a以沿着在Y轴方向上延伸的第一短边的方式排列有多个第一过孔42，第二区域62b以沿着与第一短边对置且在Y轴方向上延伸的第二短边的方式排列有多个第二过孔44。同样地，在第二导电膜40设置有第三区域64a和第四区域64b，第三区域64a以沿着在X轴方向上延伸的第一长边的方式排列有多个第一过孔42，第四区域64b以沿着与第一长边对置且在X轴方向上延伸的第二长边的方式排列有多个第二过孔44。因此，在本示例中，多个过孔(42，44)也包括一个以上的第一过孔42和一个以上的第二过孔44，一个以上的第一过孔42与一个以上的第二过孔44设置于隔着导线50的接合部52而彼此对置的位置。
在本示例中，层间绝缘膜30也覆盖第一导电膜20和非形成区32。层间绝缘膜30包括第一部分35、第二部分34和阶梯部36。第一部分35设置于在第一导电膜20设置的开口(非形成区32)。第二部分34设置于包围非形成区32的第一导电膜20的上方。层间绝缘膜30的阶梯部36将第一部分35与第二部分34连结。如图10所示，在层间绝缘膜30的第一部分35的上表面与层间绝缘膜30的第二部分34(34a和34b)的上表面之间，沿Z轴方向设有阶梯部36。
根据本发明的第五实施方式的半导体装置100，以包围设置于第一导电膜20的开口、即非形成区32的方式设有多个第一过孔42和第二过孔44。因此，第二导电膜40的拉伸应力被分散，而第二导电膜40处的应力得到缓和。进一步地，在本实施方式的半导体装置100，在设置于第一导电膜20与第二导电膜40之间的层间绝缘膜30形成有阶梯部36。因此，在层间绝缘膜30与第二导电膜40之间的界面产生凹凸。在第二导电膜40被沿XY面内的方向拉伸的情况下，层间绝缘膜30的阶梯部36作为缓冲部而发挥功能，缓和应力。因此，层间绝缘膜30的阶梯部36也有助于防止第二导电膜40剥离。
图11是示出本发明的第六实施方式的半导体装置100的正面的图。图11中的C-C′截面与图10相同。在本示例的半导体装置100中，所配置的多个过孔(42，44)的密度根据区域而不同。过孔(贯通端子部)的密度是指每单位面积所配置的过孔(贯通端子部)的个数。除了这一点以外，本示例的半导体装置100的结构与图9和图10所示的第五实施方式的半导体装置100的结构相同。因此，省略重复的说明。
在本示例中也与第五实施方式的半导体装置100同样地，第二导电膜40沿长边方向(X轴方向)延伸。在第一区域62a和第二区域62b所排列的多个过孔(42，44)的密度与在第三区域64a和第四区域64b所排列的多个过孔(42，44)的密度不同。即，在沿着与长边方向(X轴方向)正交的短边方向(Y轴方向)排列有多个过孔(42，44)的区域(第一区域62a、第二区域62b)所排列的过孔(42，44)的密度与在沿着长边方向(X轴方向)排列有多个过孔(42，44)的区域(第三区域64a、第四区域64b)所排列的过孔(42，44)的密度不同。
在本示例中，在沿着短边方向(Y轴方向)排列有多个过孔(42，44)的区域(第一区域62a、第二区域62b)所排列的过孔(42，44)的密度比在沿着长边方向(X轴方向)排列有多个过孔(42，44)的区域(第三区域64a、第四区域64b)所排列的过孔(42，44)的密度高。
在本示例中，沿着短边方向排列有多个第一过孔42的第一区域62a处的第一过孔42的密度与沿着短边方向排列有多个第二过孔44的第二区域62b处的第二过孔44的密度相等。同样地，沿着长边方向排列有多个第一过孔42的第三区域64a处的第一过孔42的密度与沿着长边方向排列有多个第二过孔44的第四区域64b处的第二过孔44的密度相等。但是，本示例的半导体装置100不限于该情况。
沿着第二导电膜40的长边方向的拉伸应力大于沿着第二导电膜40的短边方向的拉伸应力。因此，通过使在配置于长边方向上的两端部的区域、即，第一区域62a和第二区域62b中过孔的密度比在配置于短边方向上的两端部的区域中过孔的密度高，从而即使在施加了沿着长边方向的拉伸应力的情况下，也可以防止第二导电膜40剥离。
图12是示出本发明的第七实施方式的半导体装置100的正面的图。图12中的C-C′截面与图10相同。在本示例中，层间绝缘膜30也具备阶梯部36。在本示例中，第二导电膜40也沿长边方向(X轴方向)延伸。导线50沿着延伸方向53延伸。
在本示例中，在沿着相对于导线50延伸的延伸方向53平行的方向排列有多个过孔(42，44)的区域(第三区域64a、第四区域64b)所排列的过孔(42，44)的密度比在沿着与导线50延伸的延伸方向53正交的振动方向54排列有多个过孔(42，44)的区域(第一区域62a、第二区域62b)所排列的过孔(42，44)的密度高。除了这一点以外，本实施方式的半导体装置100的结构与图11所示的第六实施方式的半导体装置100的结构相同。因此，省略重复的说明。
在本示例中，沿着延伸方向53排列有多个第一过孔42的第三区域64a处的第一过孔42的密度与沿着延伸方向53排列有多个第二过孔44的第四区域64b处的第二过孔44的密度相等。同样地，沿着与延伸方向53正交的振动方向54排列有多个第一过孔42的第一区域62a处的第一过孔42的密度与沿着振动方向54排列有多个第二过孔44的第二区域62b处的第二过孔44的密度相等。但是，本示例不限于该情况。
在将导线50接合于第二导电膜40的情况下，在接合时施加的超声波的振动方向54的端部，力易于增大。因此，通过使在配置于超声波的振动方向54的两端部的区域、即第三区域64a和第四区域64b中过孔的密度比在配置于与振动方向54正交的方向的两端部的区域中过孔的密度大，从而即使在超声波接合导线50时施加了超声波的情况下，也可防止第二导电膜40剥离。
图13是示出本发明的第八实施方式的半导体装置100的正面的图。图13中的C-C′截面与图10相同。在本示例中，层间绝缘膜30也具备阶梯部36。在本示例中，第二导电膜40可以包括延伸部49a和延伸部49b。图13的示例中，第二导电膜40具有平面形状为长方形的主体部分，并且在主体部分的长边方向(X轴方向)上对置的位置具备第一延伸部49a和第二延伸部49b。除了这一点以外，本实施方式的半导体装置100的构成与第一实施方式至第七实施方式的构成相同。因此，省略重复的说明。
在本示例中，在第二导电膜40，第一延伸部49a和第二延伸部49b从平面形状为长方形的主体部分延伸。但是，本示例的半导体装置100不限于该情况。第二导电膜40可以具有圆形、椭圆形、三角形、多边形等其他形状作为平面形状，第一延伸部49a和第二延伸部49b可以从这样的平面形状延伸。
图14是示出本发明的第九实施方式的半导体装置100的正面的图。图14中的C-C′截面与图10相同。在本示例中，层间绝缘膜30也具备阶梯部36。相对于图13所示的第八实施方式的第二导电膜40包含第一延伸部49a和第二延伸部49b，第九实施方式的第二导电膜40包括第一延伸部49a、第二延伸部49b、第三延伸部49c和第四延伸部49d。
在图14的示例中，第二导电膜40具有平面形状为长方形的主体部分。在主体部分的长边方向(X轴方向)上对置的位置设有第一延伸部49a和第二延伸部49b。进一步地，在主体部分的短边方向(Y轴方向)上对置的位置设有第三延伸部49c和第四延伸部49d。在图14所示的示例中，在第二导电膜40，在X轴方向上和Y轴方向上共计具备两对延伸部(第一延伸部49a、第二延伸部49b、第三延伸部49c和第四延伸部49d。但是，本示例不限于该情况。也可以设置三对以上的延伸部，延伸部延伸的方向也不限于X轴方向和Y轴方向。
第一导电膜20可以与第二导电膜40的延伸部对应地具备延伸部(20a、20b、20c和20d)。另外，在本示例中，过孔(42，44)也可以以所配置的多个过孔(42，44)的密度根据区域而不同的方式配置。在图14所示的示例中，在沿着短边方向(Y轴方向)排列有多个过孔(42，44)的区域(与第一延伸部49a和第二延伸部49b对应的区域)所排列的多个过孔(42，44)的密度可以比在沿着长边方向(X轴方向)排列有多个过孔(42，44)的区域(与第三延伸部49c和第四延伸部49d对应的区域)所排列的多个过孔(42，44)的密度高。
根据本示例，也可以分散第二导电膜40的拉伸应力，缓和第二导电膜40处的应力。另外，通过层间绝缘膜30的阶梯部36，也可以防止第二导电膜40剥离。
图15是示出本发明的第十实施方式的半导体装置100的正面的图。在本示例的半导体装置100中，多个过孔(42，44)排列为多列。除了这一点以外，本示例的半导体装置100的结构与第一实施方式至第九实施方式的半导体装置100的结构相同。特别地，与图9和图10所示的第五实施方式同样地，本示例的半导体装置100的多个过孔(42，44)可以以包围非形成区32的方式排列为环状。若将图9与图15进行比较则可以明确的是，在本示例中，多个过孔(42，44)排列为双重环状。
在本示例中，在第二导电膜40的第一短边，设置有沿着Y轴方向排列为第一列66a的多个第一过孔42以及沿着Y轴方向排列为与第一列66a相邻的第二列66b的多个第一过孔42。Y轴方向是一个方向的一个示例。排列为第一列66a的多个第一过孔42与排列为第二列66b的多个第一过孔42以在Y轴方向上的位置彼此不同的方式配置。换言之，多个第一过孔42交错地配置。
在第二导电膜40的与第一短边对置的第二短边，设有沿Y轴方向排列为第一列66c的多个第二过孔44以及沿Y轴方向排列为与第一列66c相邻的第二列66d的多个第二过孔44。排列为第一列66c的多个第二过孔44与排列为第二列66d的多个第二过孔44以在Y轴方向上的位置彼此不同的方式配置。换言之，多个第二过孔44交错地配置。
进一步地，在本示例中，在第二导电膜40的第一长边，设有沿着X轴方向排列为第一列67a的多个第一过孔42以及沿着X轴方向排列为与第一列67a相邻的第二列67b的多个第一过孔42。X轴方向是一个方向的一个示例。排列为第一列67a的多个第一过孔42与排列为第二列67b的多个第一过孔42以在X轴方向上的位置彼此不同的方式配置。
同样地，在第二导电膜40的与第一长边对置的第二长边，设有沿着X轴方向排列为第一列67c的多个第二过孔44以及沿着X轴方向排列为与第一列67c相邻的第二列67d的多个第二过孔44。排列为第一列67c的多个第二过孔44与排列为第二列67d的多个第二过孔44以在X轴方向上的位置彼此不同的方式配置。
在本示例中，多个过孔(42，44)排列为两列，但多个过孔(42，44)也可以配置为三列以上。另外，在本示例中，多个过孔(42，44)以在列的延伸方向上的位置彼此不同的方式排列。如此，通过多个过孔(42，44)以在列的延伸方向上的位置彼此不同的方式排列，能够维持第二导电膜40的在半导体基板10的正面12的面内方向上的强度。另外，通过使多个过孔(42，44)配置为多列，可防止第二导电膜40剥离。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改进的情况对本领域技术人员来说是显而易见的。根据权利要求书的记载清楚的是，进行了那样的变更或改进的方式也可以包括在本发明的技术范围内。

Claims (14)

1.一种半导体装置，其特征在于，具备：
半导体基板；
第一导电膜，在所述半导体基板的上方，以隔着非形成区的方式至少设置于所述非形成区的两侧，所述非形成区为未设置所述第一导电膜的区域；
层间绝缘膜，包括设置于所述非形成区的第一部分、在隔着所述非形成区的两侧设置于所述第一导电膜的上方的第二部分、以及将所述第一部分与所述第二部分连结的阶梯部；
第二导电膜，设置于所述层间绝缘膜的上方；
多个贯通端子部，贯通所述层间绝缘膜的所述第二部分而将所述第一导电膜与所述第二导电膜电连结；以及
导线，在所述层间绝缘膜的所述第一部分的上方，与所述第二导电膜接合，
所述多个贯通端子部至少包括一个以上的第一贯通端子部和一个以上的第二贯通端子部，所述一个以上的第一贯通端子部与所述一个以上的第二贯通端子部设置于隔着所述导线的接合部而彼此对置的位置，
所述第二导电膜具备长方形的主体部分和从该主体部分的对置的2边的对置的位置延伸的延伸部，在所述延伸部具备所述贯通端子部。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二导电膜的在所述第一部分的上方的厚度比所述第二导电膜的在所述第二部分的上方的厚度厚。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电膜以包围所述非形成区的方式形成为环状，
所述多个贯通端子部以包围所述非形成区的方式排列为环状。
4.根据权利要求1或2所述的半导体装置，其特征在于，所述第二导电膜沿平行于所述半导体基板的正面的长边方向延伸，
在沿着所述长边方向排列有所述多个贯通端子部的区域所排列的所述贯通端子部的密度与在沿着短边方向排列有所述多个贯通端子部的区域所排列的所述贯通端子部的密度不同，所述短边方向与所述长边方向正交。
5.根据权利要求4所述的半导体装置，其特征在于，在沿着所述短边方向配置有所述多个贯通端子部的区域所配置的所述贯通端子部的密度比在沿着所述长边方向配置有所述多个贯通端子部的区域所配置的所述贯通端子部的密度高。
6.根据权利要求1或2所述的半导体装置，其特征在于，在沿着相对于所述导线延伸的方向平行的方向排列有所述多个贯通端子部的区域所排列的所述贯通端子部的密度比在沿着与所述导线延伸的方向正交的方向排列有所述多个贯通端子部的区域所排列的所述贯通端子部的密度高。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述第一导电膜包括布线膜和虚设膜，所述布线膜会有电流流通，所述虚设膜以与所述布线膜隔着所述导线的所述接合部的方式配置于与所述布线膜相反一侧且不会有电流流通，
所述布线膜介由所述第一贯通端子部而与所述第二导电膜电连结，
所述虚设膜介由所述第二贯通端子部而与所述第二导电膜电连结，
所述布线膜与所述虚设膜电分离。
8.根据权利要求1或2所述的半导体装置，其特征在于，所述导线和所述第二导电膜由含有铜的材料形成。
9.根据权利要求1或2所述的半导体装置，其特征在于，所述第二导电膜的厚度为1μm以上。
10.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电膜具有沟部，
所述多个贯通端子部的端部分别插入到所述沟部。
11.根据权利要求1或2所述的半导体装置，其特征在于，所述多个贯通端子部排列为多列。
12.根据权利要求11所述的半导体装置，其特征在于，沿着一个方向排列为第一列的多个贯通端子部与沿着所述一个方向排列为与所述第一列相邻的第二列的多个贯通端子部以在所述一个方向上的位置彼此不同的方式配置。
13.根据权利要求1或2所述的半导体装置，其特征在于，所述贯通端子部通过所述第二导电膜的一部分被埋入到设置于所述层间绝缘膜的导通孔而形成。
14.一种半导体装置，其特征在于，具备：
半导体基板；
第一导电膜，设置于所述半导体基板的上方；
层间绝缘膜，覆盖所述第一导电膜；
第二导电膜，设置于所述层间绝缘膜的上方；
导线，与所述第二导电膜接合；以及
多个贯通端子部，贯通所述层间绝缘膜而将所述第一导电膜与所述第二导电膜电连结，
所述第一导电膜包括布线膜和虚设膜，所述布线膜会有电流流通，所述虚设膜以与所述布线膜隔着所述导线的接合部的方式配置于与所述布线膜相反一侧且不会有电流流通，
所述多个贯通端子部至少包括将所述布线膜与所述第二导电膜电连结的一个以上的第一贯通端子部、以及将所述虚设膜与所述第二导电膜电连结的一个以上的第二贯通端子部，
所述第二导电膜具备长方形的主体部分和从该主体部分的对置的2边的对置的位置延伸的延伸部，在所述延伸部具备所述贯通端子部。
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