CN110098452B - 电介质滤波器 - Google Patents

Abstract

本发明提供电介质滤波器，该电介质滤波器具备：第一输入/输出端口、第二输入/输出端口、偶数个电介质谐振器、以及用于将第一输入/输出端口和第二输入/输出端口电容耦合的电容器，偶数个电介质谐振器设置在电路结构上第一输入/输出端口和第二输入/输出端口之间，以电路结构上邻接的两个电介质谐振器磁耦合的方式构成。

Description

电介质滤波器

技术领域

本发明涉及包括多个电介质谐振器的电介质滤波器。

背景技术

目前，第五代移动通信系统(以下称为5G)正在标准化。在5G中，为了扩展频带，正在研究10GHz以上的频带，特别是10～30GHz的准毫米波段或30～300GHz的毫米波段的利用。

通信装置中使用的电子部件有包括多个谐振器的带通滤波器。包括多个电介质谐振器的电介质滤波器有望用作10GHz以上频带的带通滤波器。

然而，作为带通滤波器的优选特性之一，可以举出，在第一通带附近区域和第二通带附近区域中的至少一个中插入损耗急剧变化的特性，其中，上述第一通带附近区域低于通带并靠近通带的频率区域，上述第二通带附近区域是高于通带并靠近通带的频率区域。这样的特性，例如，可以通过在插入损耗频率特性中的第一通带附近区域和第二通带附近区域中的至少一个中产生衰减极点来实现。

此外，作为在电路结构上以邻接的两个谐振器电磁耦合的方式构成的具备三个以上谐振器的带通滤波器中，在插入损耗的频率特性中产生一个以上衰减极点的方法，有使电路结构上不邻接的两个谐振器电磁耦合的方法。

日本专利申请公开JP2000-13107号公报中记载了一种技术，在电路结构上以邻接的两个电介质块电磁耦合的方式构成的具备多个电介质块的电介质滤波器中，通过使电路结构上不邻接的两个电介质块电磁耦合，从而在插入损耗的频率特性中产生一个以上的衰减极点。

现有技术中，在包括多个电介质谐振器的电介质滤波器中，在使电路结构上不邻接的两个电介质谐振器电磁耦合的情况下，必须设计一种结构以实现该电磁耦合，其结果，导致电介质滤波器的结构变得复杂的问题。

发明内容

发明要解决的技术问题

本发明的目的是提供一种电介质滤波器，其结构简单并且能够在插入损耗的频率特性中产生两个衰减极点。

用于解决技术问题的手段

本发明的电介质滤波器包括：第一输入/输出端口、第二输入/输出端口、偶数个电介质谐振器、以及用于将第一输入/输出端口和第二输入/输出端口电容耦合的电容器。偶数个电介质谐振器在电路结构上设置在第一输入/输出端口和第二输入/输出端口之间，以电路结构上邻接的两个电介质谐振器磁耦合的方式构成。

在本发明的电介质滤波器中，偶数个电介质谐振器可以包括：电路结构上最靠近第一输入/输出端口的第一输入/输出级谐振器、以及电路结构上最靠近第二输入/输出端口的第二输入/输出级谐振器。在这种情况下，电介质滤波器还可以具备：电路结构上设置在第一输入/输出端口和第一输入/输出级谐振器之间的第一移相器、以及电路结构上设置在第二输入/输出端口和第二输入/输出级谐振器之间的第二移相器。

第一移相器可以以相对于第一输入/输出级谐振器电容耦合的方式构成，第二移相器可以以相对于第二输入/输出级谐振器电容耦合的方式构成。

此外，本发明的电介质滤波器还可以具备用于构成偶数个电介质谐振器和电容器的结构体。结构体包括：偶数个谐振器主体部，其对应于偶数个电介质谐振器，并且分别由具有第一相对介电常数的第一电介质构成；以及周围电介质部，其存在于偶数个谐振器主体部的周围，并且由具有小于第一相对介电常数的第二相对介电常数的第二电介质构成。

结构体还可以包括由导体构成的屏蔽部。屏蔽部以周围电介质部的至少一部分介于偶数个谐振器主体部和屏蔽部之间的方式，配置在偶数个谐振器主体部的周围。在这种情况下，偶数个谐振器主体部中的每一个都可以不与屏蔽部接触。

此外，结构体可以包括分离导体层，该分离导体层由导体构成，并且将存在偶数个谐振器主体部的区域和存在电容器的区域分离。

在电介质滤波器具备上述结构体的情况下，偶数电介质谐振器可以包括：电路结构上最靠近第一输入/输出端口的第一输入/输出级谐振器、电路结构上最靠近第二输入/输出端口的第二输入/输出级谐振器、电路结构上位于第一输入/输出级谐振器和第二输入/输出级谐振器之间的两个以上中间谐振器。在这种情况下，偶数个谐振器主体部可以包括：对应于第一输入/输出级谐振器的第一输入/输出级谐振器主体部、对应于第二输入/输出级谐振器的第二输入/输出级谐振器主体部、和对应于两个以上中间谐振器的两个以上中间谐振器主体部。此外，第一输入/输出级谐振器主体部和第二输入/输出级谐振器主体部可以不经由任何两个以上中间谐振器主体部而物理上邻接。此外，结构体还可以包括分隔部，该分隔部由导体构成，并且以在第一输入/输出级谐振主体部和第二输入/输出级谐振器主体部之间通过的方式设置。

根据本发明的电介质滤波器，可以以简单的结构在插入损耗的频率特性中产生两个衰减极点。

本发明的其它目的、特征和优点从以下的说明而充分清楚。

附图说明

图1是示出本发明的第一实施方式所涉及的电介质滤波器的内部的立体图。

图2是示出本发明的第一实施方式所涉及的电介质滤波器的内部的侧视图。

图3是示出本发明的第一实施方式所涉及的电介质滤波器的内部的俯视图。

图4是示出本发明的第一实施方式所涉及的电介质滤波器的等效电路的电路图。

图5是示出图1所示的周围电介质部中的第1层电介质层的图案形成面的俯视图。

图6是示出图1所示的周围电介质部中的第2层电介质层的图案形成面的俯视图。

图7是示出图1所示的周围电介质部中的第3层电介质层的图案形成面的俯视图。

图8是示出图1所示的周围电介质部中的第4层电介质层的图案形成面的俯视图。

图9是示出图1所示的周围电介质部中的第5层至第8层电介质层的图案形成面的俯视图。

图10是示出图1所示的周围电介质部中的第9层电介质层的图案形成面的俯视图。

图11是示出图1所示的周围电介质部中的第10层至第30层电介质层的图案形成面的俯视图。

图12是示出图1所示的周围电介质部中的第31层电介质层的图案形成面的俯视图。

图13是示出图1所示的周围电介质部中的第32层电介质层的图案形成面的俯视图。

图14是用于说明本发明的第一实施方式所涉及的电介质滤波器中的两个电介质谐振器之间的磁耦合的俯视图。

图15是用于说明本发明的第一实施方式所涉及的电介质滤波器中的两个电介质谐振器之间的磁耦合的立体图。

图16是示出本发明的第一实施方式所涉及的电介质滤波器的特性的第一个示例的特性图。

图17是示出本发明的第一实施方式所涉及的电介质滤波器的特性的第二示例的特性图。

图18是用于说明本发明的第一实施方式所涉及的电介质滤波器中的第一和第二移相器的作用的特性图。

图19是示出本发明的第二实施方式所涉及的电介质滤波器的内部的立体图。

图20是示出本发明的第二实施方式所涉及的电介质滤波器的等效电路的电路图。

图21是示出图19所示的周围电介质部中的第1层电介质层的图案形成面的俯视图。

图22是示出图19所示的周围电介质部中的第2层电介质层的图案形成面的俯视图。

图23是示出图19所示的周围电介质部中的第3层电介质层的图案形成面的俯视图。

图24是示出图19所示的周围电介质部中的第4层电介质层的图案形成面的俯视图。

图25是示出图19所示的周围电介质部中的第5层至第8层电介质层的图案形成面的俯视图。

图26是示出图19所示的周围电介质部中的第9层电介质层的图案形成面的俯视图。

图27是示出图19所示的周围电介质部中的第10层至第30层电介质层的图案形成面的俯视图。

图28是示出图19所示的周围电介质部中的第31层电介质层的图案形成面的俯视图。

图29是示出图19所示的周围电介质部中的第32层电介质层的图案形成面的俯视图。

图30是示出本发明的第二实施方式所涉及的电介质滤波器的特性的一个示例的特性图。

图31是示出本发明的第三实施方式所涉及的电介质滤波器的内部的立体图。

图32是示出本发明第三实施方式所涉及的电介质滤波器的等效电路的电路图。

图33是示出图31所示的周围电介质部中的第1层电介质层的图案形成面的俯视图。

图34是示出图31所示的周围电介质部中的第2层电介质层的图案形成面的俯视图。

图35是示出图31所示的周围电介质部中的第3层电介质层的图案形成面的俯视图。

图36是示出图31所示的周围电介质部中的第4层电介质层的图案形成面的俯视图。

图37是示出图31所示的周围电介质部中的第5层至第8层电介质层的图案形成面的俯视图。

图38是示出图31所示的周围电介质部中的第9层电介质层的图案形成面的俯视图。

图39是示出图31所示的周围电介质部中的第10层至第30层电介质层的图案形成面的俯视图。

图40是示出图31中所示的周围电介质部中的第31层电介质层的图案形成面的俯视图。

图41是示出图31所示的周围电介质部中的第32层电介质层的图案形成面的俯视图。

图42是示出本发明第三实施方式所涉及的电介质滤波器的特性的一个示例的特性图。

具体实施方式

[第一实施方式]

以下，参照附图针对本发明的实施方式进行详细说明。首先，参照图1至图4，针对本发明的第一实施方式所涉及的电介质滤波器的构成进行说明。图1是示出本实施方式所涉及的电介质滤波器的内部的立体图。图2是示出本实施方式所涉及的电介质滤波器的内部的侧视图。图3是示出本实施方式所涉及的电介质滤波器的内部的俯视图。图4是示出本实施方式所涉及的电介质滤波器的等效电路的电路图。

本实施方式所涉及的电介质滤波器1具有带通滤波器的功能。如图4所示，电介质滤波器1具备：第一输入/输出端口5A、第二输入/输出端口5B、偶数个电介质谐振器、用于使第一输入/输出端口5A和第二输入/输出端口5B电容耦合的电容器C10。

电容器C10具有连接到第一输入/输出端口5A的第一端、连接到第二输入/输出端口5B的第二端，并且设置在第一输入/输出端口5A和第二输入/输出端口5B之间。

偶数个电介质谐振器在电路结构上设置在第一输入/输出端口5A和第二输入/输出端口5B之间，以电路结构上邻接的两个电介质谐振器磁耦合的方式构成。另外，在本申请中，“电路结构上”的表述用于表示电路图上的配置，而不是物理构成中的配置。

在本实施方式中，特别地，如图4所示，示出电介质滤波器1具备四个电介质谐振器2A、2B、2C、2D的示例。介电谐振器2A、2B、2C、2D在电路结构上从第一输入/输出端口5A侧按顺序排列。电介质谐振器2A、2B、2C、2D以电介质谐振器2A、2B在电路结构上邻接地磁耦合，电介质谐振器2B、2C在电路结构上邻接地磁耦合，且电介质谐振器2C、2D在电路结构上邻接地磁耦合的方式构成。每个电介质谐振器2A、2B、2C、2D具有电感和电容器。

以下，也将电路结构上最靠近第一输入/输出端口5A的电介质谐振器2A称为第一输入/输出级谐振器2A，并且也将电路结构上最靠近第二输入/输出端口5B的电介质谐振器2D称为第二输入/输出级谐振器2D。此外，也将电路结构上位于第一输入/输出级谐振器2A和第二输入/输出级谐振器2D之间的两个电介质谐振器2B、2C称为中间谐振器2B、2C。

如图4所示，电介质滤波器1还具备第一移相器11A和第二移相器11B。第一移相器11A和第二移相器11B各自分别相对于通过其的信号引起位相变化。以下，将第一移相器11A和第二移相器11B中的各自中的位相的变化量称为位相变化量。

第一移相器11A在电路结构上设置在第一输入/输出端口5A和第一输入/输出级谐振器2A之间。第一移相器11A以相对于第一输入/输出级谐振器2A电容耦合的方式构成。在图4中，由附图标记C11A表示的电容器的符号表示第一移相器11A和第一输入/输出级谐振器2A之间的电容耦合。

第二移相器11B在电路结构上设置在第二输入/输出端口5B和第二输入/输出级谐振器2D之间。第二移相器11B以相对于第二输入/输出级谐振器2D电容耦合的方式构成。在图4中，由附图标记C11B表示的电容器的符号表示第二移相器11B和第二输入/输出级谐振器2D之间的电容耦合。

此外，如图1至3所示，电介质滤波器1具备第一和第二输入/输出端口5A、5B、电介质谐振器2A、2B、2C、2D、电容器C10、以及用于构成第一和第二移相器11A、11B的结构体20。

结构体20包括：偶数个谐振器主体部，其分别与偶数个电介质谐振器对应并且由具有第一相对介电常数的第一电介质构成；周围电介质部4，其存在于偶数个谐振器主体部周围并且由具有小于第一相对介电常数的第二相对介电常数的第二电介质构成。特别是在该实施方式中，结构体20包括对应于四个电介质谐振器2A、2B、2C、2D的四个谐振器主体部3A、3B、3C、3D。

以下，也将对应于第一输入/输出级谐振器2A的谐振器主体部3A称为第一输入/输出级谐振器主体部3A，也将对应于第二输入/输出级谐振器2D的谐振器主体部3D称为第二输入/输出级谐振器主体部3D。此外，也将对应于中间谐振器2B、2C的谐振器主体部3B、3C称为中间谐振器主体部3B、3C。

在本实施方式中，周围电介质部4由多个电介质层层叠而成的叠层体构成。在此，如图1至图3所示，定义X方向、Y方向和Z方向。X方向、Y方向和Z方向彼此正交。在本实施方式中，将多个电介质层的层叠方向(图1中朝向上侧的方向)设为Z方向。

周围电介质部4形成为具有外表面的长方体形状。周围电介质部4的外表面包括位于Z方向上的相反侧的下表面4a和上表面4b以及连接下表面4a和上表面4b的四个侧面4c、4d、4e、4f。侧面4c、4d位于Y方向上的相反侧。侧面4e、4f位于X方向上的相反侧。

在图1所示的示例中，谐振器主体部3A～3D的各自具有中心轴线朝向Z方向的圆柱形状。但是，谐振器主体部3A～3D的各自的形状不限于圆柱形，例如可以是四棱柱形状。另外，谐振器主体部3A～3D的各自可以分别由由第一电介质构成的多根棒状部件的集合体构成。

谐振器主体部3A～3D以谐振器主体部3A、3B磁耦合，谐振器主体部3B、3C磁耦合，并且谐振器主体部3C、3D磁耦合的方式构成。

如图1所示，结构体20还包括分别由导体构成的分离导体层6和屏蔽部7。

分离导体层6将存在谐振器主体部3A～3D的区域和存在电容器C10的区域分离。

屏蔽部7以周围电介质部4的至少一部分介于谐振器主体部3A～3D与屏蔽部7之间的方式设置在谐振器主体部3A～3D的周围。

在本实施方式中，分离导体层6也兼作屏蔽部7的一部分。屏蔽部7包括分离导体层6、屏蔽导体层72和连接部71。另外，在图3中，省略了屏蔽导体层72。

分离导体层6和屏蔽导体层72在周围电介质部4的内部配置在Z方向上彼此分开的位置处。分离导体层6配置在周围电介质部4的下表面4a的附近。屏蔽导体层72配置在周围电介质部4的上表面4b的附近。谐振器主体部3A～3D配置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。谐振器主体部3A～3D的各自具有最靠近分离导体层6的下端面和最靠近屏蔽导体层72的上端面。

连接部71电连接分离导体层6和屏蔽导体层72。连接部71包括多个通孔列71T。多个通孔列71T中的各自包括串联连接的两个以上的通孔。分离导体层6、屏蔽导体层72和连接部71以围绕谐振器主体部3A～3D的方式配置。谐振器主体部3A～3D的各自都不与屏蔽部7接触。

如图1和图3所示，第一输入/输出级谐振器主体部3A和第二输入/输出级谐振器主体部3D不经由任何中间谐振器主体部3B、3C而物理上邻接。谐振器主体部3A、3D沿X方向配置在周围电介质部4的侧面4c的附近。谐振器主体部3B、3C沿X方向配置在周围电介质部4的侧面4d的附近。

如图1所示，结构体20还包括分别由导体构成的分隔部8、接地层9以及连接部12。

分隔部8用于使得在第一输入/输出级谐振器主体部3A和第二输入/输出级谐振器主体部3D之间不发生磁耦合。分隔部8设置成通过第一输入/输出级谐振器主体部3A和第二输入/输出级谐振器主体部3D之间。分隔部8电连接分离导体层6和屏蔽导体层72。分隔部8包括多个通孔列8T。多个通孔列8T中的各自包括串联连接的两个以上的通孔。

接地层9配置于周围电介质部4的下表面4a。连接部12电连接接地层9和分离导体层6。连接部12包括多个通孔列12T。多个通孔列12T中的各自包括串联连接的两个以上的通孔。

从Z方向观察的接地层9、分离导体层6和屏蔽导体层72的形状都是矩形。

如图1所示，结构体20还包括分别由导体构成的耦合调节部13、14、15。

耦合调节部13用于调节谐振器主体部3A、3B之间的磁耦合的大小。耦合调节部14用于调节谐振器主体部3B、3C之间的磁耦合的大小。耦合调节部15用于调节谐振器主体部3C、3D之间的磁耦合的大小。耦合调节部13、14、15各自电连接分离导体层6和屏蔽导体层72。

在图1所示的示例中，耦合调节部13包括一个通孔列13T。耦合调节部14包括多个通孔列14T。耦合调节部15包括一个通孔列15T。通孔列13T、14T、15T各自包括串联连接的两个以上的通孔。

电介质谐振器2A由谐振器主体3A、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器2B由谐振器主体部3B、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器2C由谐振器主体3C、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器2D由谐振器主体部3D、周围电介质部4的至少一部分和屏蔽部7构成。

在本实施方式中，电介质谐振器2A～2D的各自的谐振器模式是TM模式。由电介质谐振器2A～2D产生的电磁场存在于谐振器主体部3A～3D的内部和外部。屏蔽部7具有将谐振器主体部3A～3D的外部的电磁场围在由屏蔽部7围绕的区域内的功能。

接下来，参照图5至图13，针对构成周围电介质部4的多个电介质层、形成于多个电介质层的多个导体层、以及多个通孔的构成的一个示例进行说明。在该示例中，周围电介质部4具有层叠而成的32层的电介质层。以下，将该32层电介质层从底部起依次称为第1层至第32层电介质层。而且，将第1层至第32层电介质层用附图标记31～62表示。在图5至图12中，多个小圆圈表示多个通孔。

图5示出了第1层电介质层31的图案形成面。在电介质层31的图案形成面上，形成有接地层9、构成第一输入/输出端口5A的导体层311和构成第二输入/输出端口5B的导体层312。在接地层9中，形成有两个圆形孔9a、9b。导体层311配置在孔9a的内侧，导体层312配置在孔9b的内侧。

此外，在电介质层31中，形成有连接到导体层311的通孔31T1和连接到导体层312的通孔31T2。在电介质层31中，还形成有构成多个通孔列12T的一部分的多个通孔12T1。在图5中，除了通孔31T1、31T2之外的多个通孔都是通孔12T1。多个通孔12T1连接到接地层9。

图6示出第2层电介质层32的图案形成面。在电介质层32的图案形成面，形成有在X方向上伸长的导体层321、322。导体层321、322各自具有位于彼此相反侧的第一端和第二端。导体层321的第一端和导体层322的第一端彼此相对。导体层321中的第一端的附近部分连接有图5中所示的通孔31T1。导体层322中的第一端的附近部分连接有图5中所示的通孔31T2。

此外，电介质层32上形成有连接到导体层321中的第二端的附近部分的通孔32T1和连接到导体层322中的第二端的附近部分的通孔32T2。电介质层32上还形成有构成多个通孔列12T的一部分的多个通孔12T2。在图6中，除了通孔32T1、32T2之外的多个通孔都是通孔12T2。多个通孔12T2上连接有图5中所示的多个通孔12T1。

图7示出第3层电介质层33的图案形成面。在电介质层33的图案形成面上，形成有沿X方向伸长的导体层331。导体层331的一部分经由电介质层32面对导体层321中的第一端的附近部分。导体层331的另一部分经由电介质层32面对导体层322中的第一端的附近部分。

此外，电介质层33上形成有通孔33T1、33T2和构成多个通孔列12T的一部分的多个通孔12T3。通孔33T1、33T2上分别连接有图6所示的通孔32T1、32T2。在图7中，除了通孔33T1、33T2之外的多个通孔都是通孔12T3。多个通孔12T3上连接有图6中所示的多个通孔12T2。

图8示出了第4层电介质层34的图案形成面。在电介质层34的图案形成面上形成有分离导体层6。分离导体层6上形成有两个矩形孔6a、6b。

此外，电介质层34上形成有通孔34T1、34T2。电介质层34上还形成有分别构成通孔列8T，13T，14T，15T，71T的一部分的通孔8T1、13T1、14T1、15T1、71T1。在图8中，除了通孔34T1、34T2、8T1、13T1、14T1、15T1之外的多个通孔都是通孔71T1。

通孔34T1设置在孔6a的内侧，通孔34T2设置在孔6b的内侧。通孔34T1、34T2上分别连接有图7中所示的通孔33T1、33T2。

在图8中，除了通孔34T1、34T2之外的所有通孔都连接到分离导体层6。分离导体层6具有矩形的外缘。多个通孔71T1连接到分离导体层6中的外缘的附近部分。

图9示出第5层至第8层的电介质层35～38的图案形成面。电介质层35～38的各自上形成有通孔35T1、35T2。电介质层35～38的各自上还形成有分别构成通孔列8T、13T、14T、15T、71T的一部分的通孔8T2、13T2、14T2、15T2、71T2。在图9中，除了通孔35T1、35T2、8T2、13T2、14T2、15T2之外的多个通孔都是通孔71T2。

形成于第5层的介电层35上的通孔35T1、35T2、8T2、13T2、14T2、15T2、71T2上分别连接有图8所示的通孔34T1、34T2、8T1、13T1、14T1、15T1、71T1。在电介质层35～38上，上下邻接的相同附图标记的通孔彼此连接。

图10示出第9层电介质层39的图案形成面。电介质层39的图案形成面上形成有导体层391、392。导体层391、392上分别连接有形成于第8层电介质层38的通孔35T1、35T2。

此外，电介质层39上形成有分别构成通孔列8T、13T、14T、15T、71T的一部分的通孔8T3、13T3、14T3、15T3、71T3。在图10中，除了通孔8T3、13T3、14T3、15T3之外的多个通孔都是通孔71T3。

形成于电介质层39上的通孔8T3、13T3、14T3、15T3、71T3分别连接有形成于第8层电介质层38上的通孔8T2、13T2、14T2、15T2、71T2。

图11示出了第10层至第30层的电介质层40～60的图案形成面。在电介质层40～60的每一个上，形成有分别构成通孔列8T、13T、14T、15T、71T的一部分的通孔8T4、13T4、14T4、15T4、71T4。在图11中，除了通孔8T4、13T4、14T4、15T4之外的多个通孔都是通孔71T4。

形成于第10层的电介质层40上的通孔8T4、13T4、14T4、15T4、71T4上分别连接有图10中所示的通孔8T3、13T3、14T3、15T3、71T3。在电介质层40～60中，上下邻接的相同附图标记的通孔彼此连接。

谐振器主体部3A～3D以贯穿电介质层40～60的方式设置。图10所示的导体层391经由电介质层39与谐振器主体部3A的下端面相对。图10中所示的导体层392经由电介质层39与谐振器主体部3D的下端面相对。

图12示出了第31层电介质层61的图案形成面。电介质层61上形成有分别构成通孔列8T、13T、14T、15T、71T的一部分的通孔8T5、13T5、14T5、15T5和71T5。在图12中，除了通孔8T5、13T5、14T5、15T5之外的多个通孔都是通孔71T5。

形成在电介质层61上的通孔8T5、13T5、14T5、15T5、71T5上分别连接有形成在第30层电介质层60上的通孔8T4、13T4、14T4、15T4、71T4。

图13示出了第32层电介质层62的图案形成面。电介质层62的图案形成面上形成有屏蔽导体层72。在屏蔽导体层72上连接有图12中所示的通孔8T5、13T5、14T5、15T5、71T5。

周围电介质部4以图5中所示的电介质层31的图案形成面成为周围电介质部4的下表面4a的方式，通过层叠电介质层31～62而构成。

图4所示的电容器C10由图7所示的导体层331、图6所示的导体层321、322以及它们之间的电介质层32构成。电容器C10设置在结构体20内的分离导体层6和接地层9之间的区域中。如上所述，谐振器主体部3A～3D配置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。由此，分离导体层6将存在谐振器主体部3A～3D的区域和存在电容器C10的区域分离。

构成连接部12的多个通孔列12T中的一部分通孔列12T以包围构成电容器C10的导体层321、322、331的方式配置。

如图2所示，导体层321和导体层391通过由串联连接的通孔32T1、33T1、34T1、35T1构成的通孔列11AT连接。另外，导体层322和导体层392通过由串联连接的通孔32T2、33T2、34T2、35T2构成的通孔列11BT连接。

第一移相器11A由导体层321和通孔列11AT构成。第二移相器11B由导体层322和通孔列11BT构成。

导体层391经由电介质层39与谐振器主体部3A的下端面相对。由此，实现第一移相器11A与第一输入/输出级谐振器2A之间的电容耦合C11A。导体层392经由电介质层39与谐振器主体部3D的下端面相对。由此，实现第二移相器11B与第二输入/输出级谐振器2D之间的电容耦合C11B。

另外，电介质层31、32、33可以不是周围电介质部4的构成要素，周围电介质部4可以由层叠而成的电介质层34～62构成。在这种情况下，构成电介质层31、32、33的电介质的相对介电常数可以为构成谐振器主体部3A～3D的第一电介质的第一相对介电常数以上。

在此，参照图14和图15，参照模拟结果对电路结构上两个邻接电介质谐振器之间的磁耦合进行说明。图14是模拟中使用的模型的俯视图。图15是该模型的立体图。该模型具备对应于两个电介质谐振器的两个谐振器主体部3M1、3M2、围绕它们的周围电介质部和屏蔽部，用于调节两个谐振器主体部3M1、3M2之间的磁耦合的大小的耦合调节部。

在图14和15中，通过使用多个箭头表示磁场的分布。箭头的方向表示磁场的方向，箭头的大小表示磁场的大小。在图14和15所示的模型中，当两个电介质谐振器在TM模式下谐振时，在谐振器主体部3M1、3M2周围，产生如图14和15所示的分布的磁场。该磁场的一部分穿过谐振器主体3M1、3M2之间的平面。由此，实现两个电介质谐振器之间的磁耦合。

接下来，针对本实施方式所涉及的电介质滤波器1的制造方法进行说明。该制造方法包括：制备烧成前层叠体的工序，该烧成前层叠体在后面烧成而成为结构体20；以及将烧成前层叠体烧成而完成结构体20的工序。

在制备烧成前层叠体的工序中，首先，制备成为多个电介质层31～62的多个烧成前陶瓷片。接下来，在与形成有多个通孔的电介质层对应的陶瓷片上形成多个烧成前通孔。此外，在与形成有一个以上的导体层的电介质层对应的陶瓷片上，形成一个以上的烧成前导体层。以下，将形成有多个烧成前通孔和一个以上的烧成前导体层的至少一者后的陶瓷片称为烧成前薄片。

在制备烧成前层叠体的工序中，接下来，层叠对应于图11中所示的电介质层40～60的多个烧成前薄片，形成烧成前层叠体的一部分。接下来，在该烧成前层叠体的一部分上形成四个用于容纳谐振器主体部3A～3D的容纳部。接下来，将谐振器主体部3A～3D容纳在这四个容纳部中。接下来，将上述烧成前层叠体的一部分和构成烧成前层叠体的剩余部分的多个烧成前薄片层叠，完成烧成前层叠体。

接下来，针对本实施方式所涉及的电介质滤波器1的作用和效果进行说明。电介质滤波器1具有带通滤波器的功能。电介质滤波器1以通带存在于例如10～30GHz的准毫米波段或30～300GHz的毫米波段的方式而被设计并构成。另外，通带例如是插入损耗从插入损耗的最小值仅变大3dB的两个频率之间的频带。

电介质滤波器1包括：偶数个电介质谐振器2A～2D，其构成为电路结构上邻接的两个电介质谐振器磁耦合，以及电容器C10，其用于使第一输入/输出端口5A和第二输入/输出端口5B电容耦合。根据具有这种构成的电介质滤波器1，在插入损耗的频率特性中，可以在低于通带并且靠近通带的频率区域，即第一通带附近区域中产生第一衰减极点，在高于通带并且靠近通带的频率区域，即第二通带附近区域中产生第二衰减极点。

在电介质滤波器1的插入损耗的频率特性中产生第一和第二衰减极点的两个频率是采用的电介质滤波器1的偶模阻抗Ze和电介质滤波器1的奇模阻抗Zo之差的绝对值|Ze-Zo|取得最小值的两个频率。在本实施方式所涉及的电介质滤波器1中，绝对值|Ze-Zo|取得最小值的两个频率之一存在于第一通带附近的区域中，两个频率中的另一个存在于第二通带附近的区域中。因此，根据电介质滤波器1，可以在第一通带附近区域中产生第一衰减极点，并且在第二通带附近区域中产生第二衰减极点。因此，根据本实施方式，可以实现插入损耗在第一和第二通带附近的区域中急剧变化的电介质滤波器1的特性。

另外，当设置在第一输入/输出端口5A和第二输入/输出端口5B之间的电介质谐振器的数量是奇数时，即使使第一输入/输出端口5A和第二输入/输出端口5B电容耦合，也仅在第一通带附近的区域中产生衰减极点。

此外，当设置在第一输入/输出端口5A和第二输入/输出端口5B之间的电介质谐振器的数量是四个以上的偶数，并且使电路结构上最靠近第一输入/输出端口5A的电介质谐振器和电路结构上最靠近第二输入/输出端口5B的电介质谐振器发生磁耦合时，仅在第二通带附近的区域中产生衰减极点。

此外，在电介质滤波器1中，可以通过调节第一和第二移相器11A、11B的各自中的位相变化量来调节电介质滤波器1的插入损耗的频率特性。通过改变第一和第二移相器11A、11B的各自的长度，可以改变第一和第二移相器11A、11B的各自中的位相变化量。

以下，参照图16至18，针对模拟获得的电介质滤波器1的特性的示例进行说明。

图16示出其构成为不设置第一和第二移相器11A、11B，而将第一输入/输出端口5A电容耦合到电介质谐振器2A，并第二输入/输出端口5B电容耦合到电介质谐振器2D的电介质滤波器1的特性的示例。图17示出了当第一和第二移相器11A、11B的各自在29GHz的频率下位相变化量成为74.4°时的电介质滤波器1的特性的示例。在图16和17中，实线表示插入损耗的频率特性，虚线表示上述绝对值|Ze-Zo|的频率特性。此外，在图16和17中，横轴表示频率，左侧纵轴表示插入损耗，右侧纵轴表示绝对值|Ze-Zo|。

从图16和17可以理解，通过设置第一和第二移相器11A、11B，并且将第一和第二移相器11A、11B的各自中的位相变化量设置为适当的大小，与不设置第一和第二移相器11A、11B的情况相比，使第一衰减极点产生的频率和第二衰减极点产生的频率靠近通带，可以实现第一和第二通带区域中插入损耗急剧变化的电介质滤波器1的特性。

图18示出当改变第一和第二移相器11A、11B的各个中的位相变化量时的电介质滤波器1的插入损耗的频率特性的变化。在图18中，由附图标记81表示的曲线表示当使上述位相变化量在29GHz的频率下成为70°时的特性。另外，由附图标记82表示的曲线示出当使上述位相变化量在29GHz的频率下成为75°时的特性。标号83表示的曲线表示当上述位相变化量在29GHz的频率下成为80°时的特性。在图18中，横轴表示频率，纵轴表示插入损耗。

从图18可以理解，通过调整上述位相变化量，可以调整电介质滤波器1的插入损耗的频率特性。

此外，在电介质滤波器1中，通过使电路结构上不邻接的两个电介质谐振器不电磁耦合，而使第一输入/输出端口5A和第二输入/输出端口5B电容耦合，从而能够在插入损耗的频率特性中产生两个衰减极点。第一输入/输出端口5A和第二输入/输出端口5B之间的电容耦合可以通过简单的结构的电容器C10来实现。

如上所述，根据本实施方式所涉及的电介质滤波器1，可以以简单的结构在插入损耗的频率特性中产生两个衰减极点。

此外，在本实施方式中，结构体20包括分离导体层6，该分离导体层6将存在谐振器主体部3A～3D的区域和存在电容器C10的区域分离。由此，根据本实施方式，可以在不影响谐振器主体部3A～3D的周围的电磁场的情况下实现第一输入/输出端口5A和第二输入/输出端口5B之间的电容耦合。

此外，在本实施方式中，第一输入/输出级谐振器主体部3A和第二输入/输出级谐振器主体部3D不经由任何中间谐振器主体部3B、3C而物理地邻接。因此，根据本实施方式，第一输入/输出端口5A和第二输入/输出端口5B可以彼此靠近，结果，可以容易地构成电容器C10。

[第二实施方式]

接下来，针对本发明的第二实施方式进行说明。图19是示出本实施方式所涉及的电介质滤波器内部的立体图。图20是示出本实施方式所涉及的电介质滤波器的等效电路的电路图。

如图20所示，替代第一实施方式所涉及的电介质滤波器1中的四个电介质谐振器2A、2B、2C、2D，本实施方式所涉及的电介质滤波器101具备设置在电路结构上第一输入/输出端口5A和第二输入/输出端口5B之间的六个电介质谐振器102A、102B、102C、102D、102E、102F。

介电谐振器102A、102B、102C、102D、102E、102F在电路结构上从第一输入/输出端口5A侧按顺序配置。电介质谐振器102A～102F构成为，电介质谐振器102A、102B在电路结构上邻接地磁耦合，并且电介质谐振器102B、102C在电路结构上邻接地磁耦合，电介质谐振器102C、102D在电路结构上邻接地磁耦合，介电谐振器102D、102E在电路结构上邻接地磁耦合，介电谐振器102E、102F在电路结构上邻接地磁耦合。电介质谐振器102A～102F各自具有电感和电容器。

以下，最靠近电路结构上第一输入/输出端口5A的电介质谐振器102A也称为第一输入/输出级谐振器102A，最靠近电路结构上第二输入/输出端口5B的电介质谐振器102F也称为第二输入/输出级谐振器102F。另外，位于电路结构上第一输入/输出级谐振器102A和第二输入/输出级谐振器102F之间的四个电介质谐振器102B、102C、102D、102E也称为中间谐振器102B、102C、102D、102E。

在本实施方式中，第一移相器11A设置在电路结构上第一输入/输出端口5A和第一输入/输出级谐振器102A之间。第一移相器11A以相对于第一输入/输出级谐振器102A电容耦合的方式构成。在图20中，由附图标记C11A表示的电容器的符号表示第一移相器11A与第一输入/输出级谐振器102A之间的电容耦合。

此外，第二移相器11B设置在电路结构上第二输入/输出端口5B和第二输入/输出级谐振器102F之间。第二移相器11B以相对于第二输入/输出级谐振器102F电容耦合的方式构成。在图20中，由附图标记C11B表示的电容器的符号表示第二移相器11B和第二输入/输出级谐振器102F之间的电容耦合。

此外，如图19所示，电介质滤波器101具备用于构成第一和第二输入/输出端口5A、5B、电介质谐振器102A～102F、电容器C10、以及第一和第二移相器11A、11B的结构体20。

结构体20包括：六个谐振器主体部103A、103B、103C、103D、103E、103F，其分别由具有第一相对介电常数的第一电介质构成，并对应于六个电介质谐振器102A、102B、102C、102D、102E、102F；和周围电介质部4，其由具有小于第一相对介电常数的第二相对介电常数的第二电介质构成，并存在于六个谐振器主体部103A～103F的周围。

以下，也将对应于第一输入/输出级谐振器102A的谐振器主体部103A称为第一输入/输出级谐振器主体部103A，并将对应于第二输入/输出级谐振器102F的谐振器主体部103F称为第二输入/输出级谐振器主体部103F。此外，也将对应于中间谐振器102B、102C、102D、102E的谐振器主体部103B、103C、103D、103E称为中间谐振器主体部103B、103C、103D、103E。

每个谐振器主体部103A～103F各自的形状和构成与第一实施方式中的谐振器主体部3A～3D中的一个相同。

谐振器主体部103A～103F以谐振器主体部103A、103B磁耦合，谐振器主体部103B、103C磁耦合，谐振器主体部103C、103D磁耦合，谐振器主体部103D、103E磁耦合，且谐振器主体部103E、103F磁耦合的方式构成。

与第一实施方式一样，结构体20包括分别由导体构成的分离导体层6和屏蔽部7。分离导体层6兼用作屏蔽部7的一部分。屏蔽部7包括分离导体层6、屏蔽导体层72、和连接部71。

分离导体层6将存在谐振器主体部103A～103F的区域和存在电容器C10的区域分离。

屏蔽部7以周围电介质部4的至少一部分介于谐振器主体部103A～103F与屏蔽部7之间的方式配置在谐振器主体部103A～103F的周围。

谐振器主体部103A～103F配置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。谐振器主体部103A～103F各自具有最靠近分离导体层6的下端面和最靠近屏蔽导体层72的上端面。

连接部71电连接分离导体层6和屏蔽导体层72。连接部71包括多个通孔列71T。分离导体层6、屏蔽导体层72和连接部71以围绕谐振器主体部103A～103F的方式配置。谐振器主体部103A～103F各自都不与屏蔽部7接触。

如图19所示，第一输入/输出级谐振器主体部103A和第二输入/输出级谐振器主体部103F不经由任何中间谐振器主体部103B～103E而物理地邻接。

如图19所示，结构体20还包括分别由导体构成的分隔部108、109、接地层9以及连接部12。

分隔部108用于防止第一输入/输出级谐振器主体部103A和第二输入/输出级谐振器主体部103F之间的磁耦合。分隔部108设置成在第一输入/输出级谐振器主体部103A和第二输入/输出级谐振器主体部103F之间通过。分隔部108电连接分离导体层6和屏蔽导体层72。分隔部108包括多个通孔列108T。多个通孔列108T各自包括串联连接的两个以上的通孔。

分隔部109用于防止在谐振器主体部103B和谐振器主体部103E之间产生磁耦合。分隔部109以在谐振器本体103B和谐振器本体103E之间通过的方式设置。分隔部109电连接分离导体层6和屏蔽导体层72。分隔部109包括多个通孔列109T。多个通孔列109T各自包括串联连接的两个以上的通孔。

连接部12电连接接地层9和分离导体层6。连接部12包括多个通孔列12T。

如图19所示，结构体20还包括分别由导体构成的耦合调节部111、112、113、114、115。

耦合调节部111用于调节谐振器主体部103A、103B之间的磁耦合的大小。耦合调节部112用于调节谐振器主体部103B、103C之间的磁耦合的大小。耦合调节部113用于调节谐振器主体部103C、103D之间的磁耦合的大小。耦合调节部114用于调节谐振器主体部103D、103E之间的磁耦合的大小。耦合调节部115用于调节谐振器主体部103E、103F之间的磁耦合的大小。耦合调节部111～115各自电连接分离导体层6和屏蔽导体层72。

在图19所示的示例中，耦合调节部111包括一个通孔列111T。耦合调节部112包括两个通孔列112T。耦合调节部113包括四个通孔列113T。耦合调节部114包括两个通孔列114T。耦合调节部115包括一个通孔列115T。通孔列111T、112T、113T、114T、115T各自包括串联连接的两个以上的通孔。

电介质谐振器102A由谐振器主体部103A、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器102B由谐振器主体部103B、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器102C由谐振器主体部103C、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器102D由谐振器主体部103D、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器102E由谐振器主体部103E、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器102F由谐振器主体部103F、周围电介质部4的至少一部分和屏蔽部7构成。

电介质谐振器102A～102F各自的谐振器模式是TM模式。由电介质谐振器102A～102F产生的电磁场存在于谐振器主体部103A～103F的内部和外部。屏蔽部7具有将谐振器主体部103A～103F的外部电磁场围在由屏蔽部7围绕的区域内的功能。

接下来，参照图21至29，对构成本实施方式中的周围电介质部4的多个电介质层、形成在该多个电介质层上的多个导体层、以及多个通孔的构成的一个示例进行说明。在该示例中，周围电介质部4具有层叠而成的32层电介质层。以下，将该32层电介质层从底部起依次称为第1层至第32层电介质层。而且，第1层至第32层电介质层由附图标记131～162表示。在图21至28中，多个小圆圈表示多个通孔。

图21示出第1层电介质层131的图案形成面。在电介质层131的图案形成面上，形成有接地层9、构成第一输入/输出端口5A的导体层311和构成第二输入/输出端口5B的导体层312。在接地层9中，形成有两个圆形孔9a、9b。导体层311设置在孔9a内侧，导体层312设置在孔9b内侧。

此外，电介质层131上，形成有连接到导体层311的通孔31T1和连接到导体层312的通孔31T2。电介质层131上还形成有构成多个通孔列12T的一部分的多个通孔12T1。在图21中，除了通孔31T1、31T2之外的多个通孔都是通孔12T1。多个通孔12T1连接到接地层9。

图22示出第2层电介质层132的图案形成面。在电介质层132的图案形成面上形成有导体层321、322。导体层321、322的形状和构成与第一实施方式的相同。导体层321中的第一端附近的部分连接有图21中所示的通孔31T1。导体层322中的第一端的附近部分连接有图21中所示的通孔31T2。

此外，电介质层132上，形成有连接到导体层321中的第二端的附近部分的通孔32T1和连接到导体层322中的第二端的附近部分的通孔32T2。电介质层132上，还形成有构成多个通孔列12T的一部分的多个通孔12T2。在图22中，除了通孔32T1、32T2之外的多个通孔都是通孔12T2。多个通孔12T2上连接有图21中所示的多个通孔12T1。

图23示出第3层电介质层133的图案形成面。在电介质层133的图案形成面上，形成有沿X方向伸长的导体层331。导体层331的一部分经由电介质层132面对导体层321中的第一端的附近部分。导体层331的另一部分经由电介质层132面对导体层322中的第一端的附近部分。

此外，电介质层133上，形成有通孔33T1、33T2和构成多个通孔列12T的一部分的多个通孔12T3。通孔33T1、33T2上分别连接有图22中所示的通孔32T1、32T2。在图23中，除了通孔33T1、33T2之外的多个通孔都是通孔12T3。多个通孔12T3上连接有图22中所示的多个通孔12T2。

图24示出第4层电介质层134的图案形成面。在电介质层134的图案形成面上，形成有分离导体层6。在分离导体层6上，形成有两个矩形孔6a、6b。

此外，电介质层134上形成有通孔34T1、34T2。电介质层134上还形成有分别构成通孔列71T、108T、109T、111T、112T、113T、114T、115T的一部分的通孔71T1、108T1、109T1、111T1、112T1、113T1、114T1和115T1。在图24中，除了通孔34T1、34T2、108T1、109T1、111T1、112T1、113T1、114T1和115T1之外的多个通孔都是通孔71T1。

通孔34T1设置在孔6a内侧，通孔34T2设置在孔6b内侧。通孔34T1、34T2上分别连接有图23中所示的通孔33T1、33T2。

在图24中，除了通孔34T1、34T2之外的所有通孔都连接到分离导体层6。分离导体层6具有矩形外缘。多个通孔71T1连接到分离导体层6中外缘的附近部分。

图25示出第5层至第8层的电介质层135～138的图案形成面。在电介质层135～138的各自上形成有通孔35T1、35T2。电介质层的135～138的各自上进一步形成有分别构成通孔列71T、108T、109T、111T、112T、113T、114T和115T的一部分的通孔71T2、108T2、109T2、111T2、112T2、113T2、114T2和115T2。在图25中，除了通孔35T1、35T2、108T2、109T2、111T2、112T2、113T2、114T2和115T2之外的多个通孔都是通孔71T2。

形成在第5层电介质层135的通孔35T1、35T2、71T2、108T2、109T2、111T2、112T2、113T2、114T2和115T2上分别连接有形成图24所示的通孔34T1、34T2、71T1、108T1、109T1、111T1、112T1、113T1、114T1、115T1。在电介质层135～138中，上下邻接的相同附图标记的通孔彼此连接。

图26示出第9层电介质层139的图案形成面。电介质层139的图案形成面上形成有导体层391、392。导体层391、392上分别连接有形成在第8层电介质层138上的通孔35T1、35T2。

此外，电介质层139上形成有分别构成通孔列71T、108T、109T、111T，112T、113T、114T和115T的一部分的通孔71T3、108T3、109T3、111T3、112T3、113T3、114T3、和115T3。在图26中，除了通孔108T3、109T3、111T3、112T3、113T3、114T3、115T3之外的多个通孔都是通孔71T3。

形成在电介质层139上的通孔71T3、108T3、109T3、111T3、112T3、113T3、114T3、115T3上分别连接有形成在第8层电介质层138上的通孔71T2、108T2、109T2、111T2、112T2、113T2、114T2和115T2。

图27示出第10层至第30层电介质层140～160的图案形成面。电介质层140～160的各自上形成有分别构成通孔列71T，108T，109T，111T、112T、113T、114T和115T的一部分的通孔71T4、108T4、109T4、111T4、112T4、113T4、114T4和115T4。在图27中，除了通孔108T4、109T4、111T4、112T4、113T4、114T4和115T4之外的多个通孔都是通孔71T4。

形成在第10层电介质层140的通孔71T4、108T4、109T4、111T4、112T4、113T4、114T4和115T4上分别连接有图26中所示的通孔71T3、108T3、109T3、111T3、112T3、113T3、114T3、115T3。在电介质层140～160中，上下邻接的相同附图标记的通孔彼此连接。

谐振器主体部103A～103F以贯通电介质层140～160的方式设置。图26中所示的导体层391经由电介质层139而与谐振器主体部103A的下端面相对。图26中所示的导体层392经由电介质层139而与谐振器主体部103F的下端面相对。

图28示出第31层电介质层161的图案形成面。电介质层161上形成有分别构成通孔列71T，108T，109T，111T，112T，113T，114T和115T的一部分的通孔71T5、108T5、109T5、111T5、112T5、113T5、114T5和115T5。在图28中，除了通孔108T5、109T5、111T5、112T5、113T5、114T5和115T5之外的多个通孔都是通孔71T5。

形成在电介质层161上的通孔71T5、108T5、109T5、111T5、112T5、113T5、114T5和115T5上分别连接有形成在第30层电介质层160上的通孔71T4、108T4、109T4、111T4、112T4、113T4、114T4和115T4。

图29示出第32层电介质层162的图案形成面。在电介质层162的图案形成面上，形成有屏蔽导体层72。屏蔽导体层72上连接有图28中所示的通孔71T5、108T5、109T5、111T5、112T5、113T5、114T5和115T5。

周围电介质部4以图21中所示的电介质层131的图案形成面成为周围电介质部4的下表面的方式，通过层叠电介质层131～162而构成。

图20所示的电容器C10由图23所示的导体层331、图22所示的导体层321、322以及它们之间的电介质层132构成。电容器C10配置在结构体20内的分离导体层6和接地层9之间的区域中。谐振器主体部103A～103F配置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。以这种方式，分离导体层6将存在谐振器主体部103A～103F的区域和存在电容器C10的区域分离。

构成连接部12的多个通孔列12T中的一部分通孔列12T以包围构成电容器C10的导体层321、322、331的方式配置。

与第一实施方式一样，第一移相器11A由导体层321和由通孔32T1、33T1、34T1和35T1构成的通孔列构成。此外，第二移相器11B由导体层322和由通孔32T2、33T2、34T2和35T2构成的通孔列构成。

导体层391经由电介质层139与谐振器主体部103A的下端面相对。由此，实现了第一移相器11A与第一输入/输出级谐振器102A之间的电容耦合C11A。导体层392经由电介质层139与谐振器主体部103F的下端面相对。由此，实现了第二移相器11B与第二输入/输出级谐振器102F之间的电容耦合C11B。

图30示出了电介质滤波器101的特性的一个示例。在图30中，横轴表示频率，纵轴表示插入损耗。如图30所示，根据电介质滤波器101，可以在第一通带附近的区域中产生第一衰减极点，可以在第二通带附近的区域中产生第二衰减极点。

本实施方式中的其它构成、作用和效果与第一实施方式中的构成、作用和效果相同。

[第三实施方式]

接下来，针对本发明的第三实施方式进行说明。图31是示出本实施方式所涉及的电介质滤波器内部的立体图。图32是示出本实施方式所涉及的电介质滤波器的等效电路的电路图。

如图32所示，本实施方式所涉及的电介质滤波器201中，替代第一实施方式所涉及的电介质滤波器1中的四个电介质谐振器2A、2B、2C和2D，具备设置在电路结构上的第一输入/输出端口5A和第二输入/输出端口5B之间的两个电介质谐振器202A、202B。

电介质谐振器202A、202B在电路结构上从第一输入/输出端口5A侧按顺序配置。电介质谐振器202A、202B以在电路结构上邻接地磁耦合的方式构成。电介质谐振器202A、202B各自具有电感和电容器。

以下，也将电路结构上最靠近第一输入/输出端口5A的电介质谐振器202A称为第一输入/输出级谐振器202A，也将电路结构上最靠近第二输入/输出端口5B的电介质谐振器202B称为第二输入/输出级谐振器202B。

在本实施方式中，第一移相器11A设置在电路结构上第一输入/输出端口5A和第一输入/输出级谐振器202A之间。第一移相器11A以相对于第一输入/输出级谐振器202A电容耦合的方式构成。在图32中，由附图标记C11A表示的电容器的符号表示第一移相器11A与第一输入/输出级谐振器202A之间的电容耦合。

此外，第二移相器11B设置在电路结构上的第二输入/输出端口5B和第二输入/输出级谐振器202B之间。第二移相器11B以相对于第二输入/输出级谐振器202B电容耦合的方式构成。在图32中，由附图标记C11B表示的电容器的符号表示第二移相器11B和第二输入/输出级谐振器202B之间的电容耦合。

此外，如图31所示，电介质滤波器201具备用于构成第一和第二输入/输出端口5A、5B、电介质谐振器202A、202B、电容器C10、以及第一和第二移相器11A、11B的结构体20。

结构体20包括：两个谐振器主体部203A、203B，其由分别具有第一相对介电常数的第一电介质构成，且对应于两个电介质谐振器202A、202B；以及周围电介质部4，其由具有小于第一相对介电常数的第二相对介电常数的第二电介质构成，并且存在于两个谐振器主体部203A、202B的周围。

谐振器主体部203A、203B各自的形状或构成与第一实施方式中的谐振器主体部3A～3D中的一个相同。谐振器主体部203A、203B以磁耦合的方式构成。

与第一实施方式一样，结构体20包括分别由导体构成的分离导体层6和屏蔽部7。分离导体层6兼作屏蔽部7的一部分。屏蔽部7包括分离导体层6、屏蔽导体层72和连接部71。

分离导体层6将存在谐振器主体部203A、203B的区域和存在电容器C10的区域分离。

屏蔽部7以使得周围电介质部4的至少一部分介于谐振器主体部203A、203B和屏蔽部7之间的方式，配置在谐振器主体部203A、203B的周围。

谐振器主体部203A、203B设置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。谐振器主体部203A、203B各自具有最靠近分离导体层6的下端面和最靠近屏蔽导体层72的上端面。

连接部71电连接分离导体层6和屏蔽导体层72。连接部71包括多个通孔列71T。分离导体层6、屏蔽导体层72以及连接部71以围绕谐振器主体部203A、203B的方式配置。谐振器主体部203A、203B各自都不与屏蔽部7接触。

如图31所示，结构体20还包括分别由导体构成的接地层9和连接部12。连接部12电连接接地层9和分离导体层6。连接部12包括多个通孔列12T。

如图31所示，结构体20还包括由导体构成的耦合调节部214。耦合调节部214用于调节谐振器主体部203A、203B之间的磁耦合的大小。耦合调节部214电连接分离导体层6和屏蔽导体层72。在图31所示的示例中，耦合调节部214包括两个通孔列214T。

电介质谐振器202A由谐振器主体部203A、周围电介质部4的至少一部分和屏蔽部7构成。电介质谐振器202B由谐振器主体部203B、周围电介质部4的至少一部分和屏蔽部7构成。

电介质谐振器202A、202B各自的谐振器模式是TM模式。由电介质谐振器202A、202B产生的电磁场存在于谐振器主体部203A、203B的内部和外部。屏蔽部7具有将谐振器主体部203A、203B外部的电磁场限制在由屏蔽部7围绕的区域内的功能。

接下来，参照图33至41，对构成本实施方式中的周围电介质部4的多个电介质层、形成在该多个电介质层上的多个导体层、以及多个通孔的构成的一个示例进行说明。在该示例中，周围电介质部4具有层叠而成的32层电介质层。以下，将该32层电介质层从底部起依次称为第1层至第32层电介质层。而且，第1层至第32层电介质层由附图标记231～262表示。在图33至40中，多个小圆圈表示多个通孔。

图33示出第1层电介质层231的图案形成面。在电介质层231的图案形成面上，形成有接地层9、构成第一输入/输出端口5A的导体层311和构成第二输入/输出端口5B的导体层312。在接地层9上，形成有两个圆形孔9a、9b。导体层311配置在孔9a的内侧，导体层312配置在孔9b的内侧。

此外，在电介质层231上，形成有连接到导体层311的通孔31T1和连接到导体层312的通孔31T2。在电介质层231上，还形成有构成多个通孔列12T的一部分的多个通孔12T1。在图33中，除了通孔31T1、31T2之外的多个通孔都是通孔12T1。多个通孔12T1连接到接地层9。

图34示出第2层电介质层232的图案形成面。电介质层232的图案形成面上形成有导体层321、322。导体层321、322的形状和配置与第一实施方式的相同。导体层321中的第一端的附近部分连接有图33中所示的通孔31T1。导体层322中的第一端的附近部分连接有图33中所示的通孔31T2。

此外，在电介质层232上，形成有连接到导体层321中的第二端的附近部分的通孔32T1和连接到导体层322中的第二端的附近部分的通孔32T2。在电介质层232上，进一步形成有构成多个通孔列12T的一部分的多个通孔12T2。在图34中，除了通孔32T1、32T2之外的多个通孔都是通孔12T2。多个通孔12T2上连接有图33中所示的多个通孔12T1。

图35示出第3层电介质层233的图案形成面。在电介质层233的图案形成面上形成有沿X方向伸长的导体层331。导体层331的一部分经由电介质层232与导体层321中的第一端的附近部分相对。导体层331的另一部分经由电介质层232而与导体层322中的第一端的附近部分相对。

此外，在电介质层233上形成有通孔33T1、33T2以及构成多个通孔列12T的一部分的多个通孔12T3。通孔33T1、33T2上分别连接有图34中所示的通孔32T1、32T2。在图35中，除了通孔33T1、33T2之外的多个通孔都是通孔12T3。多个通孔12T3上连接有图34中所示的多个通孔12T2。

图36示出第4层的电质层234的图案形成面。在电介质层234的图案形成面上形成有分离导体层6。在分离导体层6上形成有两个矩形孔6a、6b。

此外，电介质层234上形成有通孔34T1、34T2。在电介质层234上还形成有分别构成通孔列71T、214T的一部分的通孔71T1、214T1。在图36中，除了通孔34T1、34T2、214T1之外的多个通孔都是通孔71T1。

通孔34T1设置在孔6a的内侧，通孔34T2设置在孔6b的内侧。通孔34T1、34T2上分别连接有图35中所示的通孔33T1、33T2。

在图36中，通孔71T1、214T1连接到分离导体层6。分离导体层6具有矩形的外缘。多个通孔71T1连接到分离导体层6中外缘的附近部分。

图37示出第5层至第8层电介质层235～238的图案形成面。电介质层235～238各自上形成有通孔35T1、35T2。在电介质层235～238的各自上，还形成有分别构成通孔列71T、214T的一部分的通孔71T2、214T2。在图37中，除了通孔35T1、35T2、214T2之外的多个通孔都是通孔71T2。

形成在第5层电介质层235上的通孔35T1、35T2、71T2、214T2上各自连接有图36中所示的通孔34T1、34T2、71T1、214T1。在电介质层235～238上，上下邻接的相同附图标记的通孔彼此连接。

图38示出了第9层电介质层239的图案形成面。电介质层239的图案形成面上形成有导体层391、392。导体层391、392上各自连接有形成在第8层电介质层238上的通孔35T1、35T2。

此外，在电介质层239上各自形成有构成通孔列71T、214T的一部分的通孔71T3、214T3。在图38中，除了两个通孔214T3之外的多个通孔都是通孔71T3。

形成在电介质层239上的通孔71T3、214T3上各自连接有形成在第8层电介质层238上的通孔71T2、214T2。

图39示出第10层至第30层的电介质层240～260的图案形成面。在电介质层240～260的各自上，形成有分别构成通孔列71T、214T的一部分的通孔71T4、214T4。在图39中，除了两个通孔214T4之外的多个通孔都是通孔71T4。

形成在第10层电介质层240上的通孔71T4、214T4上分别连接有图38中所示的通孔71T3、214T3。在电介质层240～260中，上下邻接的相同附图标记的通孔彼此连接。

谐振器主体部203A、203B以贯穿电介质层240～260的方式设置。图38中所示的导体层391经由电介质层239与谐振器主体部203A的下端面相对。图38中所示的导体层392经由电介质层239与谐振器主体部203B的下端面相对。

图40示出第31层电介质层261的图案形成面。在电介质层261上形成有分别构成通孔列71T、214T的一部分的通孔71T5、214T5。在图40中，除了两个通孔214T5之外的多个通孔都是通孔71T5。

形成在电介质层261上的通孔71T5、214T5上分别连接有形成在第30层电介质层260上的通孔71T4、214T4。

图41示出第32层电介质层262的图案形成面。在电介质层262的图案形成面上形成屏蔽导体层72。图40中所示的通孔71T5、214T5连接到屏蔽导体层72。

周围电介质部4以图33中所示的电介质层231的图案形成面成为周围电介质部4的下表面的方式，通过层叠电介质层231～262而构成。

图32中所示的电容器C10由图35中所示的导体层331、图34中所示的导体层321、322以及它们之间的电介质层232组成。电容器C10配置在结构体20内的分离导体层6和接地层9之间的区域中。谐振器主体部203A、203B配置在结构体20内的分离导体层6和屏蔽导体层72之间的区域中。以这种方式，分离导体层6将存在谐振器主体部203A、203B的区域和存在电容器C10的区域分开。

构成连接部12的多个通孔列12T中的一部分通孔列12T以包围构成电容器C10的导体层321、322、331的方式配置。

与第一实施方式中一样，第一移相器11A由导体层321和通孔32T1、33T1、34T1、35T1所构成的通孔列构成。此外，第二移相器11B由导体层322和通孔32T2、33T2、34T2、35T2所构成的通孔列构成。

导体层391经由电介质层239与谐振器主体部203A的下端面相对。由此，实现了第一移相器11A与第一输入/输出级谐振器202A之间的电容耦合C11A。导体层392经由电介质层239与谐振器主体部203B的下端面相对。由此，实现了第二移相器11B和第二输入/输出级谐振器202B之间的电容耦合C11B。

图42示出电介质滤波器201的特性的一个示例。在图42中，横轴表示频率，纵轴表示插入损耗。如图42所示，根据电介质滤波器201，在第一通带附近的区域中产生第一衰减极点，在第二通带附近的区域中产生第二衰减极点。

本实施方式中的其它构成、作用和效果与第一实施方式中的同样。

另外，本发明不限于上述实施方式，并且可以进行各种变更。例如，在本发明中，设置在电路结构上的第一输入/输出端口和第二输入/输出端口之间的电介质谐振器的数量可以是8以上的偶数。

基于以上说明可知，显然能够实施本发明的各种实施方式和变形例。因此，在所附权利要求的范围内以上述最佳实施方式以外的方式也能够实施本发明。

Claims (3)

1.一种电介质滤波器，其特征在于，

包括：

第一输入/输出端口；

第二输入/输出端口；

偶数个电介质谐振器，电路结构上设置在所述第一输入/输出端口和所述第二输入/输出端口之间，以电路结构上邻接的两个电介质谐振器磁耦合的方式构成；以及

用于将所述第一输入/输出端口和所述第二输入/输出端口电容耦合的电容器，

所述偶数个电介质谐振器包括：电路结构上最靠近所述第一输入/输出端口的第一输入/输出级谐振器、以及电路结构上最靠近所述第二输入/输出端口的第二输入/输出级谐振器，

所述电介质滤波器还具备：电路结构上设置在所述第一输入/输出端口和所述第一输入/输出级谐振器之间的第一移相器、以及电路结构上设置在所述第二输入/输出端口和所述第二输入/输出级谐振器之间的第二移相器。

2.根据权利要求1所述的电介质滤波器，其特征在于，

所述第一移相器以相对于所述第一输入/输出级谐振器电容耦合的方式构成，所述第二移相器以相对于所述第二输入/输出级谐振器电容耦合的方式构成。

3.一种电介质滤波器，其特征在于，

包括：

第一输入/输出端口；

第二输入/输出端口；

偶数个电介质谐振器，电路结构上设置在所述第一输入/输出端口和所述第二输入/输出端口之间，以电路结构上邻接的两个电介质谐振器磁耦合的方式构成；

用于将所述第一输入/输出端口和所述第二输入/输出端口电容耦合的电容器；以及

用于构成所述偶数个电介质谐振器和所述电容器的结构体，

所述结构体包括：

偶数个谐振器主体部，其对应于所述偶数个电介质谐振器，并且分别由具有第一相对介电常数的第一电介质构成；

周围电介质部，其存在于所述偶数个谐振器主体部的周围，并且由具有小于所述第一相对介电常数的第二相对介电常数的第二电介质构成；

由导体构成的屏蔽部；以及

分离导体层，该分离导体层由导体构成，并且将存在所述偶数个谐振器主体部的区域和存在所述电容器的区域分离，

所述屏蔽部以所述周围电介质部的至少一部分介于所述偶数个谐振器主体部和所述屏蔽部之间的方式，配置在所述偶数个谐振器主体部的周围，

所述偶数个谐振器主体部的每一个都不与所述屏蔽部接触，

所述偶数个电介质谐振器包括：电路结构上最靠近所述第一输入/输出端口的第一输入/输出级谐振器、电路结构上最靠近所述第二输入/输出端口的第二输入/输出级谐振器、电路结构上位于所述第一输入/输出级谐振器和所述第二输入/输出级谐振器之间的两个以上的中间谐振器，

所述偶数个谐振器主体部包括：对应于所述第一输入/输出级谐振器的第一输入/输出级谐振器主体部、对应于所述第二输入/输出级谐振器的第二输入/输出级谐振器主体部、以及对应于所述两个以上的中间谐振器的两个以上的中间谐振器主体部，

所述第一输入/输出级谐振器主体部和所述第二输入/输出级谐振器主体部不经由任何所述两个以上的中间谐振器主体部而物理上邻接，

所述结构体还包括分别由导体构成的分隔部、接地层以及连接部，

所述分隔部用于使得在所述第一输入/输出级谐振器主体部和所述第二输入/输出级谐振器主体部之间不发生磁耦合，并以在所述第一输入/输出级谐振主体部和所述第二输入/输出级谐振器主体部之间通过的方式设置，

所述接地层配置于所述周围电介质部的下表面，

所述连接部电连接所述接地层和所述分离导体层，

所述结构体还包括分别由导体构成的多个耦合调节部，

所述多个耦合调节部的每一个用于调节所述偶数个谐振器主体部中的磁耦合的两个谐振器主体部之间的磁耦合的大小。

Images