CN118679570A - 阵列基板、显示面板以及显示装置 - Google Patents

Abstract

一种阵列基板、显示面板以及显示装置。阵列基板包括显示区和非显示区，阵列基板包括子像素、公共电极线、公共信号传输线以及扇出走线区域。子像素位于显示区，子像素包括公共电极；公共电极线位于显示区且与子像素的公共电极电连接；公共信号传输线设置在非显示区，且与公共电极线电连接；多个扇出走线区域位于非显示区。多个扇出走线区域中位于边缘的扇出走线区域中的走线与公共信号传输线电连接，扇出走线区域与公共信号传输线之间设置有导电结构，导电结构与扇出走线区域中位于边缘的走线电连接，导电结构与公共信号传输线间隔设置。将导电结构与公共信号传输线间隔设置，有利于降低显示面板不同位置处公共电压耦合恢复时间差异。

Description

阵列基板、显示面板以及显示装置 技术领域

本公开实施例涉及一种阵列基板、显示面板以及显示装置。

背景技术

随着显示产品的发展，显示产品的透过率成为其具有竞争力的重要因素。一种显示产品的像素设计中省去了横向传输公共信号的公共电极线设计，相比传统像素设计，该显示产品的透过率可提升5％以上，提高了产品的显示效果。

发明内容

本公开提供一种阵列基板、显示面板以及显示装置。

本公开实施例提供一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区。所述阵列基板包括多个子像素、多条公共电极线、公共信号传输线以及多个扇出走线区域。所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；多条公共电极线位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；公共信号传输线设置在所述非显示区，且与所述多条公共电极线电连接；多个扇出走线区域，位于所述非显示区，且所述多个扇出走线区域沿所述第一方向排列。所述多个扇出走线区域中位于在所述第一方向上的边缘的扇出走线区域中的走线与所述公共信号传输线电连接，至少一个扇出走线区域与所述公共信号传输线之间设置有导电结构，所述导电结构与所述至少一个扇出走线区域中位于边缘的走线电连接，且所述导电结构与所述公共信号传输线间隔设置。

例如，根据本公开实施例，所述导电结构的数量为多个，多个导电结构沿所述第一方向排列，至少一个导电结构与相邻两个扇出走线区域的彼此靠近的两部分走线均电连接。

例如，根据本公开实施例，阵列基板还包括：静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间。所述导电结构与所述静电释放结构电连接，所述导电结构与所述公共信号传输线耦接。

例如，根据本公开实施例，阵列基板还包括衬底基板；多条栅线，位于所 述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述多条数据线远离所述衬底基板的一侧。位于所述显示区的所述子像素还包括开关结构与像素电极，所述开关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。

例如，根据本公开实施例，所述多个扇出走线区域的数量为N，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。

例如，根据本公开实施例，所述多条公共电极线通过多个连接块与所述第一传输部电连接，所述多个连接块与所述多条数据线同层设置；沿垂直于所述衬底基板的方向，所述多个连接块与所述第一导电层没有交叠，所述多个连接块通过所述第二导电层与所述第一导电层电连接。

例如，根据本公开实施例，所述多条公共电极线通过多个连接块与所述第一传输部电连接，所述多个连接块在所述衬底基板上的正投影落入所述第一导电层在所述衬底基板上的正投影内，所述多个连接块通过所述第二导电层与所述第一导电层电连接。

例如，根据本公开实施例，所述第一传输部包括沿所述第一方向延伸的第一边缘和第二边缘，所述第一边缘位于所述第二边缘靠近所述显示区的一侧，所述连接块与所述第二边缘之间的距离小于所述连接块与所述第一边缘之间的距离。

例如，根据本公开实施例，所述公共信号传输线还包括沿所述第二方向延伸的第二传输部，所述第二传输部包括层叠设置的第三导电层和第四导电层，所述第三导电层与所述多条数据线同层设置，所述第一导电层为一体化设置的膜层，所述第四导电层与所述公共电极同层设置。

例如，根据本公开实施例，所述多个子像素沿所述第一方向和所述第二方向阵列排布，相邻数据线之间设置有沿所述第一方向排列的两个子像素列，每个子像素列中的子像素沿所述第二方向排列，连接至同一数据线的不同子像素 连接至不同栅线，所述多条栅线包括沿所述第二方向交替设置的第一栅线和第二栅线，且沿所述第二方向排列的相邻两个子像素之间设置有所述第一栅线和所述第二栅线形成的栅线对；所述多条数据线与所述多条公共电极线沿所述第一方向交替设置。

本公开另一实施例提供一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区，所述阵列基板包括：多个子像素、多条公共电极线、公共信号传输线、多个扇出走线区域以及多个第一连接结构。所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；多条公共电极线位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；公共信号传输线设置在所述非显示区，且与所述多条公共电极线电连接；多个扇出走线区域位于所述非显示区，且所述多个扇出走线区域沿所述第一方向排列；多个第一连接结构位于所述公共信号传输线与所述多个扇出走线区域之间，所述多个第一连接结构沿所述第一方向排列。所述多个扇出走线区域的至少部分中的走线通过所述多个第一连接结构与所述公共信号传输线电连接；所述多个扇出走线区域的数量为N，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。

例如，根据本公开实施例，阵列基板还包括：衬底基板；多条栅线，位于所述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述数据线远离所述衬底基板的一侧。位于所述显示区的所述子像素还包括开关结构与像素电极，所述开关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。

例如，根据本公开实施例，所述多条公共电极线通过多个连接块与所述第一传输部电连接，沿垂直于所述衬底基板的方向，所述多个连接块与所述第一导电层没有交叠，所述多个连接块通过所述第二导电层与所述第一导电层电连接。

例如，根据本公开实施例，所述多条公共电极线通过多个连接块与所述第 一传输部电连接，所述多个连接块与所述多条数据线同层设置；所述多个连接块在所述衬底基板上的正投影落入所述第一导电层在所述衬底基板上的正投影内，所述多个连接块通过所述第二导电层与所述第一导电层电连接。

例如，根据本公开实施例，所述第一传输部包括沿所述第一方向延伸的第一边缘和第二边缘，所述第一边缘位于所述第二边缘靠近所述显示区的一侧，所述连接块与所述第二边缘之间的距离小于所述连接块与所述第一边缘之间的距离。

例如，根据本公开实施例，所述公共信号传输线还包括沿所述第二方向延伸的第二传输部，所述第二传输部包括层叠设置的第三导电层和第四导电层，所述第三导电层与所述第一导电层为一体化设置的膜层，所述第四导电层与所述第二导电层为一体化设置的膜层。

例如，根据本公开实施例，所述多个子像素沿所述第一方向和所述第二方向阵列排布，相邻数据线之间设置有沿所述第一方向排列的两个子像素列，每个子像素列中的子像素沿所述第二方向排列，连接至同一数据线的不同子像素连接至不同栅线，所述多条栅线包括沿所述第二方向交替设置的第一栅线和第二栅线，且沿所述第二方向排列的相邻两个子像素之间设置有所述第一栅线和所述第二栅线形成的栅线对；所述多条数据线与所述多条公共电极线沿所述第一方向交替设置。

例如，根据本公开实施例，各扇出走线区域包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接；所述阵列基板还包括多个第二连接结构，位于所述公共信号传输线与所述多个扇出走线区域之间，所述多个第二连接结构沿所述第一方向排列；所述多个扇出走线区域的至少部分扇出走线区域的所述中间区域内的走线通过所述多个第二连接结构与所述公共信号传输线电连接。

例如，根据本公开实施例，各扇出走线区域包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接；至少一个第一连接结构与相邻两个扇出走线区域的彼此靠近的两个边缘区域内的走线均电连接。

例如，根据本公开实施例，阵列基板还包括：静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间，所述静电 释放结构包括多个静电释放单元组，每个静电释放单元组包括多个静电释放单元以及连接所述多个静电释放单元的连接走线，所述多个静电释放单元的至少部分与所述多条数据线电连接。所述多个第一连接结构穿过所述多个静电释放单元组之间的间隔以与所述公共信号传输线电连接，和/或，所述多个第二连接结构穿过所述多个静电释放单元之间的间隔以与所述公共信号传输线电连接；所述多个第一连接结构的至少一个与所述静电释放结构电连接。

例如，根据本公开实施例，位于各第二连接结构两侧且与各第二连接结构紧邻的两个静电释放单元均与所述数据线电连接。

例如，根据本公开实施例，所述第一连接结构、所述第二连接结构以及所述公共信号传输线的所述第一导电层为一体化设置的结构；所述连接走线与所述公共信号传输线的所述第一导电层同层设置，且所述连接走线与所述第二连接结构间隔设置。

例如，根据本公开实施例，所述第一连接结构与所述公共信号传输线的所述第一导电层为一体化设置的结构，所述连接走线与所述公共信号传输线的所述第一导电层同层设置；在垂直于所述衬底基板的方向，所述第二连接结构与所述连接走线交叠，所述第二连接结构与所述公共信号传输线交叠，且所述第二连接结构通过其与所述公共信号传输线之间的绝缘层中的过孔与所述公共信号传输线电连接。

本公开另一实施例提供一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区。所述阵列基板包括：多个子像素、多条公共电极线、公共信号传输线、扇出走线区域以及多个连接结构。所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；多条公共电极线位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；公共信号传输线设置在所述非显示区，且与所述多条公共电极线电连接；扇出走线区域，位于所述非显示区；多个连接结构位于所述公共信号传输线与所述扇出走线区域之间，所述多个连接结构沿所述第一方向排列。所述扇出走线区域包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域；所述扇出走线区域的中间区域内的走线通过所述多个连接结构的至少一个连接结构与所述公共信号传输线电连接。

例如，根据本公开实施例，所述扇出走线区域包括多个扇出走线区域，各扇出走线区域包括所述中间区域和所述边缘区域；所述多个连接结构包括多个 第一连接结构和多个第二连接结构，所述多个第一连接结构沿所述第一方向排列，所述多个第二连接结构沿所述第一方向排列，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接，所述多个扇出走线区域的至少部分扇出走线区域的中间区域内的走线通过所述多个第二连接结构与所述公共信号传输线电连接。

例如，根据本公开实施例，至少一个第一连接结构与相邻两个扇出走线区域的彼此靠近的两个边缘区域内的走线均电连接。

例如，根据本公开实施例，阵列基板还包括：衬底基板；多条栅线，位于所述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述多条数据线远离所述衬底基板的一侧；静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间，所述静电释放结构包括多个静电释放单元组，各静电释放单元组包括多个静电释放单元以及连接所述多个静电释放单元的连接走线，所述多个静电释放单元的至少部分与所述多条数据线电连接。位于所述显示区的所述子像素还包括开关结构与像素电极，所述开关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；所述多个第一连接结构穿过所述多个静电释放单元组之间的间隔以与所述公共信号传输线电连接，所述多个第二连接结构穿过所述多个静电释放单元之间的间隔以与所述公共信号传输线电连接；所述多个第一连接结构的至少一个与所述静电释放结构电连接。

例如，根据本公开实施例，位于各第二连接结构两侧且与各第二连接结构紧邻的两个静电释放单元均与所述数据线电连接。

例如，根据本公开实施例，各扇出走线区域内的走线与一个静电释放单元组电连接，且至少一个静电释放单元组中的所述多个静电释放单元之间的多个间隔设置有至少一个第二连接结构。

例如，根据本公开实施例，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。

例如，根据本公开实施例，所述第一连接结构、所述第二连接结构以及所 述公共信号传输线的所述第一导电层为一体化设置的结构；所述连接走线与所述公共信号传输线的所述第一导电层同层设置，且所述连接走线与所述第二连接结构间隔设置。

例如，根据本公开实施例，所述第一连接结构与所述公共信号传输线的所述第一导电层为一体化设置的结构，所述连接走线与所述公共信号传输线的所述第一导电层同层设置；在垂直于所述衬底基板的方向，所述第二连接结构与所述公共信号传输线交叠，且所述第二连接结构通过其与所述公共信号传输线之间的绝缘层中的过孔与所述公共信号传输线电连接。

例如，根据本公开实施例，在垂直于所述衬底基板的方向，所述第二连接结构与所述连接走线交叠。

例如，根据本公开实施例，所述多条公共电极线通过多个连接块与所述公共信号传输线电连接，所述多个连接块与所述多条数据线同层设置；至少一个第二连接结构与所述连接块为一体化设置的结构。

例如，根据本公开实施例，所述多个扇出走线区域的数量为N，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。

本公开实施例提供一种显示面板，包括上述任一阵列基板。

本公开实施例提供一种显示装置，包括上述显示面板。

本公开实施例提供一种显示装置，包括第一电路板、第二电路板以及上述包括第一连接结构的阵列基板。所述第二电路板通过所述第一电路板与所述阵列基板电连接，所述第二电路板上设置有公共信号连接线和零欧电阻，所述零欧电阻与所述公共信号连接线电连接，所述公共信号连接线与所述第一连接结构电连接。

本公开实施例提供一种显示装置，包括第一电路板、第二电路板以及上述包括连接结构的阵列基板。所述第二电路板通过所述第一电路板与所述阵列基板电连接，所述第二电路板上设置有公共信号连接线和零欧电阻，所述零欧电阻与所述公共信号连接线电连接，所述公共信号连接线与所述连接结构电连接。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简 单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种显示装置的局部结构示意图。

图2为根据本公开实施例提供的阵列基板的局部结构示意图。

图3为图2所示显示区的部分结构示意图。

图4为图2所示阵列基板的区域A的放大图。

图5为图4所示静电释放结构的一个静电释放单元的电路图。

图6为图4所示两个静电释放单元组的电路图。

图7为图2所示阵列基板在另一示例中的区域A的放大图。

图8为沿图7所示BB’线所截的局部截面结构示意图。

图9为根据图2所示阵列基板的另一示例中的局部平面结构示意图。

图10为沿图9所示CC’所截的局部截面结构示意图。

图11和图12为图2所示阵列基板在不同示例中的局部平面结构示意图。

图13为根据本公开另一实施例提供的阵列基板的局部平面结构示意图。

图14为图13所示D区域的局部结构示意图。

图15A为图13所示E1区域的局部结构示意图。

图15B为图13所示E2区域的局部结构示意图。

图15C为图13所示E3区域的局部结构示意图。

图16为根据本公开实施例的另一示例提供的阵列基板的局部平面结构示意图。

图17和图18为图16所示区域F在不同示例中的局部放大图。

图19为图17所示一个静电释放单元组的电路图。

图20为图18所示一个静电释放单元组的电路图。

图21为另一示例所示一个静电释放单元组的电路图。

图22为根据本公开另一实施例提供的阵列基板的局部平面结构示意图。

图23为图22所示阵列基板中的区域G1的局部放大图。

图24为图22所示阵列基板中的区域G2的局部放大图。

图25为图22所示阵列基板中的区域G3的局部放大图。

图26为图22所示阵列基板的区域H1在一示例中的局部放大图。

图27为图22所示阵列基板的区域H2的局部放大图。

图28为图22所示阵列基板的区域H3的局部放大图。

图29为图22所示阵列基板的区域H1在另一示例中的局部放大图。

图30为根据本公开另一实施例提供的显示装置的局部结构示意图。

图31为阵列基板中数据信号和栅信号的时序图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。本公开实施例中使用的“平行”、“垂直”以及“相同”等特征均包括严格意义的“平行”、“垂直”、“相同”等特征，以及“大致平行”、“大致垂直”、“大致相同”等包含一定误差的情况，考虑到测量和与特定量的测量相关的误差(例如，测量系统的限制)，表示在本领域的普通技术人员所确定的对于特定值的可接受的偏差范围内。例如，“大致”能够表示在一个或多个标准偏差内，或者在所述值的10％或者5％内。在本公开实施例的下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。“至少一个”指一个或多个，“多个”指至少两个。本公开中所称的“同层设置”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的结构，它们的材料可以相同或不同。本公开中的“一体化设置的结构”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的彼此连接的结构，它们的材料可以相同或不同。

在研究中，本申请的发明人发现：在一种双栅(Dual Gate)型显示装置中，相邻两行子像素之间设置有两条栅线，且没有设置横向延伸的公共电极线时，虽然可以节省金属走线以及空间，并提高透过率，但是显示装置的公共信号延迟较大。

在显示装置的测试中，一画面下，一帧内只有相同极性的数据信号输入，如此，一帧内公共电压(Vcom)受到数据线的耦合也是最大的。当显示装置内的公共信号延迟较大时，一帧内公共电压耦合可能无法恢复，最终会引起显示上存在亮暗差异。例如，显示装置在闪烁模式(Flicker Pattern)下，不同位置公共电压耦合恢复有差异，在显示面板与多个柔性电路板(Chip On Film，COF)电连接的情况下，相邻柔性电路板之间对应的公共信号传输线设置有公共信号补偿点，公共电压在补偿点位置比其他位置耦合恢复的时间更短，容易造成不同位置的耦合恢复时间差异较大，相邻柔性电路板之间出现发亮的条状。

显示区远离柔性印刷电路板的区域为远端，显示区靠近柔性印刷电路板的区域为近端，显示区周边设置有检测远端的公共信号和检测近端的公共信号的公共信号反馈线，当公共信号反馈线检测到远端的公共信号的波形有较大的起伏时，可以通过在相邻柔性电路板之间对应的公共信号传输线设置公共信号补偿点，以对上述远端的公共信号进行补偿；而检测到远端的公共信号正常时，上述公共信号补偿点的位置输入一般的公共信号。例如，当检测到远端的公共信号的波形相对于公共信号平衡点的电压向上波动时，补偿方式采用反向互补，补偿信号作用在上述波形时，可以将上述向上波动拉回到平衡点。

在电路板间有补偿点的位置处Vcom恢复极快，其恢复时间与其他位置Vcom耦合恢复时间差异较大，电路板间对应的显示区出现发亮条纹(Block)。另外，在相同的产品尺寸以及电路板数量下，一般具有横向公共电极线的显示装置的屏内Vcom相对较小，但对于尺寸大产品，以及Vcom补偿点少的时候，上述具有横向公共电极线的显示装置也容易出现该不良。

图1为一种显示装置的局部结构示意图。如图1所示，该显示装置包括位于非显示区的公共信号传输线02，以及多个电路板01。每个电路板01的边缘区域的部分与显示面板内的公共信号传输线02电连接，如图1所示箭头表示电路近端补偿点，公共电压的近端补偿路径是通过电路板间的位置进入公共信号传输线02，并在电路板间对应的显示区出现发亮的条纹(block)。因受数据信号(Data)耦合的影响，公共电压(Vcom)不再为一定值，出现了随数据信号上升和下拉现象。

如图1所示，在电路板01对公共信号传输线02的靠近电路板01的几个位置，如P3位置进行补偿时，通过对显示屏幕靠近电路板一侧和远离电路板一侧的公共电压波形进行测试发现，显示屏幕远离电路板01的多个位置，如 P4、P5以及P6处的公共电压的波形基本无差异，但是显示屏幕靠近电路板01的多个位置，如P1、P2以及P3处的公共电压的波形差异较大。例如，位置P1、P2处的耦合幅值为760mV，公共电压波形恢复时间为6.5us；位置P3处的耦合幅值为780mV，公共电压波形恢复时间为2.4us；位置P4、P5处的耦合幅值为705mV，公共电压波形恢复时间为6.6us；位置P6处的耦合幅值为760mV，公共电压波形恢复时间为6.6us。由此可知，相邻电路板01之间的补偿点位置P3处公共电压与非相邻电路板01之间的非补偿点位置P2处的恢复时间差异较大，位置P3处公共电压恢复快，充电影响更小，位置P2处公共电压恢复慢，在充电时间内未得到恢复导致像素充电受到影响，最终在相邻电路板之间形成发亮的条纹。此外，显示屏幕靠近电路板的区域形成的条纹亮度大于显示屏幕远离电路板的区域形成的条纹亮度。

本公开提供一种阵列基板、显示面板以及显示装置。

本公开实施例提供的一种阵列基板包括显示区以及位于显示区至少一侧的非显示区，阵列基板包括：多个子像素、多条公共电极线、公共信号传输线以及多个扇出走线区域。多个子像素的至少部分位于显示区，位于显示区的子像素包括公共电极；多条公共电极线位于显示区且与子像素的公共电极电连接，多条公共电极线沿第一方向排列；公共信号传输线设置在非显示区，且与多条公共电极线电连接；多个扇出走线区域位于非显示区，且多个扇出走线区域沿第一方向排列。多个扇出走线区域中位于在第一方向上的边缘的扇出走线区域中的走线与公共信号传输线电连接，至少一个扇出走线区域与公共信号传输线之间设置有导电结构，导电结构与至少一个扇出走线区域中位于边缘的走线电连接，且导电结构与公共信号传输线间隔设置。通过将导电结构与公共信号传输线间隔设置，有利于降低阵列基板不同位置处公共电压耦合恢复时间差异，降低显示不良发生的机率，提高显示效果。

本公开另一实施例提供一种阵列基板，包括显示区以及位于显示区至少一侧的非显示区，阵列基板包括多个子像素、多条公共电极线、公共信号传输线、多个扇出走线区域以及多个第一连接结构。多个子像素的至少部分位于显示区，位于显示区的子像素包括公共电极；多条公共电极线位于显示区且与子像素的公共电极电连接，多条公共电极线沿第一方向排列；公共信号传输线设置在非显示区，且与多条公共电极线电连接；多个扇出走线区域位于非显示区，且多个扇出走线区域沿第一方向排列；多个第一连接结构位于公共信号传输线与多 个扇出走线区域之间，多个第一连接结构沿第一方向排列。多个扇出走线区域的至少部分中的走线通过多个第一连接结构与公共信号传输线电连接；多个扇出走线区域的数量为N，公共信号传输线包括位于显示区与多个扇出走线区域之间的沿第一方向延伸的第一传输部，第一传输部的长度为L，第一传输部的长度为L/2N的部分的电阻不大于30欧姆。通过对第一传输部的宽度以及厚度等参数进行设置以使得第一传输部的长度为L/2N的部分的电阻不大于30欧姆，有利于降低阵列基板中靠近电路板的区域中不同位置处的公共电压耦合恢复时间差异的同时，减小阵列基板中靠近电路板的区域中不同位置处的公共电压耦合恢复时间，降低显示不良发生的机率，提高显示效果。

本公开再一实施例提供一种阵列基板，包括显示区以及位于显示区至少一侧的非显示区，阵列基板包括多个子像素、多条公共电极线、公共信号传输线、扇出走线区域以及多个连接结构。多个子像素的至少部分位于显示区，位于显示区的子像素包括公共电极；多条公共电极线位于显示区且与子像素的公共电极电连接，多条公共电极线沿第一方向排列；公共信号传输线设置在非显示区，且与多条公共电极线电连接；扇出走线区域位于非显示区；多个连接结构，位于公共信号传输线与多个扇出走线区域之间，多个连接结构沿第一方向排列。扇出走线区域包括中间区域和位于中间区域在第一方向上的两侧的边缘区域，所述扇出走线区域的中间区域内的走线通过所述多个连接结构的至少一个连接结构与所述公共信号传输线电连接。通过设置与扇出走线区域的中间区域连接的连接结构，有利于调节电路板对阵列基板的补偿点的位置，如增加电路板对阵列基板的补偿点的数量，有利于降低阵列基板中靠近电路板的区域中不同位置处的公共电压耦合恢复时间差异，降低显示不良发生的机率，提高显示效果。

下面结合附图对本公开实施例提供的阵列基板、显示面板以及显示装置进行描述。

图2为根据本公开实施例提供的阵列基板的局部结构示意图，图3为图2所示显示区的部分结构示意图，图4为图2所示阵列基板的区域A的放大图。

如图2至图4所示，阵列基板包括显示区10以及位于显示区10至少一侧的非显示区20。例如，显示区10为用于显示的区域，非显示区20围绕显示区10，如非显示区20为不用于显示的区域。

需要说明的是，本案中示意了双栅结构，这样设置可以减少数据线的数量， 当然本案也可以是单栅结构，即同一行栅线对应一行像素行，且相邻两列子像素列连接不同的数据线，具体显示架构本案不限定。

如图2至图4所示，阵列基板包括多个子像素100，多个子像素100的至少部分位于显示区10。例如，位于显示区10的子像素100沿第一方向和第二方向阵列排布。图2至图4示意性的示出第一方向为X方向，第二方向为Y方向，但不限于此，第一方向与第二方向可以互换。

如图2至图4所示，位于显示区10的子像素100包括公共电极110。阵列基板包括多条公共电极线200，公共电极线200位于显示区10且与子像素100的公共电极110电连接，多条公共电极线200沿第一方向排列。例如，阵列基板包括衬底基板610，公共电极110位于公共电极线200远离衬底基板610的一侧，公共电极110通过其与公共电极线200之间的绝缘层中的过孔1210与公共电极线200电连接。例如，沿第一方向排列的一行子像素100的公共电极110可以为一体化设置的结构。例如，过孔1210可以为半过孔，如为半过孔在衬底基板的正投影的形状为非封闭环形，有利于提高形成在公共电极远离衬底基板一侧的配向膜的均一性。

阵列基板包括设置在非显示区20的公共信号传输线300，公共信号传输线300与多条公共电极线200电连接。例如，公共信号传输线300围绕显示区10。例如，图4所示显示区的边界可以为子像素100与公共信号传输线300之间的间隙，或者子像素100的靠近公共信号传输线300的边缘。例如，图4所示最靠近公共信号传输线300的一行子像素100可以为用于显示的子像素，也可以为不用于显示的虚设子像素。

本公开提供的阵列基板通过仅设置沿第一方向排列的多条公共电极线，如仅设置竖向延伸的公共电极线，没有设置横向延伸的公共电极线，有利于节省空间的同时提高阵列基板的透过率。

如图2至图4所示，阵列基板包括多个扇出走线区域400，位于非显示区20，且多个扇出走线区域400沿第一方向排列。例如，多个扇出走线区域400位于显示区10在第二方向上的一侧。例如，图2示意性的示出4个扇出走线区域400，但不限于此，扇出走线区域的数量可以根据产品需求以及产品尺寸进行设置。例如，每个扇出走线区域400包括多条走线401。

如图2至图4所示，多个扇出走线区域400中位于在第一方向上的边缘的扇出走线区域400中的走线401与公共信号传输线300电连接，例如，这里的 边缘可以是扇出走线区域中最边缘或者靠近边缘的位置，在此不限定，附图中示意了最边缘的示意图。例如，多个扇出走线区域400中分别位于两侧边缘的两个扇出走线区域400的走线401均与公共信号传输线300电连接。

如图2至图4所示，至少一个扇出走线区域400与公共信号传输线300之间设置有导电结构410，导电结构410与至少一个扇出走线区域400中位于边缘的多条走线401电连接，且导电结构410与公共信号传输线300设置。需要说明的是，这里的间隔设置指的是导电结构410与公共信号传输线300之间设置有间隔，导电结构与公共信号传输线不直接连接，如耦接；当导电结构包括的膜层与公共信号传输线包括的膜层中有同层的结构，此时同层的结构之间有间隔，不是一体成型直接连接到一起的，可选的，导电结构和公共信号传输线耦合连接，即二者之间可以通过静电释放结构(当静电释放结构工作的时候)电连接传递同一信号，可选的此同一信号是公共信号。例如，导电结构410与公共信号传输线300的至少一层膜层同层设置且材料相同。

例如，如图2所示，阵列基板还包括位于扇出走线区域400远离显示区10一侧的绑定结构640，如绑定结构640包括多个焊盘，用于与电路板绑定。例如，一个扇出走线区域400内的走线通过绑定结构640与一个电路板(后续描述第一电路板)电连接。例如，多个扇出走线区域400与多个电路板一一对应电连接。例如，电路板通过扇出走线区域400内的走线与公共信号传输线300电连接。例如，导电结构410通过扇出走线区域400内的走线与电路板电连接。例如，扇出走线区域400可以为绑定结构640与显示区10之间的扇出走线401所在的区域。

例如，如图2所示，导电结构410的数量为多个，每个扇出走线区域400均包括与导电结构410电连接的走线401，且多个导电结构410均与公共信号传输线300间隔设置。

例如，如图2所示，在对阵列基板的公共电压波形进行测试时，通过将导电结构410与公共信号传输线300间隔设置，如两者之间断开设置，可以使得显示区10远离扇出走线区域400的多个位置，如P04、P05以及P06处的公共电压的耦合恢复时间与显示区10靠近扇出走线区域400的多个位置，如P01、P02以及P03处的公共电压的耦合恢复时间差异较小。例如，位置P01处的耦合幅值为770mV，公共电压波形恢复时间为7.0us，位置P02处的耦合幅值为795mV，公共电压波形恢复时间为7.2us，位置P03处的耦合幅值为797mV， 公共电压波形恢复时间为7.0us，位置P04处的耦合幅值为757mV，公共电压波形恢复时间为7.4us，位置P05处的耦合幅值为722mV，公共电压波形恢复时间为7.4us，位置P06处的耦合幅值为750mV，公共电压波形恢复时间为7.4us，即不同位置公共电压波形恢复时间差异在1us以内。

本公开实施例提供的阵列基板中，通过将与扇出走线区域内的走线电连接的导电结构与公共信号传输线间隔设置，有利于降低显示区中靠近电路板不同位置处的公共电压耦合恢复时间差异，防止相邻扇出走线区域之间的显示区出现亮条纹，有利于改善不良，提高显示效果。

在一些示例中，如图2至图4所示，导电结构410的数量为多个，多个导电结构410沿第一方向排列，至少一个导电结构410与相邻两个扇出走线区域400的彼此靠近的两部分走线401均电连接。例如，导电结构410的至少部分结构位于相邻扇出走线区域400之间。例如，位于同一扇出走线区域400的两侧边缘的两部分走线分别与不同导电结构410电连接，分别位于相邻两个扇出走线区域400的彼此靠近的两个边缘的两部分走线401与同一个导电结构410电连接。

在一些示例中，如图2至图4所示，阵列基板还包括衬底基板610、位于衬底基板610上的多条栅线620以及多条数据线630。多条栅线620沿第二方向排列，第二方向与第一方向相交。例如，第一方向与第二方向垂直。当然本公开实施例不限于此，第一方向与第二方向之间的夹角可以为80～100度。例如，多条数据线630沿第一方向排列，多条数据线630位于多条栅线620远离衬底基板610的一侧，公共电极110位于多条数据线630远离衬底基板610的一侧。例如，扇出走线区域400的至少部分走线401与栅线620同层设置。

例如，如图3所示，数据线630可以设置加宽部分，如位于相邻子像素之间，加宽部分可以用于设置隔垫物(PS)。

例如，如图2至图4所示，位于显示区10的子像素100还包括开关结构130与像素电极120。例如，像素电极120可以为块状结构，公共电极110可以为狭缝结构，如公共电极110可以包括多个条状结构，公共电极设置在像素电极远离衬底基板的一侧，需要说明的是，本案中也可以是像素电极设置在公共电极远离衬底基板的一侧，此时公共电极可以是块状结构，像素电极设置有多个狭缝。

例如，如图2至图4所示，开关结构130包括分别与栅线620、数据线630 以及像素电极120电连接的三个电极。例如，开关结构130可以为薄膜晶体管，薄膜晶体管的栅极与栅线620电连接，薄膜晶体管的源极和漏极之一与数据线630电连接，薄膜晶体管的源极和漏极的另一个与像素电极120电连接，本案中晶体管可以是非晶硅、氧化物或者低温多晶硅，在此不限定，另外晶体管可以是底栅结构(栅极设置在半导体层和衬底基板之间)，也可以是顶栅结构(栅极设置在半导体远离衬底基板的一侧)，在此不限定。

在一些示例中，如图2至图4所示，多个子像素100沿第一方向和第二方向阵列排布，相邻数据线630之间设置有沿第一方向排列的两个子像素列，每个子像素列中的子像素100沿第二方向排列，连接至同一数据线630的不同子像素100连接至不同栅线620，多条栅线620包括沿第二方向交替设置的第一栅线621和第二栅线622，且沿第二方向排列的相邻两个子像素100之间设置有第一栅线621和第二栅线622形成的栅线对。本公开提供的阵列基板中，相邻像素行之间设置有两条栅线，两条栅线之间省去了横向设置的公共电极线，有利于节省金属走线、空间的同时，提高阵列基板的透光率。

在一些示例中，如图2至图4所示，多条数据线630与多条公共电极线120沿第一方向交替设置。例如，数据线630通过扇出走线区域400的走线401与绑定结构640电连接以与电路板电连接，公共电极线200与公共信号传输线300电连接。

在一些示例中，如图4所示，阵列基板还包括静电释放结构500，位于非显示区20，且位于公共信号传输线300与多个扇出走线区域400之间。例如，扇出走线区域400位于静电释放结构500与绑定结构640之间。

在一些示例中，如图4所示，导电结构410与静电释放结构500电连接。

图5为图4所示静电释放结构的一个静电释放单元的电路图，图6为图4所示两个静电释放单元组的电路图。

例如，如图4至图6所示，静电释放结构500包括多个静电释放单元组510。例如，一个导电结构410可以穿过相邻静电释放单元组510之间的间隔，且与该相邻静电释放单元组510电连接。

在一些示例中，如图2至图6所示，每个静电释放单元组510包括多个静电释放单元511以及连接多个静电释放单元511的连接走线512，多个静电释放单元511的至少部分一端与连接走线512电连接，另外一端与多条数据线630电连接。

例如，如图4所示，数据线630通过数据线连接线513与静电释放单元511电连接，数据线连接线513与数据线630可以为同层设置的结构。例如，数据线连接线513与数据线630可以为一体化设置的结构。例如，数据线连接线513通过转接部514与扇出走线区域的走线401电连接，这里转接部用于将设置在源漏金属层的数据线换线至栅线层，可选的，可以通过在转接部远离衬底基板一侧的绝缘层上挖孔，电极层(例如和像素电极或者公共电极同层)通过挖孔设置实现数据线所在膜层和栅线所在膜层的电连接。

例如，如图5所示，每个静电释放单元511包括多个晶体管，多个晶体管电连接，静电释放单元511的一端与连接走线512电连接，如连接走线512可以为静电释放环，静电释放单元511的另一端与数据线或者导电结构410电连接。例如，至少一个静电释放单元组510内的位于两侧边缘的两个静电释放单元511均与导电结构410电连接，上述至少一个静电释放单元组510内的非边缘位置处的静电释放单元511均与数据线630电连接。当然，本公开实施例不限于此，还可以静电释放单元组内的位于两侧边缘的两个静电释放单元的一个与导电结构电连接，另一个与数据线电连接。

图5和图6示意性的示出一个静电释放单元包括四个薄膜晶体管，但不限于此，一个静电释放单元还可以包括两个、三个、五个、六个、七个、八个、九个或者更多个薄膜晶体管。

例如，如图2至图6所示，每个扇出走线区域400与一个静电释放单元组510对应，每个扇出走线区域400中与数据线630电连接的多条走线401与同一个静电释放单元组510电连接，不同扇出走线区域400中与数据线630电连接的多条走线401与不同静电释放单元组510电连接。

例如，如图4所示，连接走线512和导电结构410为同层设置的结构。例如，连接走线512与栅线620为同层设置的结构。

例如，如图4所示，连接走线512位于导电结构410与公共信号传输线300之间的区域。例如，静电释放单元511靠近公共信号传输线300的边缘可以与导电结构410靠近公共信号传输线300的边缘齐平。

例如，如图4所示，导电结构410的靠近显示区的部分结构可以为块状结构，块状的导电结构可以降低信号传输的阻抗。

本公开提供的阵列基板中，通过将被配置为与绑定结构电连接的导电结构与公共信号传输线间隔设置的同时，与静电释放结构电连接，能够降低静电风 险的同时提高显示均一性。

在一些示例中，如图2至图4所示，公共信号传输线300包括位于显示区10与多个扇出走线区域400之间的沿第一方向延伸的第一传输部310，第一传输部310包括层叠设置的第一导电层311和第二导电层312，第一导电层311位于第二导电层312与衬底基板610之间，第一导电层311与栅线620同层设置，第二导电层312与公共电极110同层设置。

在一些示例中，如图4所示，第一导电层311包括多个缺口，多条公共电极线200通过多个连接块313与第一传输部310电连接，多个连接块313与多条数据线630同层设置，第一导电层311的多个缺口被配置为暴露多个连接块313。

在一些示例中，如图4所示，沿垂直于衬底基板的方向，如垂直于XY面的方向，多个连接块313与第一导电层311没有交叠，多个连接块313与第二导电层312交叠设置，且多个连接块313通过第二导电层312与第一导电层311电连接。例如，第一导电层311与第二导电层312之间的绝缘层包括过孔032，过孔位于连接块313远离显示区的一侧，第一导电层311与第二导电层312通过该过孔032电连接。例如，沿第二方向延伸的直线经过连接块313与上述过孔在衬底基板上的正投影。例如，过孔032的具体数量不限定，图中示意一个过孔。

图7为图2所示阵列基板在另一示例中的区域A的放大图。图7所示阵列基板与图4所示阵列基板的区别在于显示区与导电结构410之间的公共信号传输线300的宽度不同。

在一些示例中，如图2和图7所示，多个扇出走线区域400的数量为N，第一传输部310的长度为L，第一传输部310的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。例如，第一传输部310为公共信号传输线300的位于显示区10与扇出走线区域300之间的沿第一方向延伸的部分。例如，第一传输部310的长度为L/2N的部分的电阻不大于29欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于28欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于27欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于26欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于25欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于24欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于23欧 姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于22欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于21欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于20欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于19欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于18欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于17欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于16欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于15欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于14欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于13欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于12欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于11欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于10欧姆。

例如，如图2和图7所示，第一传输部310的长度为L，第一传输部310的宽度可以为W，R_s为第一传输部310的方块电阻，则第一传输部310的长度为L/2N的部分的电阻R＝L×R_s/(2N×W)。上述R_s与第一传输部310的厚度，如第一导电层311和第二导电层312的厚度相关，第一传输部310的厚度越大，R_s越小。例如，第一传输部310的宽度可以为200～300微米。例如，第一传输部310的宽度可以为220～280微米。例如，第一传输部310的宽度可以为250～275微米。例如，N可以为2～20。例如，N可以为10～18。例如，N可以为12～16。例如，N可以为3～6。例如，N可以为5～7。例如，N可以为4。例如，第一传输部310的长度为L与显示区的长度之比为0.8～1.2。例如，第一传输部310的长度为L与显示区的长度之比为0.9～1.1。例如，R_s的范围为0.04～0.1。

由上述第一传输部的电阻的公式可知，第一传输部的长度为L/2N的部分的宽度越大、厚度越厚或者扇出走线区域的数量越多，第一传输部的长度为L/2N的部分的电阻越小。

本公开提供的阵列基板，通过对第一传输部的宽度和厚度进行设置，有利于调节第一传输部的电阻，以提高公共信号传输线传输电信号的能力，提高显示面板显示均一性。

例如，与图4所示第一传输部310的宽度相比，图7所示第一传输部310的宽度增加，由此可以增加位于连接块313与第二导电层312之间的绝缘层之 间的过孔的数量；还可以增加第一导电层311与第二导电层312之间的绝缘层中的过孔的数量，有利于进一步降低公共信号传输线300的电阻。

图8为沿图7所示BB’线所截的局部截面结构示意图。例如，如图7和图8所示，沿垂直于衬底基板的方向，如垂直于XY面的方向，连接块313与第一导电层311没有交叠，第一导电层311位于第二导电层312面向衬底基板的一侧，第一导电层311与第二导电层312之间设置有绝缘层033和034，连接块313位于绝缘层034上，绝缘层033位于连接块313与第二导电层312之间，连接块313通过绝缘层033中的过孔031与第二导电层312电连接，第二导电层312通过绝缘层033和034中的过孔032与第一导电层311电连接，以实现连接块313与第一导电层311的电连接。

例如，如图8所示，位于连接块313与第一导电层311之间的间隔位置处的绝缘层033具有凹槽035。例如，若该凹槽035的厚度较深，容易导致第二导电层312在该凹槽035位置处断裂，增加公共信号传输线300的电阻。

例如，如图7所示，相邻数据线连接线513之间设置有多个过孔031和多个过孔032(032过孔用于实现第一导电层311和第二导电层312之间的电连接，具体过孔的数量不限定)，相邻数据线连接线513之间，多个过孔031沿第二方向排列，多个过孔032沿第二方向排列，且多个过孔031和多个过孔032沿第二方向排列为一列。

图9为根据图2所示阵列基板的另一示例中的局部平面结构示意图，图10为沿图9所示CC’所截的局部截面结构示意图。图9所示阵列基板与图7所示阵列基板的不同之处在于连接块与第一导电层的位置关系以及连接块与公共传输信号线电连接的过孔的位置不同。

在一些示例中，如图9和图10所示，多条公共电极线200通过多个连接块313与第一传输部310电连接，多个连接块313在衬底基板610上的正投影落入第一导电层311在衬底基板610上的正投影内，多个连接块313早衬底基板上的正投影落入第二导电层312在衬底基板上的正投影内，多个连接块313通过第二导电层312与第一导电层311电连接。

例如，如图9和图10所示，第一导电层311与第二导电层312之间设置有绝缘层033和034，连接块313位于绝缘层034上，绝缘层033位于连接块313与第二导电层312之间，连接块313通过绝缘层033中的过孔031与第二导电层312电连接，第二导电层312通过绝缘层033和034中的过孔032与第 一导电层311电连接，以实现连接块313与第一导电层311的电连接。

通过将连接块与第一导电层层叠设置，可以防止连接块与第一导电层在平行于衬底基板的方向上的间隔位置的绝缘层中出现凹槽而导致第二导电层发生断裂等不良，进而增加公共信号传输线的电阻。

在一些示例中，如图9和图10所示，第一传输部310包括沿第一方向延伸的第一边缘3101和第二边缘3102，第一边缘3101位于第二边缘3102靠近显示区10的一侧，连接块313与第二边缘3102之间的距离小于连接块313与第一边缘3101之间的距离。图中示意性的示出第一边缘与第二边缘为沿第一方向延伸的直线，但不限于此，第一边缘和第二边缘的至少之一可以为折线，该折线的整体延伸方向为第一方向。

例如，如图9所示，过孔031与第二边缘3102之间的距离小于过孔031与第一边缘3101之间的距离，过孔032与第二边缘3102之间的距离小于过孔032与第一边缘0131之间的距离。

本公开提供的阵列基板，通过将连接块设置为与显示区之间的距离较远，有利于将过孔设置为与显示区之间的距离较远，有利于提高显示区周边的平坦度，可以降低PI扩散不良类Mura。

例如，如图9所示，与同一个连接块313对应的过孔031的数量为多个，多个过孔031可以沿第一方向和第二方向阵列排布。例如，与同一个连接块313对应的过孔032的数量为多个，多个过孔032可以沿第一方向和第二方向阵列排布。例如，相邻数据线连接线513之间设置有多个过孔031和多个过孔032，相邻数据线连接线513之间，多个过孔031阵列排布，多个过孔032阵列排布。

本公开提供的阵列基板，通过增加过孔的数量，有利于进一步降低公共信号传输线的电阻，以利于降低显示区靠近扇出走线区域的区域中不同位置公共电压的耦合恢复时间以及耦合恢复时间差异，进而改善不良。

图11和图12为图2所示阵列基板在不同示例中的局部平面结构示意图。图11和图12示意性的示出了显示区10靠近静电释放结构500的边缘与靠近栅极驱动结构650的边缘相交位置处的公共信号传输线300。例如，如图11和图12所示，阵列基板还包括栅极驱动结构650，可选的，栅极驱动结构可以是GOA栅极驱动电路，栅极驱动结构650通过栅极驱动连接线651与栅线620电连接。上述图12所示的第一传输部310与连接块313的连接方式可以替换为图9所示第一传输部310与连接块313的连接方式。上述图11所示第一传 输部310可以替换为图7或图9所示第一传输部310。

例如，如图11所示，栅极驱动连接线651与栅线620可以为同层设置的结构，公共信号传输线300包括沿第二方向延伸的第二传输部320，第二传输部320包括与数据线同层设置的膜层以及与公共电极同层设置的膜层，栅极驱动连接线651与第二传输部320在垂直于衬底基板的方向上交叠，如栅极驱动连接线651穿过第二传输部320与栅线620电连接。例如，第二传输部320通过转接过孔323与第一传输部310电连接，这里第二导电层通过转接过孔实现第二传输部和第一传输部的电连接。

例如，如图12所示，栅极驱动连接线651与数据线630可以为同层设置的结构，公共信号传输线300还包括沿第二方向延伸的第二传输部320，第二传输部320包括层叠设置的第三导电层321和第四导电层322，第三导电层321与第一导电层311为一体化设置的膜层，第四导电层322与第二导电层312为一体化设置的膜层。例如，第一传输部310与第二传输部320可以为一体化设置的结构。

例如，如图12所示，栅极驱动连接线651与第二传输部320在垂直于衬底基板的方向交叠，栅极驱动连接线651穿过第二传输部320，且通过转接结构621与栅线620电连接。

本公开提供的阵列基板，通过将公共信号传输线中的第二传输部设置为与第一传输部一体化的结构，有利于省去第一传输部与第二传输部电连接的转接过孔，进一步降低公共信号传输线的电阻。

例如，图11和图12所示第二传输部与第一传输部的连接方式、以及栅极驱动结构与栅线的连接方式均可以应用于图4、图7或者图9所示阵列基板。

例如，在图12所示第二传输部以及栅极驱动结构应用于图9所示阵列基板时，图12所示转接结构621的尺寸可以与图9所示连接块313的尺寸相当，且转接结构621对应的过孔排布与连接块313对应的过孔排布相似，有利于提高刻蚀均一性，减少支撑类不良。如转接结构以及栅极驱动结构包括双层金属，如包括栅线所在层的金属以及数据线所在层的金属，通过将连接块设置为第一导电层和第二导电层交叠设计，有利于减少阵列基板在不同位置处的段差。

图13为根据本公开另一实施例提供的阵列基板的局部平面结构示意图，图14为图13所示D区域的局部结构示意图，图15A为图13所示E1区域的局部结构示意图，图15B为图13所示E2区域的局部结构示意图，图15C为 图13所示E3区域的局部结构示意图。如图13至图15C所示，阵列基板包括显示区10以及位于显示区10至少一侧的非显示区20。图13所示显示区10可以与图2所示显示区10具有相同的特征，在此则不再赘述。

如图13至图15C所示，阵列基板包括多个子像素100，多个子像素100的至少部分位于显示区10，位于显示区10的子像素100包括公共电极110。例如，子像素100还包括像素电极120和开关结构130。本实施例提供的阵列基板中的子像素与图2所示阵列基板中的子像素具有相同的特征，在此不再赘述。

如图13至图15C所示，阵列基板包括多条公共电极线200、公共信号传输线300以及多个扇出走线区域400。公共电极线200位于显示区10且与子像素100的公共电极110电连接，多条公共电极线200沿第一方向排列。公共信号传输线300设置在非显示区20，且与多条公共电极线200电连接；多个扇出走线区域400位于非显示区20，且多个扇出走线区域400沿第一方向排列。

本实施例提供的阵列基板中的公共电极线与图2所示阵列基板中的公共电极线具有相同的特征，在此不再赘述。

例如，多个扇出走线区域400位于显示区10在第二方向上的一侧。例如，图13示意性的示出4个扇出走线区域400，但不限于此，扇出走线区域的数量可以根据产品需求以及产品尺寸进行设置。例如，每个扇出走线区域400包括多条走线401。

如图13至图15C所示，多个扇出走线区域400中位于在第一方向上的边缘的扇出走线区域400中的走线401与公共信号传输线300电连接。例如，多个扇出走线区域400中分别位于两侧边缘的两个扇出走线区域400的走线401均与公共信号传输线300电连接。例如，这里的边缘可以是扇出走线区域中最边缘或者靠近边缘的位置，在此不限定，附图中示意了最边缘的示意图。

如图13至图15C所示，阵列基板包括多个第一连接结构710，位于公共信号传输线300与多个扇出走线区域400之间，多个第一连接结构710沿第一方向排列。多个扇出走线区域400的至少部分中的走线401通过第一连接结构710与公共信号传输线300电连接。

例如，如图13至图15C所示，阵列基板还包括位于扇出走线区域400远离显示区10一侧的绑定结构640，如绑定结构640包括多个焊盘，用于与电路板绑定。例如，一个扇出走线区域400内的走线通过绑定结构640与一个电路板电连接。例如，多个扇出走线区域400与多个电路板一一对应电连接。例如， 电路板通过扇出走线区域400内的走线与公共信号传输线300电连接。例如，第一连接结构710通过扇出走线区域400内的走线与电路板电连接。例如，扇出走线区域400可以为绑定结构640与显示区10之间的扇出走线401所在的区域，可选的，绑定结构可以包含栅极层、源漏极层或者电极层(公共电极或者像素电极)中的至少一层或者多层，在此不限定。例如，绑定结构640中示意的多个过孔为连接不同膜层的过孔。

例如，如图13至图15C所示，每个扇出走线区域400均包括与第一连接结构710电连接的走线401，且多个第一连接结构710均与公共信号传输线300电连接，走线401设置成部分弯折走线方式平衡扇出走线区域的信号线阻抗均一，提高显示品质。

如图13至图15C所示，多个扇出走线区域400的数量为N，公共信号传输线300包括位于显示区10与多个扇出走线区域400之间的沿第一方向延伸的第一传输部310，第一传输部310的长度为L，第一传输部310的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。

本公开实施例提供的阵列基板中，通过对第一传输部的宽度和厚度进行设置以将第一传输部的长度为L/2N的部分的电阻设置为不大于30欧姆，有利于降低显示区中靠近扇出走线区域的不同位置处的公共电压耦合恢复时间差异，防止相邻扇出走线区域之间出现亮条纹，有利于改善不良，提高显示效果。

在一些示例中，如图13至图15C所示，阵列基板还包括衬底基板610、位于衬底基板610上的多条栅线620和多条数据线630。多条栅线620沿第二方向排列，第二方向与第一方向相交；多条数据线630沿第一方向排列，多条数据线630位于多条栅线620远离衬底基板610的一侧，公共电极110位于数据线630远离衬底基板610的一侧。

在一些示例中，如图13至图15C所示，多个子像素100沿第一方向和第二方向阵列排布，相邻数据线630之间设置有沿第一方向排列的两个子像素列，每个子像素列中的子像素100沿第二方向排列，连接至同一数据线630的不同子像素100连接至不同栅线620，多条栅线620包括沿第二方向交替设置的第一栅线和第二栅线，且沿第二方向排列的相邻两个子像素100之间设置有第一栅线和第二栅线形成的栅线对；多条数据线630与多条公共电极线200沿第一方向交替设置。例如，数据线630通过扇出走线区域400的走线401与绑定结构640电连接以与电路板电连接，公共电极线120与公共信号传输线300电连 接，公共信号传输线300通过第一连接结构710、扇出走线区域400中的走线401与绑定结构640电连接以与电路板电连接。例如，公共信号传输线300的在第一方向上的两侧边缘结构可以通过扇出走线区域400的走线401与绑定结构640电连接。

本实施例提供的阵列基板中的衬底基板、栅线以及数据线与图2所示阵列基板中的衬底基板、栅线以及数据线具有相同的特征，在此不再赘述。

在一些示例中，如图13至图15C所示，第一传输部310包括层叠设置的第一导电层311和第二导电层312，第一导电层311与栅线620同层设置，第二导电层312与公共电极110同层设置。例如，第一连接结构710可以与第一导电层311同层设置，如第一连接结构710可以与第一导电层311为一体化设置的结构。

例如，如图13至图15C所示，第一传输部310为公共信号传输线300的位于显示区10与扇出走线区域300之间的沿第一方向延伸的部分。例如，第一传输部310的长度为L/2N的部分的电阻不大于29欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于28欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于27欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于26欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于25欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于24欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于23欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于22欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于21欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于20欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于19欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于18欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于17欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于16欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于15欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于14欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于13欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于12欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于11欧姆。例如，第一传输部310的长度为L/2N的部分的电阻不大于10欧姆。

通过对第一传输部的长度、宽度以及厚度等参数的设置以调节第一传输部的阻抗，有利于改善面内均一性。

例如，如图13至图15C所示，第一传输部310的长度为L，第一传输部310的宽度可以为W，R_s为第一传输部310的方块电阻，则第一传输部310的长度为L/2N的部分的电阻R＝L×R_s/(2N×W)。上述R_s与第一传输部310的厚度，如第一导电层311和第二导电层312的厚度相关，第一传输部310的厚度越大，R_s越小。例如，第一传输部310的宽度可以为200～300微米。例如，第一传输部310的宽度可以为220～280微米。例如，第一传输部310的宽度可以为250～275微米。例如，N可以为2～20。例如，N可以为10～18。例如，N可以为12～16。例如，N可以为3～6。例如，N可以为5～7。例如，N可以为4。例如，第一传输部310的长度为L与显示区的长度之比为0.8～1.2。例如，第一传输部310的长度为L与显示区的长度之比为0.9～1.1。例如，R_s的范围为0.04～0.1。

由上述第一传输部的电阻的公式可知，第一传输部的长度为L/2N的部分的宽度越大、厚度越厚或者扇出走线区域的数量越多，第一传输部的长度为L/2N的部分的电阻越小。

例如，如图13至图15C所示，至少一个第一连接结构710与相邻两个扇出走线区域400的彼此靠近的两部分走线401均电连接。例如，第一连接结构710的至少部分结构位于相邻扇出走线区域400之间。例如，位于同一扇出走线区域400的两侧边缘的两部分走线分别与不同第一连接结构710电连接，分别位于相邻两个扇出走线区域400的彼此靠近的两个边缘的两部分走线401与同一个第一连接结构710电连接。例如，每个第一连接结构710与公共信号传输线300电连接的位置为补偿点位。

例如，如图13所示，在对阵列基板的公共电压波形进行测试时，通过将第一连接结构710与公共信号传输线300电连接的同时，将第一传输部310的长度为L/2N的部分的电阻设置为不大于30欧姆，可以使得显示区10靠近扇出走线区域400的多个位置，如P01、P02以及P03处的公共电压的耦合恢复时间差异较小。例如，位置P01处的耦合幅值为760mV，公共电压波形恢复时间为2.4us，位置P02处的耦合幅值为760mV，公共电压波形恢复时间为2.4us，位置P03处的耦合幅值为760mV，公共电压波形恢复时间小于1us。

在一些示例中，如图13至图15C所示，多条公共电极线200通过多个连 接块313与第一传输部310电连接，沿垂直于衬底基板610的方向，多个连接块313与第一导电层311没有交叠，多个连接块313与第二导电层312交叠，多个连接块313通过第二导电层312与第一导电层313电连接。本实施例中公共电极线与第一传输部的电连接关系以及连接块、第一导电层以及第二导电层的位置关系可以与图7至图8所示阵列基板中的公共电极线与第一传输部的电连接关系以及连接块、第一导电层以及第二导电层的位置关系具有相同的特征，在此不再赘述。

例如，如图15B所示，扇出走线区域400的至少部分走线401的形状设置为包括弯折型部分与直线型部分，不同走线401中直线型部分的长度不同，通过在走线中设置弯折型部分，有利于减小与不同数据线电连接的走线的长度差异，提高显示良率。

在一些示例中，本公开实施例中的连接块与第一导电层的位置关系以及连接块与公共传输信号线电连接的过孔的位置可以与图9至图10所示阵列基板中的相应特征相同，本公开实施例可以采用图9至图10所示的第一传输部310与公共电极线200的连接方式。

例如，如图9至图10所示，多条公共电极线200通过多个连接块313与第一传输部310电连接，多个连接块313与多条数据线620同层设置；多个连接块313在衬底基板610上的正投影落入第一导电层311和第二导电层312在衬底基板610上的正投影内，多个连接块313通过第二导电层312与第一导电层311电连接。通过将连接块与第一导电层层叠设置，可以防止连接块与第一导电层在平行于衬底基板的方向上的间隔位置的绝缘层中出现凹槽而导致第二导电层发生断裂等不良，进而增加公共信号传输线的电阻。

例如，如图9至图10所示，第一传输部310包括沿第一方向延伸的第一边缘3101和第二边缘3102，第一边缘3101位于第二边缘3102靠近显示区10的一侧，连接块313与第二边缘3102之间的距离小于连接块313与第一边缘3101之间的距离。例如，过孔031与第二边缘3102之间的距离小于过孔031与第一边缘3101之间的距离，过孔032与第二边缘3102之间的距离小于过孔032与第一边缘0131之间的距离。

本公开提供的阵列基板，通过将连接块设置为与显示区之间的距离较远，有利于将过孔设置为与显示区之间的距离较远，有利于提高显示区边缘的平坦度，可以降低PI扩散不良类Mura。

本公开实施例提供的阵列基板中，过孔031与过孔032的排列方式与图9至图10所示实施例中过孔031与过孔032的排列方式相同，在此不再赘述。

本实施例提供的阵列基板可以采用图11和图12所示的版图排布方式。图11所示公共信号传输线300的第一传输部310可以替换为图14所示第一传输部310。例如，如图12所示，栅极驱动连接线651与数据线630可以为同层设置的结构，公共信号传输线300还包括沿第二方向延伸的第二传输部320，第二传输部320包括层叠设置的第三导电层321和第四导电层322，第三导电层321与第一导电层311为一体化设置的膜层，第四导电层322与第二导电层312为一体化设置的膜层。例如，第一传输部310与第二传输部320可以为一体化设置的结构。

例如，栅极驱动连接线651与第二传输部320在垂直于衬底基板的方向交叠，栅极驱动连接线651穿过第二传输部320，且通过转接结构621与栅线620电连接。

本公开提供的阵列基板，通过将公共信号传输线中的第二传输部设置为与第一传输部一体化的结构，有利于省去第一传输部与第二传输部电连接的转接过孔，进一步降低公共信号传输线的电阻。

图16为根据本公开实施例的另一示例提供的阵列基板的局部平面结构示意图，图17和图18为图16所示区域F在不同示例中的局部放大图，图19为图17所示一个静电释放单元组的电路图，图20为图18所示一个静电释放单元组的电路图，图21为另一示例所示一个静电释放单元组的电路图。

图16所示阵列基板与图13所示阵列基板不同之处在于，图16所示阵列基板还包括第二连接结构720。

在一些示例中，如图16所示，各扇出走线区域400包括中间区域411和位于中间区域411在第一方向上的两侧的边缘区域412，多个第一连接结构710与至少部分扇出走线区域400的边缘区域412内的走线401电连接；阵列基板还包括多个第二连接结构720，位于公共信号传输线300与多个扇出走线区域400之间，多个第二连接结构720沿第一方向排列；多个扇出走线区域400的至少部分扇出走线区域400的中间区域411内的走线401通过多个第二连接结构720与公共信号传输线300电连接。例如，一个扇出走线区域400内的走线401可以与0个、1个、2个、3个或更多第二连接结构720电连接。例如，不同扇出走线区域400内的走线401可以与相同数量的第二连接结构720电连 接，但不限于此，不同扇出走线区域内的走线也可以与不同数量的第二连接结构720电连接。参考图16，可选的，本案中，走线401、第二连接结构720、第一连接结构710等都是由同一个总信号源提供公共电压信号，提供总信号源的信号可选的设置在印刷电路板上，当第二连接结构设置在一个扇出走线区域中间区域的位置时，对应与阵列基板绑定的电路板(可选的是柔性电路板)设置的走线区域包括有传输公共电压的信号线，用于和第二连接结构电连接，此时在柔性电路板中，用于传输公共电压的信号线可以穿过设置在柔性电路板上的源极驱动芯片或者绕过源极驱动芯片和最终的总信号源实现电连接，印刷电路板与柔性电路板电连接，柔性电路板和显示面板电连接，进而实现信号的传输。参考图17，图17中靠近公共信号传输线的第二连接结构设置成一整块的设计可以降低传输信号线的阻抗，而走线401部分设置的是弯折且彼此之间有间隙的设计，在对应框胶的位置处，有利于框胶的固化。

本示例提供的阵列基板，在对第一传输部的电阻进行设置的同时，通过设置第二连接结构以增加公共信号补偿点位，有利于降低显示区靠近扇出走线区域的不同位置，如扇出走线区域之间的间隔正对的显示区域的位置P03与扇出走线区域正对的显示区域的位置P02的公共信号耦合恢复时间差异，提高阵列基板的良率。

上述中间区域和边缘区域指不同区域的相对位置关系，同一个扇出走线区域中，中间区域位于两个边缘区域之间，如中间区域的两侧的边缘区域的面积相等，中间区域与边缘区域的面积比可以为0.01～100，如中间区域与边缘区域的面积比可以为0.1～10，如中间区域与边缘区域的面积比可以为0.5～5等。

在一些示例中，如图16所示，至少一个第一连接结构710与相邻两个扇出走线区域400的彼此靠近的两个边缘区域412内的走线401均电连接。例如，各第一连接结构710与相邻两个扇出走线区域400的彼此靠近的两个边缘区域412内的两部分走线401电连接。

例如，如图16所示，第二连接结构720与位于其两侧的两个第一连接结构710之间的距离可以相等，也可以不等。

图16所示阵列基板中的第一连接结构可以与图13至图14所示阵列基板中的第一连接结构具有相同的特征。

图16所示阵列基板相对于图13所示阵列基板，在扇出走线区域400的中间区域412与公共信号传输线300之间增加了第二连接结构720，则扇出走线 区域400的中间区域412内的原本与数据线630电连接的走线401的位置现在设置的走线与第二连接结构720电连接，且绑定结构640中原本与数据线630电连接的焊盘的位置与第二连接结构720电连接，使得图16所示阵列基板的同一扇出走线区域400中与数据线630电连接的走线401位于与第二连接结构720电连接的走线401的两侧，同一扇出走线区域400对应的绑定结构640中与数据线630电连接的焊盘位于与第二连接结构720的焊盘的两侧。

例如，图17示意性的示出扇出走线区域400面向公共信号传输线300一侧的边界，第二连接结构720可以与四条走线401电连接以与绑定结构640中的四个焊盘电连接。例如，与第二连接结构720电连接的四条走线401电连接在一起，如该四条走线401与第二连接结构720为一体化设置的结构。例如，与第二连接结构720电连接的走线401和与数据线630电连接的走线401可以具有相同的形状，如弯折型，有利于避免形成走线过程中局部刻蚀液浓度差别大，提高刻蚀均一性。

在一些示例中，如图16至图21所示，阵列基板还包括位于非显示区20的静电释放结构500，静电释放结构500位于公共信号传输线300与多个扇出走线区域400之间，静电释放结构500包括多个静电释放单元组510，每个静电释放单元组510包括多个静电释放单元511以及连接多个静电释放单元511的连接走线512，多个静电释放单元511的至少部分与多条数据线630电连接。本实施例中的静电释放单元511的具体结构可以与图5所示的静电释放单元511具有相同的结构，在此不再赘述。

在一些示例中，如图14、图16、图17和图19所示，多个第一连接结构710穿过多个静电释放单元组510之间的间隔以与公共信号传输线300电连接，多个第二连接结构720穿过多个静电释放单元511之间的间隔以与公共信号传输线300电连接；多个第一连接结构710的至少一个与静电释放结构500电连接。

例如，如图14、图16、图17和图19所示，数据线630通过数据线连接线513与静电释放单元511电连接，数据线连接线513与数据线630可以为同层设置的结构。例如，数据线连接线513与数据线630可以为一体化设置的结构。例如，数据线连接线513通过转接部514与扇出走线区域的走线401电连接。例如，与不同静电释放单元511电连接的数据线连接线513的形状可以相同，如均包括三段线段的折线结构。例如，与位于第二连接结构720两侧的静 电释放单元511的数据线连接线513的形状可以不同，如位于第二连接结构720一侧的数据线连接线513包括的线段数量少于位于第二连接结构720另一侧的数据线连接线513包括的线段数量，如位于第二连接结构720一侧的数据线连接线513的长度大于位于第二连接结构720另一侧的数据线连接线513的长度。通过对与不同静电释放单元电连接的数据线连接线的长度进行调节，有利于降低与不同数据线电连接的走线和数据线连接线长度和之间的差异，以降低数据线上的信号延迟差异。

例如，如图14、图16、图17和图19所示，数据线连接线513与走线401为不同层设置的结构。例如，走线401与栅线620为同层设置的结构。

例如，如图14、图16、图17和图19所示，每个扇出走线区域400与一个静电释放单元组510对应，每个扇出走线区域400中与数据线630电连接的多条走线401与同一个静电释放单元组510电连接，不同扇出走线区域400中与数据线630电连接的多条走线401与不同静电释放单元组510电连接。例如，第一连接结构710与位于其两侧的静电释放单元511均电连接。例如，第一连接结构710穿过相邻静电释放单元组510中的两条连接走线512之间的间隔以与公共信号传输线300电连接。

在一些示例中，如图14、图16、图17和图19所示，第一连接结构710、第二连接结构720以及公共信号传输线300的第一导电层311为一体化设置的结构；连接走线512与公共信号传输线300的第一导电层311同层设置，且连接走线512与第二连接结构720间隔设置，以防止连接走线512与第二连接结构720发生短路。

例如，如图14、图16、图17和图19所示，一个扇出走线区域400与两条连接走线512对应，两条连接走线512之间设置有第二连接结构720。

在一些示例中，如图14、图16、图17和图19所示，位于各第二连接结构720两侧且与各第二连接结构720紧邻的两个静电释放单元511均与数据线630电连接。例如，位于第二连接结构720两侧且与第二连接结构720紧邻的两个静电释放单元511与第二连接结构720没有直接连接。

在一些示例中，如图14、图16、图18和图20所示，第一连接结构710与公共信号传输线300的第一导电层311为一体化设置的结构，连接走线512与公共信号传输线300的第一导电层311同层设置；在垂直于衬底基板610的方向，第二连接结构720与公共信号传输线300交叠，且第二连接结构720通过 其与公共信号传输线300之间的绝缘层中的过孔与公共信号传输线300电连接。例如，第二连接结构与连接走线512为不同层设置的结构。本示例提供的阵列基板，通过将第二连接结构与连接走线设置为不同层的结构，有利于避免第二连接结构与连接走线发生短路。

例如，如图14、图16、图18和图20所示，第二连接结构720与数据线630为同层设置的结构，第二连接结构720在垂直于衬底基板610的方向上与连接走线512交叠，位于第二连接结构720两侧的连接走线720可以为一体化设置的走线，没有在第二连接结构720的位置处断开。例如，第二连接结构720通过转接部514与扇出走线区域400的走线401电连接。例如，转接部514包括三层膜层，如与数据线630同层设置的第一子膜层、与栅线620同层设置的第二子膜层以及与公共电极110同层设置的第三子膜层，在垂直于衬底基板的方向，第一子膜层和第二子膜层均与第三子膜层交叠，第一子膜层与第二子膜层不交叠，第一子膜层通过其与第三子膜层之间的绝缘层中的过孔与第三子膜层电连接，第二子膜层通过其与第三子膜层之间的绝缘层中的过孔与第三子膜层电连接，从而实现第二连接结构或者数据线连接线与扇出走线区域中的走线的转接。

本示例提供的阵列基板中，第二连接结构与数据线连接线均通过转接部与扇出走线区域内的走线电连接，可以提高过孔刻蚀均一性。

例如，如图14、图16、图18和图20所示，同一个扇出走线区域400对应一条连接走线512。

例如，如图14、图16、图18和图20所示，位于各第二连接结构720两侧且与各第二连接结构720紧邻的两个静电释放单元511均与数据线630电连接。例如，位于第二连接结构720两侧且与第二连接结构720紧邻的两个静电释放单元511与第二连接结构720没有直接连接。

例如，图21所示电路与图19至图20所示电路不同之处在于第二连接结构720与静电释放单元511电连接。例如，如图21所示，第二连接结构720的位置可以根据阵列基板中静电释放单元511的位置进行设置，如第二连接结构720两侧的静电释放单元511可以与第二连接结构720直接连接。

图19至图21示意性的示出一个扇出走线区域中的走线与n条数据线电连接，第二连接结构位于与第n/2条数据线连接的静电释放单元和与第(n/2+1)条数据线连接的静电释放单元之间，但不限于此，第二连接结构还可以为位于 和其他位置处的相邻两条数据线连接的静电释放单元之间。例如，一个扇出走线区域400对应的数据线630的数量为n，一个扇出走线区域400对应的n条数据线630与n个静电释放单元511分别相连，然后通过连接走线512并联在一起，位于两侧边缘的两个静电释放单元511分别与两侧第一连接结构710电连接。

图22为根据本公开另一实施例提供的阵列基板的局部平面结构示意图，图23为图22所示阵列基板中的区域G1的局部放大图，图24为图22所示阵列基板中的区域G2的局部放大图，图25为图22所示阵列基板中的区域G3的局部放大图，图26和图29为图22所示阵列基板的区域H1在不同示例中的局部放大图，图27为图22所示阵列基板的区域H2的局部放大图，图28为图22所示阵列基板的区域H3的局部放大图。

如图22至图28所示，阵列基板包括显示区10以及位于显示区10至少一侧的非显示区20。图22所示显示区10可以与图2所示显示区10具有相同的特征，在此则不再赘述。

如图22至图28所示，阵列基板包括多个子像素100，多个子像素100的至少部分位于显示区10，位于显示区10的子像素100包括公共电极110。例如，子像素100还包括像素电极120和开关结构130。本实施例提供的阵列基板中的子像素与图2所示阵列基板中的子像素具有相同的特征，在此不再赘述。

如图22至图28所示，阵列基板包括多条公共电极线200、公共信号传输线300以及多个扇出走线区域400。公共电极线200位于显示区10且与子像素100的公共电极110电连接，多条公共电极线200沿第一方向排列。公共信号传输线300设置在非显示区20，且与多条公共电极线200电连接；多个扇出走线区域400，位于非显示区20，且多个扇出走线区域400沿第一方向排列。

本实施例提供的阵列基板中的公共电极线与图2所示阵列基板中的公共电极线具有相同的特征，在此不再赘述。

例如，多个扇出走线区域400位于显示区10在第二方向上的一侧。例如，图22示意性的示出4个扇出走线区域400，但不限于此，扇出走线区域的数量可以根据产品需求以及产品尺寸进行设置。例如，每个扇出走线区域400包括多条走线401。

如图22至图28所示，多个扇出走线区域400中位于在第一方向上的边缘的扇出走线区域400中的走线401与公共信号传输线300电连接。例如，多个 扇出走线区域400中分别位于两侧边缘的两个扇出走线区域400的走线401均与公共信号传输线300电连接。例如，这里的边缘可以是扇出走线区域中最边缘或者靠近边缘的位置，在此不限定，附图中示意了最边缘的示意图。

如图22指图28所示，阵列基板包括多个连接结构700，位于公共信号传输线300与所述扇出走线区域400之间，所述多个连接结构700沿所述第一方向排列；扇出走线区域400包括中间区域411和位于中间区域411在第一方向上的两侧的边缘区域412，扇出走线区域400的中间区域411内的走线401通过多个连接结构700的至少一个连接结构700与公共信号传输线300电连接。

通过设置与扇出走线区域的中间区域连接的连接结构，有利于调节电路板对阵列基板的补偿点的位置，如增加电路板对阵列基板的补偿点的数量，有利于降低阵列基板中靠近电路板的区域中不同位置处的公共电压耦合恢复时间差异，降低显示不良发生的机率，提高显示效果。

在一些示例中，如图22至图28所示，多个连接结构700包括多个第一连接结构710，位于公共信号传输线300与多个扇出走线区域400之间，多个第一连接结构710沿第一方向排列。多个扇出走线区域400的至少部分中的走线401通过第一连接结构710与公共信号传输线300电连接。

如图22至图28所示，多个第一连接结构710与至少部分扇出走线区域400的边缘区域412内的走线401电连接；多个连接结构700还包括多个第二连接结构720，位于公共信号传输线300与多个扇出走线区域400之间，多个第二连接结构720沿第一方向排列；多个扇出走线区域400的至少部分扇出走线区域400的中间区域411内的走线401通过多个第二连接结构720与公共信号传输线300电连接。例如，一个扇出走线区域400内的走线401可以与0个、1个、2个、3个或者更多个第二连接结构720电连接。例如，不同扇出走线区域400内的走线401可以与相同数量的第二连接结构720电连接，但不限于此，不同扇出走线区域内的走线也可以与不同数量的第二连接结构720电连接。

本公开实施例提供的阵列基板，通过设置第一连接结构和第二连接结构以增加公共信号补偿点位，有利于降低显示区靠近扇出走线区域的不同位置，如扇出走线区域之间的间隔正对的显示区域的位置P03与扇出走线区域正对的显示区域的位置P02的公共信号耦合恢复时间差异，提高阵列基板的良率。

上述中间区域和边缘区域指不同区域的相对位置关系，同一个扇出走线区域中，中间区域位于两个边缘区域之间，如中间区域的两侧的边缘区域的面积 相等，中间区域与边缘区域的面积比可以为0.01～100，如中间区域与边缘区域的面积比可以为0.1～10，如中间区域与边缘区域的面积比可以为0.5～5等。

例如，如图22至图28所示，阵列基板还包括位于扇出走线区域400远离显示区10一侧的绑定结构640，如绑定结构640包括多个焊盘，用于与电路板绑定。例如，一个扇出走线区域400内的走线通过绑定结构640与一个电路板电连接。例如，多个扇出走线区域400与多个电路板一一对应电连接。例如，电路板通过扇出走线区域400内的走线与公共信号传输线300电连接。例如，第一连接结构710通过扇出走线区域400内的走线与电路板电连接。例如，扇出走线区域400可以为绑定结构640与显示区10之间的扇出走线401所在的区域。

例如，如图22至图23所示，每个扇出走线区域400均包括与第一连接结构710电连接的走线401，且多个第一连接结构710均与公共信号传输线300电连接。例如，每个扇出走线区域400均包括与第二连接结构720电连接的走线401，且多个第二连接结构720均与公共信号传输线300电连接。

在一些示例中，如图22至图23所示，至少一个第一连接结构710与相邻两个扇出走线区域400的彼此靠近的两个边缘区域412内的走线401均电连接。例如，各第一连接结构710与相邻两个扇出走线区域400的彼此靠近的两个边缘区域412内的两部分走线401电连接。

例如，如图22所示，第二连接结构720与位于其两侧的两个第一连接结构710之间的距离可以相等，也可以不等。

在一些示例中，如图22至图23所示，阵列基板还包括：衬底基板610、位于衬底基板610上的多条栅线620和多条数据线630。多条栅线620沿第二方向排列，第二方向与第一方向相交；多条数据线630沿第一方向排列，多条数据线630位于多条栅线620远离衬底基板610的一侧，公共电极110位于数据线630远离衬底基板610的一侧。

例如，如图22至图23所示，多个子像素100沿第一方向和第二方向阵列排布，相邻数据线630之间设置有沿第一方向排列的两个子像素列，每个子像素列中的子像素100沿第二方向排列，连接至同一数据线630的不同子像素100连接至不同栅线620，多条栅线620包括沿第二方向交替设置的第一栅线和第二栅线，且沿第二方向排列的相邻两个子像素100之间设置有第一栅线和第二栅线形成的栅线对；多条数据线630与多条公共电极线200沿第一方向交 替设置。例如，数据线630通过扇出走线区域400的走线401与绑定结构640电连接以与电路板电连接，公共电极线120与公共信号传输线300电连接，公共信号传输线300通过第一连接结构710、扇出走线区域400中的走线401与绑定结构640电连接以与电路板电连接。例如，公共信号传输线300的在第一方向上的两侧边缘结构可以通过扇出走线区域400的走线401与绑定结构640电连接。

本实施例提供的阵列基板中的衬底基板、栅线以及数据线与图2所示阵列基板中的衬底基板、栅线以及数据线具有相同的特征，在此不再赘述。

在一些示例中，如图23和图26所示，阵列基板还包括位于非显示区20的静电释放结构500，静电释放结构500位于公共信号传输线300与多个扇出走线区域400之间。例如，扇出走线区域400位于静电释放结构500与绑定结构640之间。

在一些示例中，如图23和图26所示，静电释放结构500包括多个静电释放单元组510。每个静电释放单元组510包括多个静电释放单元511以及连接多个静电释放单元511的连接走线512，多个静电释放单元511的至少部分与多条数据线630电连接。本实施例中的静电释放单元511的具体结构可以与图5所示的静电释放单元511具有相同的结构，在此不再赘述。

本实施例提供的静电释放结构单元组的电路图可以与图19至图21所示任一静电释放单元组中的电路图相同。

在一些示例中，如图23、图26以及图19至图21所示，多个第一连接结构710穿过多个静电释放单元组510之间的间隔以与公共信号传输线300电连接，多个第二连接结构720穿过多个静电释放单元511之间的间隔以与公共信号传输线300电连接；多个第一连接结构710的至少一个与静电释放结构500电连接。

例如，如图23、图26以及图19至图21所示，数据线630通过数据线连接线513与静电释放单元511电连接，数据线连接线513与数据线630可以为同层设置的结构。例如，数据线连接线513与数据线630可以为一体化设置的结构。例如，数据线连接线513通过转接部514与扇出走线区域的走线401电连接。例如，与不同静电释放单元511电连接的数据线连接线513的形状可以相同，如均包括三段线段的折线结构。例如，与位于第二连接结构720两侧的静电释放单元511的数据线连接线513的形状可以不同，如位于第二连接结构 720一侧的数据线连接线513包括的线段数量少于位于第二连接结构720另一侧的数据线连接线513包括的线段数量，如位于第二连接结构720一侧的数据线连接线513的长度大于位于第二连接结构720另一侧的数据线连接线513的长度。通过对与不同静电释放单元电连接的数据线连接线的长度进行调节，有利于降低与不同数据线电连接的走线和数据线连接线长度和之间的差异，以降低数据线上的信号延迟差异。

例如，如图23、图26以及图19至图21所示，数据线连接线513与走线401为不同层设置的结构。例如，走线401与栅线620为同层设置的结构。

例如，如图23、图26以及图19至图21所示，每个扇出走线区域400与一个静电释放单元组510对应，每个扇出走线区域400中与数据线630电连接的多条走线401与同一个静电释放单元组510电连接，不同扇出走线区域400中与数据线630电连接的多条走线401与不同静电释放单元组510电连接。例如，第一连接结构710与位于其两侧的静电释放单元511均电连接。例如，第一连接结构710穿过相邻静电释放单元组510中的两条连接走线512之间的间隔以与公共信号传输线300电连接。

在一些示例中，如图22、图23和图26所示，各扇出走线区域400内的走线401与一个静电释放单元组510电连接，且至少一个静电释放单元组510中的多个静电释放单元511之间的多个间隔设置有至少一个第二连接结构720。

在一些示例中，如图23、图26以及图19至图21所示，位于各第二连接结构720两侧且与各第二连接结构720紧邻的两个静电释放单元511均与数据线630电连接。例如，位于第二连接结构720两侧且与第二连接结构720紧邻的两个静电释放单元511与第二连接结构720没有直接连接。当然，本公开实施例不限于此，根据阵列基板的版图设计空间，位于第二连接结构两侧且与第二连接结构紧邻的两个静电释放单元可以与第二连接结构直接连接。

在一些示例中，如图22、图23和图26所示，公共信号传输线300包括位于显示区10与多个扇出走线区域400之间的沿第一方向延伸的第一传输部310，第一传输部310包括层叠设置的第一导电层311和第二导电层312，第一导电层311与栅线620同层设置，第二导电层312与公共电极110同层设置。

在一些示例中，如图23和图26所示，第一连接结构710、第二连接结构720以及公共信号传输线300的第一导电层311为一体化设置的结构；连接走线512与公共信号传输线300的第一导电层311同层设置，且连接走线512与 第二连接结构720间隔设置，以防止连接走线512与第二连接结构720发生短路。

例如，如图23、图26、图17和图19所示，一个扇出走线区域400与两条连接走线512对应，两条连接走线512之间设置有第二连接结构720。

例如，如图23至图25所示，第一连接结构710远离公共信号传输线300一侧与两个扇出走线区域的走线4011和走线4012电连接，两部分走线4011和4012之间设置导电线4000，走线4011与走线4012通过导电线4000电连接。例如，走线4011可以与绑定结构640中的八个焊盘电连接(这里具体焊盘数量不做限定)。走线4011和走线4012、走线4011延伸方向可以不同，走线均包括多个互相连接到一起呈网格状的信号线。例如，走线4011远离导电线4000的一侧设置的多条走线401包括与数据线630电连接的走线4013以及与第二连接结构电连接的走线4014。参考图25，这里走线4011相当于是走线4013对应扇出走线区域中最边缘的走线，走线4011实现和公共信号传输线300的连接，同理，走线4012会和走线4011对应的扇出走线相邻的扇出走线对应的焊盘电连接，即走线4012是另外一个扇出走线区域边缘的信号线。

例如，如图26至图28所示，第二连接结构720可以与四条走线4014电连接以与绑定结构640中的四个焊盘电连接。例如，与第二连接结构720电连接的四条走线4014电连接在一起，如该四条走线401与第二连接结构720为一体化设置的结构。例如，与第二连接结构720电连接的走线4014和与数据线630电连接的走线4013可以具有相同的形状，如弯折型。通过将扇出走线区域内的走线设置为弯折型，有利于降低不同走线与数据线连接线的长度和的差异。

图29所示阵列基板与图26所示阵列基板的区别在于第二连接结构720采用的膜层不同。

在一些示例中，如图22和图29所示，第一连接结构710与公共信号传输线300的第一导电层311为一体化设置的结构，连接走线512与公共信号传输线300的第一导电层311同层设置；在垂直于衬底基板610的方向，第二连接结构720与公共信号传输线300交叠，且第二连接结构720通过其与公共信号传输线300之间的绝缘层中的过孔与公共信号传输线300电连接。本示例提供的阵列基板，通过将第二连接结构与连接走线设置为不同层的结构，有利于避免第二连接结构与连接走线发生短路。

例如，如图22和图29所示，第二连接结构720与数据线630为同层设置的结构，第二连接结构720在垂直于衬底基板610的方向上与连接走线512交叠，位于第二连接结构720两侧的连接走线720可以为一体化设置的走线，没有在第二连接结构720的位置处断开。例如，第二连接结构720通过转接部514与扇出走线区域400的走线401电连接。例如，转接部514包括三层膜层，如与数据线630同层设置的第一子膜层、与栅线620同层设置的第二子膜层以及与公共电极110同层设置的第三子膜层，在垂直于衬底基板的方向，第一子膜层和第二子膜层均与第三子膜层交叠，第一子膜层与第二子膜层不交叠，第一子膜层通过其与第三子膜层之间的绝缘层中的过孔与第三子膜层电连接，第二子膜层通过其与第三子膜层之间的绝缘层中的过孔与第三子膜层电连接，从而实现第二连接结构或者数据线连接线与扇出走线区域中的走线的转接。

本示例提供的阵列基板中，第二连接结构与数据线连接线均通过转接部与扇出走线区域内的走线电连接，可以提高过孔刻蚀均一性。

在一些示例中，如图29所示，多条公共电极线200通过多个连接块313与公共信号传输线300电连接，多个连接块313与多条数据线630同层设置；至少一个第二连接结构720与连接块313为一体化设置的结构。例如，各第二连接结构720与相应的连接块313为一体化设置的结构。图29示意性的示出连接块313通过其与第二导电层312之间的绝缘层中的一个过孔与第二导电层312电连接，但不限于此，连接块与第二导电层之间可以设置多个过孔以提高连接块与公共信号传输线的电连接效果。

图23至图29示意性的示出公共信号传输线300包括的第一传输部310可以为图4所示宽度较窄的第一传输部310，但不限于此，本实施例中的第一传输部31还可以为图7或图9所示第一传输部310，如多个扇出走线区域300的数量为N，公共信号传输线300包括位于显示区10与多个扇出走线区域400之间的沿第一方向延伸的第一传输部310，第一传输部310的长度为L，第一传输部310的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。

例如，本实施例中的阵列基板的显示区10靠近静电释放结构500的边缘与靠近栅极驱动结构650的边缘相交位置处的公共信号传输线300可以与图11或图12所示结构相同，在此不再赘述。

本公开另一实施例提供一种显示面板，包括上述任一实施例中的阵列基板。

本公开另一实施例提供一种显示装置，该显示装置包括上述显示面板。

例如，本公开实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。该显示装置包括但不限于：射频单元、网络模块、音频输出&输入单元、传感器、用户输入单元、接口单元、存储器、处理器、以及电源等部件。另外，本领域技术人员可以理解的是，上述结构并不构成对本公开实施例提供的上述显示装置的限定，换言之，在本公开实施例提供的上述显示装置中可以包括上述更多或更少的部件，或者组合某些部件，或者不同的部件布置。

图30为根据本公开另一实施例提供的显示装置的局部结构示意图。图30示意性的示出阵列基板为图13所示阵列基板，但不限于此，阵列基板可以为图16或图22所示任一实施例中的阵列基板。

如图30所示，阵列基板包括第一连接结构710。显示装置包括第一电路板2000、第二电路板3000上述图13至图29任一实施例所示的阵列基板。

例如，第一电路板2000可以为柔性电路板(Flexible Printed Circuit，FPC)。例如，第一电路板2000包括驱动电路结构2001，驱动电路结构2001可以为IC驱动电路，被配置为与数据线630电连接。

例如，第二电路板3000可以为印刷电路板(Printed circuit boards，PCB)。

如图30所示，第二电路板3000通过第一电路板2000与阵列基板电连接，第二电路板3000上设置有公共信号连接线3001和零欧电阻3002，零欧电阻3002与公共信号连接线3001电连接，公共信号连接线3001与第一连接结构710电连接。

例如，零欧电阻3002可以为跨接电阻器，零欧电阻3002并非真正的阻值为零，零欧电阻实际是电阻值很小的电阻。例如，零欧电阻3002的电阻非常接近零。

例如，如图30所示，公共信号连接线3001可以与第二电路板3000中的引脚电连接，该引脚与第一电路板2000中的引脚电连接，第一电路板2000中的引脚与阵列基板中的与第一连接结构710电连接的绑定结构电连接。

例如，在对显示装置进行测试时，当发现相邻扇出走线区域400之间出现亮条纹时，将零欧电阻3002断开，使得公共补偿信号无法通过第一连接结构710进入公共信号传输线300，从而降低显示区靠近第一电路板的不同位置处公共电压耦合恢复差异，有效改善显示装置的不良。

例如，如图30所示，扇出走线区域400的数量为N个，零欧电阻3002的数量为2*(N-1)个。例如，可以根据显示装置测试结果，对相应位置的零欧电阻3002进行断开设置。

图31为阵列基板中数据信号和栅信号的时序图。如图31所示，显示面板一行充电时间等于本行实际充电时间+GOE时间，当一行充电时间固定时候，减小GOE充电时间，增加本行实际充电时间，如调整GOE时间是在保证显示面板不发生错充前提下。通过减小GOE，可以使得一帧内实际充电时间增加，公共电压耦合恢复时间变长，显示面板出现的不良会减轻甚至完全改善。

例如，如图31所示，Gout1和Gout2分别是两行栅线开启时间的波形图示意图，GOE时间为数据信号(Data)相比栅信号(Gate)开启延迟上升的时间，如避免栅信号延迟(Gate delay)导致错充，例如GOE1是Gout1下降沿开始时刻与Gout1对应行充入数据信号对应的交叠时间，即Gout1由于在延迟时间仍然充入的是Gout1行对应的数据信号，防止错冲。本公开提供的阵列基板通过调整GOE的时间，即一种可实现的方式，将Data信号提前，例如调整数据触发信号(TP信号)提前，当TP信号提前(例如TP信号的上升沿或者下降沿提前)，则TP信号给入数据线，当减小GOE时间，则调整TP信号提前，则数据信号提前。

有以下几点需要说明：

(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (39)

1. 一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区，所述阵列基板包括：

   多个子像素，所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；

   多条公共电极线，位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；

   公共信号传输线，设置在所述非显示区，且与所述多条公共电极线电连接；

   多个扇出走线区域，位于所述非显示区，且所述多个扇出走线区域沿所述第一方向排列；

   其中，所述多个扇出走线区域中位于在所述第一方向上的边缘的扇出走线区域中的走线与所述公共信号传输线电连接，至少一个扇出走线区域与所述公共信号传输线之间设置有导电结构，所述导电结构与所述至少一个扇出走线区域中位于边缘的走线电连接，且所述导电结构与所述公共信号传输线间隔设置。
2. 根据权利要求1所述的阵列基板，其中，所述导电结构的数量为多个，多个导电结构沿所述第一方向排列，至少一个导电结构与相邻两个扇出走线区域的彼此靠近的两部分走线均电连接。
3. 根据权利要求1或2所述的阵列基板，还包括：

   静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间，

   其中，所述导电结构与所述静电释放结构电连接，所述导电结构与所述公共信号传输线耦接。
4. 根据权利要求1-3任一项所述的阵列基板，还包括：

   衬底基板；

   多条栅线，位于所述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；

   多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述多条数据线远离所述衬底基板的一侧；

   其中，位于所述显示区的所述子像素还包括开关结构与像素电极，所述开 关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；

   所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。
5. 根据权利要求4所述的阵列基板，其中，所述多个扇出走线区域的数量为N，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。
6. 根据权利要求4或5所述的阵列基板，其中，所述多条公共电极线通过多个连接块与所述第一传输部电连接，所述多个连接块与所述多条数据线同层设置；

   沿垂直于所述衬底基板的方向，所述多个连接块与所述第一导电层没有交叠，所述多个连接块通过所述第二导电层与所述第一导电层电连接。
7. 根据权利要求4或5所述的阵列基板，其中，所述多条公共电极线通过多个连接块与所述第一传输部电连接，所述多个连接块在所述衬底基板上的正投影落入所述第一导电层在所述衬底基板上的正投影内，所述多个连接块通过所述第二导电层与所述第一导电层电连接。
8. 根据权利要求7所述的阵列基板，其中，所述第一传输部包括沿所述第一方向延伸的第一边缘和第二边缘，所述第一边缘位于所述第二边缘靠近所述显示区的一侧，所述连接块与所述第二边缘之间的距离小于所述连接块与所述第一边缘之间的距离。
9. 根据权利要求4-8任一项所述的阵列基板，其中，所述公共信号传输线还包括沿所述第二方向延伸的第二传输部，所述第二传输部包括层叠设置的第三导电层和第四导电层，所述第三导电层与所述多条数据线同层设置，所述第一导电层为一体化设置的膜层，所述第四导电层与所述公共电极同层设置。
10. 根据权利要求4-9任一项所述的阵列基板，其中，所述多个子像素沿所述第一方向和所述第二方向阵列排布，相邻数据线之间设置有沿所述第一方向排列的两个子像素列，每个子像素列中的子像素沿所述第二方向排列，连接至同一数据线的不同子像素连接至不同栅线，所述多条栅线包括沿所述第二方向交替设置的第一栅线和第二栅线，且沿所述第二方向排列的相邻两个子像素之间设置有所述第一栅线和所述第二栅线形成的栅线对；

    所述多条数据线与所述多条公共电极线沿所述第一方向交替设置。
11. 一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区，所述阵列基板包括：

    多个子像素，所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；

    多条公共电极线，位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；

    公共信号传输线，设置在所述非显示区，且与所述多条公共电极线电连接；

    多个扇出走线区域，位于所述非显示区，且所述多个扇出走线区域沿所述第一方向排列；

    多个第一连接结构，位于所述公共信号传输线与所述多个扇出走线区域之间，所述多个第一连接结构沿所述第一方向排列；

    其中，所述多个扇出走线区域的至少部分中的走线通过所述多个第一连接结构与所述公共信号传输线电连接；

    所述多个扇出走线区域的数量为N，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。
12. 根据权利要求11所述的阵列基板，还包括：

    衬底基板；

    多条栅线，位于所述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；

    多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述数据线远离所述衬底基板的一侧；

    其中，位于所述显示区的所述子像素还包括开关结构与像素电极，所述开关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；

    所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。
13. 根据权利要求12所述的阵列基板，其中，所述多条公共电极线通过多个连接块与所述第一传输部电连接，沿垂直于所述衬底基板的方向，所述多 个连接块与所述第一导电层没有交叠，所述多个连接块通过所述第二导电层与所述第一导电层电连接。
14. 根据权利要求12所述的阵列基板，其中，所述多条公共电极线通过多个连接块与所述第一传输部电连接，所述多个连接块与所述多条数据线同层设置；

    所述多个连接块在所述衬底基板上的正投影落入所述第一导电层在所述衬底基板上的正投影内，所述多个连接块通过所述第二导电层与所述第一导电层电连接。
15. 根据权利要求14所述的阵列基板，其中，所述第一传输部包括沿所述第一方向延伸的第一边缘和第二边缘，所述第一边缘位于所述第二边缘靠近所述显示区的一侧，所述连接块与所述第二边缘之间的距离小于所述连接块与所述第一边缘之间的距离。
16. 根据权利要求12-15任一项所述的阵列基板，其中，所述公共信号传输线还包括沿所述第二方向延伸的第二传输部，所述第二传输部包括层叠设置的第三导电层和第四导电层，所述第三导电层与所述第一导电层为一体化设置的膜层，所述第四导电层与所述第二导电层为一体化设置的膜层。
17. 根据权利要求12-16任一项所述的阵列基板，其中，所述多个子像素沿所述第一方向和所述第二方向阵列排布，相邻数据线之间设置有沿所述第一方向排列的两个子像素列，每个子像素列中的子像素沿所述第二方向排列，连接至同一数据线的不同子像素连接至不同栅线，所述多条栅线包括沿所述第二方向交替设置的第一栅线和第二栅线，且沿所述第二方向排列的相邻两个子像素之间设置有所述第一栅线和所述第二栅线形成的栅线对；

    所述多条数据线与所述多条公共电极线沿所述第一方向交替设置。
18. 根据权利要求12-17任一项所述的阵列基板，其中，各扇出走线区域包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接；

    所述阵列基板还包括多个第二连接结构，位于所述公共信号传输线与所述多个扇出走线区域之间，所述多个第二连接结构沿所述第一方向排列；

    所述多个扇出走线区域的至少部分扇出走线区域的所述中间区域内的走线通过所述多个第二连接结构与所述公共信号传输线电连接。
19. 根据权利要求12-17任一项所述的阵列基板，其中，各扇出走线区域 包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接；

    至少一个第一连接结构与相邻两个扇出走线区域的彼此靠近的两个边缘区域内的走线均电连接。
20. 根据权利要求18或19所述的阵列基板，还包括：

    静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间，所述静电释放结构包括多个静电释放单元组，每个静电释放单元组包括多个静电释放单元以及连接所述多个静电释放单元的连接走线，所述多个静电释放单元的至少部分与所述多条数据线电连接，

    其中，所述多个第一连接结构穿过所述多个静电释放单元组之间的间隔以与所述公共信号传输线电连接，和/或，所述多个第二连接结构穿过所述多个静电释放单元之间的间隔以与所述公共信号传输线电连接；

    所述多个第一连接结构的至少一个与所述静电释放结构电连接。
21. 根据权利要求20所述的阵列基板，其中，位于各第二连接结构两侧且与各第二连接结构紧邻的两个静电释放单元均与所述数据线电连接。
22. 根据权利要求18所述的阵列基板，其中，所述第一连接结构、所述第二连接结构以及所述公共信号传输线的所述第一导电层为一体化设置的结构；

    所述连接走线与所述公共信号传输线的所述第一导电层同层设置，且所述连接走线与所述第二连接结构间隔设置。
23. 根据权利要求18所述的阵列基板，其中，所述第一连接结构与所述公共信号传输线的所述第一导电层为一体化设置的结构，所述连接走线与所述公共信号传输线的所述第一导电层同层设置；

    在垂直于所述衬底基板的方向，所述第二连接结构与所述连接走线交叠，所述第二连接结构与所述公共信号传输线交叠，且所述第二连接结构通过其与所述公共信号传输线之间的绝缘层中的过孔与所述公共信号传输线电连接。
24. 一种阵列基板，包括显示区以及位于所述显示区至少一侧的非显示区，所述阵列基板包括：

    多个子像素，所述多个子像素的至少部分位于所述显示区，位于所述显示区的子像素包括公共电极；

    多条公共电极线，位于所述显示区且与所述子像素的公共电极电连接，所述多条公共电极线沿第一方向排列；

    公共信号传输线，设置在所述非显示区，且与所述多条公共电极线电连接；

    扇出走线区域，位于所述非显示区；

    多个连接结构，位于所述公共信号传输线与所述扇出走线区域之间，所述多个连接结构沿所述第一方向排列；

    其中，所述扇出走线区域包括中间区域和位于所述中间区域在所述第一方向上的两侧的边缘区域；

    所述扇出走线区域的中间区域内的走线通过所述多个连接结构的至少一个连接结构与所述公共信号传输线电连接。
25. 根据权利要求24所述的阵列基板，其中，所述扇出走线区域包括多个扇出走线区域，各扇出走线区域包括所述中间区域和所述边缘区域；

    所述多个连接结构包括多个第一连接结构和多个第二连接结构，所述多个第一连接结构沿所述第一方向排列，所述多个第二连接结构沿所述第一方向排列，所述多个第一连接结构与至少部分扇出走线区域的边缘区域内的走线电连接，所述多个扇出走线区域的至少部分扇出走线区域的中间区域内的走线通过所述多个第二连接结构与所述公共信号传输线电连接。
26. 根据权利要求25所述的阵列基板，其中，至少一个第一连接结构与相邻两个扇出走线区域的彼此靠近的两个边缘区域内的走线均电连接。
27. 根据权利要求25或26所述的阵列基板，还包括：

    衬底基板；

    多条栅线，位于所述衬底基板上，且沿第二方向排列，所述第二方向与所述第一方向相交；

    多条数据线，位于所述衬底基板上，且沿所述第一方向排列，所述多条数据线位于所述多条栅线远离所述衬底基板的一侧，所述公共电极位于所述多条数据线远离所述衬底基板的一侧；

    静电释放结构，位于所述非显示区，且位于所述公共信号传输线与所述多个扇出走线区域之间，所述静电释放结构包括多个静电释放单元组，各静电释放单元组包括多个静电释放单元以及连接所述多个静电释放单元的连接走线，所述多个静电释放单元的至少部分与所述多条数据线电连接，

    其中，位于所述显示区的所述子像素还包括开关结构与像素电极，所述开关结构包括分别与所述栅线、所述数据线以及所述像素电极电连接的三个电极；

    所述多个第一连接结构穿过所述多个静电释放单元组之间的间隔以与所 述公共信号传输线电连接，所述多个第二连接结构穿过所述多个静电释放单元之间的间隔以与所述公共信号传输线电连接；

    所述多个第一连接结构的至少一个与所述静电释放结构电连接。
28. 根据权利要求27所述的阵列基板，其中，位于各第二连接结构两侧且与各第二连接结构紧邻的两个静电释放单元均与所述数据线电连接。
29. 根据权利要求28所述的阵列基板，其中，各扇出走线区域内的走线与一个静电释放单元组电连接，且至少一个静电释放单元组中的所述多个静电释放单元之间的多个间隔设置有至少一个第二连接结构。
30. 根据权利要求27-29任一项所述的阵列基板，其中，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域之间的沿所述第一方向延伸的第一传输部，所述第一传输部包括层叠设置的第一导电层和第二导电层，所述第一导电层与所述栅线同层设置，所述第二导电层与所述公共电极同层设置。
31. 根据权利要求30所述的阵列基板，其中，所述第一连接结构、所述第二连接结构以及所述公共信号传输线的所述第一导电层为一体化设置的结构；

    所述连接走线与所述公共信号传输线的所述第一导电层同层设置，且所述连接走线与所述第二连接结构间隔设置。
32. 根据权利要求30所述的阵列基板，其中，所述第一连接结构与所述公共信号传输线的所述第一导电层为一体化设置的结构，所述连接走线与所述公共信号传输线的所述第一导电层同层设置；

    在垂直于所述衬底基板的方向，所述第二连接结构与所述公共信号传输线交叠，且所述第二连接结构通过其与所述公共信号传输线之间的绝缘层中的过孔与所述公共信号传输线电连接。
33. 根据权利要求32所述的阵列基板，其中，在垂直于所述衬底基板的方向，所述第二连接结构与所述连接走线交叠。
34. 根据权利要求32或33所述的阵列基板，其中，所述多条公共电极线通过多个连接块与所述公共信号传输线电连接，所述多个连接块与所述多条数据线同层设置；

    至少一个第二连接结构与所述连接块为一体化设置的结构。
35. 根据权利要求25所述的阵列基板，其中，所述多个扇出走线区域的数量为N，所述公共信号传输线包括位于所述显示区与所述多个扇出走线区域 之间的沿所述第一方向延伸的第一传输部，所述第一传输部的长度为L，所述第一传输部的长度为L/2N的部分的电阻不大于30欧姆，N为正整数。
36. 一种显示面板，包括权利要求1-35任一项所述的阵列基板。
37. 一种显示装置，包括权利要求36所述的显示面板。
38. 一种显示装置，包括第一电路板、第二电路板以及权利要求11-23任一项所述的阵列基板，

    其中，所述第二电路板通过所述第一电路板与所述阵列基板电连接，所述第二电路板上设置有公共信号连接线和零欧电阻，所述零欧电阻与所述公共信号连接线电连接，所述公共信号连接线与所述第一连接结构电连接。
39. 一种显示装置，包括第一电路板、第二电路板以及权利要求24-35任一项所述的阵列基板，

    其中，所述第二电路板通过所述第一电路板与所述阵列基板电连接，所述第二电路板上设置有公共信号连接线和零欧电阻，所述零欧电阻与所述公共信号连接线电连接，所述公共信号连接线与所述连接结构电连接。