CN118610269A - 一种碳化硅器件、其制作方法及电子器件 - Google Patents

Abstract

本发明涉及半导体技术领域，尤指一种碳化硅器件、其制作方法及电子器件。碳化硅器件包括：碳化硅衬底层和设置于碳化硅衬底层的外延层，外延层远离碳化硅衬底层的一侧设置有沟槽栅结构，沟槽栅结构的两侧均设置有屏蔽结构，屏蔽结构的第一屏蔽区向碳化硅衬底层的第一表面一侧延伸，第一屏蔽区朝向碳化硅衬底层的第一表面的一侧设置有屏蔽结构的第二屏蔽区，沿第一方向，相邻的两个第二屏蔽区之间的间隙小于相邻的两个第一屏蔽区之间的间隙；第一屏蔽区的长度小于第二屏蔽区的长度，且在外延层的投影中，第二屏蔽区将第一屏蔽区全部覆盖，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。本发明中的碳化硅晶体管的可靠性较高且导通电阻较低。

Description

一种碳化硅器件、其制作方法及电子器件

技术领域

本发明涉及半导体技术领域，尤指一种碳化硅器件、其制作方法及电子器件。

背景技术

碳化硅作为一种宽禁带、高击穿场强、高热导率，以及拥有与硅相近的迁移率的半导体材料，在功率电子应用中具有广阔前景，广泛应用在新能源汽车、充电桩、光伏等领域。

由于碳化硅器件包括的沟槽栅底部的栅氧化层靠近漂移区，沟槽栅底部的栅氧化层需要承受更大的电场应力，导致沟槽栅底部的栅氧化层容易被击穿，进而导致碳化硅器件的可靠性降低。因此在沟槽栅结构的两侧设置有较宽的屏蔽区，以保护栅氧化层的结构，但是，此种方式会增加碳化硅器件的导通电阻。因此，如何提高碳化硅器件的可靠性的同时还能够降低碳化硅器件的导通电阻，成为本领域亟待解决的技术问题。

发明内容

本发明实施例提供一种碳化硅器件、其制作方法及电子器件，用以提高碳化硅晶体管的可靠性以及降低碳化硅器件的导通电阻。

第一方面，本发明实施例提供了一种碳化硅器件，碳化硅器件包括：碳化硅衬底层；外延层，所述外延层设置于所述碳化硅衬底层的第一表面；所述外延层远离所述碳化硅衬底层第一表面的一侧设置有沟槽栅结构，所述沟槽栅结构的两侧均设置有屏蔽结构，屏蔽结构包括第一屏蔽区和第二屏蔽区，所述第一屏蔽区向所述碳化硅衬底层的第一表面一侧延伸，所述第一屏蔽区朝向所述碳化硅衬底层的第一表面的一侧设置有第二屏蔽区，沿第一方向，相邻的两个所述第二屏蔽区之间存在间隙，相邻的两个第二屏蔽区之间的间隙小于相邻的两个第一屏蔽区之间的间隙，所述第一屏蔽区的长度小于所述第二屏蔽区的长度，且在所述外延层的投影中，所述第二屏蔽区将所述第一屏蔽区全部覆盖，沿第二方向，所述沟槽栅结构的深度小于所述屏蔽结构的深度。

一种实施例中，沿所述第一方向，所述第一屏蔽区的长度与所述第二屏蔽区的长度的差值为10纳米至5微米。

一种实施例中，所述第一屏蔽区和所述第二屏蔽区与所述外延层的掺杂类型相反，且所述第一屏蔽区和所述第二屏蔽区的掺杂浓度为所述外延层的掺杂浓度的10倍至1000000倍之间。

一种实施例中，沿第二方向，所述屏蔽结构的深度为L，沿所述第一方向，相邻的两个所述第一屏蔽区之间的间隙为d，所述L/d为0.5至20之间。

一种实施例中，沿所述第一方向，相邻的两个屏蔽结构之间形成电流传导区，且所述沟槽栅结构与第一屏蔽区之间设置有第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区依次层叠于所述电流传导区背离所述碳化硅衬底层的一侧，其中：

所述第一掺杂区和所述第二掺杂区的掺杂类型相反，且所述第一掺杂区与所述第二屏蔽区的掺杂类型相同。

一种实施例中，所述沟槽栅结构包括多晶硅栅沟槽和栅极电介质，所述多晶硅栅沟槽包括底壁和侧壁，设置于所述多晶硅栅沟槽的底壁上的栅极电介质的厚度为Tb，设置于所述多晶硅栅沟槽的侧壁上的栅极电介质的厚度为Ts，所述Tb≥Ts且Tb/Ts的值在1至3之间。

一种实施例中，沿所述第二方向，所述多晶硅栅沟槽的深度大于所述第一掺杂区的深度。

一种实施例中，所述碳化硅器件还包括覆盖介质层，所述覆盖介质层设置于外延层背离所述碳化硅衬底层的一侧，所述覆盖介质层将所述多晶硅栅沟槽覆盖。

第二方面，本发明实施例提供了如上述第一方面介质的碳化硅器件的制作方法，包括：

在碳化硅衬底层之上形成外延层；

在所述外延层中形成两个沿第一方向间隔设置的屏蔽结构的第二屏蔽区；

在所述第二屏蔽区背离所述碳化硅衬底层一侧形成屏蔽结构的第一屏蔽区，沿第一方向，第一屏蔽区的长度小于第二屏蔽区的长度，且两个所述第一屏蔽区之间间隙大于两个第二屏蔽区之间的间隙，在外延层的投影中，第二屏蔽区将第一屏蔽区全部覆盖；

在两个所述第一屏蔽区之间形成沟槽栅结构，沿第二方向，沟槽栅结构的深度小于第一屏蔽区的深度。

第三方面，本发明实施例提供了一种电子器件，包括如上述第一方面介绍的碳化硅器件。

本发明实施例提供的一种碳化硅器件、其制作方法及电子器件，沿第一方向，第一屏蔽区的长度小于第二屏蔽区的长度，在外延层的投影中，第二屏蔽区将第一屏蔽区全部覆盖，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。其中，第一屏蔽区之间的间隙决定导通电流通道的宽度进而影响导通电阻，而第一屏蔽区的长度相对于第二屏蔽区的长度小，可以保证碳化硅器件的导通电阻较小，第二屏蔽区的宽度决定对强电场应力的屏蔽程度进而影响沟槽栅结构的保护效果，相邻的两个第二屏蔽区之间的距离较小，从而可以提高第二屏蔽区的屏蔽能力，降低沟槽栅结构底部的栅氧化层容易被击穿的风险。另外，同时使用两个屏蔽结构的，即第一屏蔽区和两个第二屏蔽区，可以保证更宽的导通电流通道（即相邻的两个第一屏蔽区之间的间隙）以及更好的强电场应力屏蔽效果同时出现在一个碳化硅器件内，以使碳化硅器件更加紧凑。

附图说明

图1为本发明实施例中提供的一种碳化硅晶器件的剖面图；

图2为本发明实施例中提供的一种碳化硅晶器件的制作方法的一种流程图；

图3a至图3i为发明实施例中提供的一种碳化硅晶器件的制作流程；

图4为本发明实施例中提供的一种碳化硅晶器件的制作方法的又一种流程图；

图5a至图5i为发明实施例中提供的一种碳化硅晶器件的制作流程；

图6为本发明实施例中提供的一种碳化硅晶器件的制作方法的又一种流程图；

图7a至图7i为发明实施例中提供的一种碳化硅晶器件的制作流程。

附图标记：

10-碳化硅衬底层；11-第一表面；12-第二表面；20-外延层；21-电流传导区；22-第一掺杂区；23-第二掺杂区；30-多晶硅栅沟槽；31-底壁；32-侧壁；40-栅极电介质；50-第一屏蔽区；60-第二屏蔽区；70-覆盖介质层。

具体实施方式

下面将结合附图，对本发明实施例提供的一种碳化硅晶体管、其制作方法及电子器件的具体实施方式进行详细地说明。需要说明的是，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本申请实施例提供的碳化硅器件的结构示意图，图1中X方向为第一方向，Y方向为第二方向。参照图1，碳化硅器件包括碳化硅衬底层10以及设置在碳化硅衬底层10上的外延层20。其中，碳化硅衬底层10可以为P型衬底或者是N型衬底，外延层20为N型外延层，当碳化硅衬底层10为P型衬底，外延层20为N型外延层时，本申请提供中的碳化硅器件为MOSFET功率器件。当碳化硅衬底层10为N型衬底，外延层20为N型外延层时，本申请中的碳化硅器件为IGBT功率器件。

沿碳化硅衬底层10的厚度方向，即第二方向，碳化硅衬底层10包括相对设置的第一表面11和第二表面12，外延层20设置在碳化硅衬底层10的第一表面11上，第二表面12上可以连接金属集电极或者连接金属漏电极D。外延层20中设置有沟槽栅结构，沟槽栅结构设置于外延层20远离碳化硅衬底层10的一侧，沟槽栅结构的两侧均设置有屏蔽结构，屏蔽结构包括第一屏蔽区50和第二屏蔽区60，第一屏蔽区50向碳化硅衬底层10的第一表面11一侧延伸，第一屏蔽区50朝向碳化硅衬底层10的第一表面11的一侧设置有第二屏蔽区60。沿第一方向X，相邻的两个第二屏蔽区60之间存在间隙d1，第一屏蔽区50的长度h1小于第二屏蔽区60的长度h2，在外延层20的投影中，第二屏蔽区60将第一屏蔽区50全部覆盖，沿第二方向Y，沟槽栅结构的深度小于屏蔽结构的深度。具体的，第一方向X也可以为第一屏蔽区50的排列方向，第二方向Y可为垂直于碳化硅衬底层10的第一表面11和第二表面12的方向，且第一方向X和第二方向Y可相互垂直。其中，第一屏蔽区50之间的间隙d决定导通电流通道的宽度进而影响导通电阻，而第一屏蔽区50的长度相对于第二屏蔽区60的长度小，可以保证碳化硅器件的导通电阻较小，第二屏蔽区60的宽度h2决定对强电场应力的屏蔽程度进而影响沟槽栅结构的保护效果，相邻的两个第二屏蔽区60之间的距离较小，从而可以提高第二屏蔽区60的屏蔽能力，降低沟槽栅结构底部的栅氧化层容易被击穿的风险。另外，同时使用两个第一屏蔽区50和两个第二屏蔽区60，可以保证更宽的导通电流通道（即相邻的两个第一屏蔽区50之间的间隙d）以及更好的强电场应力屏蔽效果同时出现在一个碳化硅器件内，以使碳化硅器件更加紧凑。

更具体的，沿第一方向，第一屏蔽区50的长度h1与第二屏蔽区60的长度h2差值为10纳米至5微米，即h2-h1的差值在10纳米至5微米之间。即能保证两个第一屏蔽区50之间的低导通电阻，还能够保证第二屏蔽区60的长度，保证第一屏蔽区50和第二屏蔽区60的屏蔽效果。若h2-h1的差值不在10纳米至5微米之间，其只能实现低导通电阻或保护沟槽栅结构底部的栅氧化层的效果，使碳化硅器件的低导通电阻和栅氧化层保护相互冲突，二者不能在同一碳化硅器件中兼得。

第一屏蔽区50和第二屏蔽区60的掺杂类型相同，且第一屏蔽区50和第二屏蔽区60的掺杂类型与外延层20的掺杂类型相反，即屏蔽结构的掺杂类型与外延层20的掺杂类型相反，第一屏蔽区50和第二屏蔽区60为P型掺杂区。第一屏蔽区50和第二屏蔽区60的掺杂浓度为外延层20的掺杂浓度的10倍至1000000倍之间。其中，第一屏蔽区50和第二屏蔽区60的浓度决定对强电场应力的屏蔽效果，浓度差越大，屏蔽效果越好，沟槽栅结构中的栅氧化层承受电场应力越小，可靠性表现越好。若第一屏蔽区50和第二屏蔽区60掺杂浓度差不在10倍至1000000倍范围内，则无法有效发挥第一屏蔽区50和第二屏蔽区60的效果，进而无法有效降低沟槽栅结构中的栅氧化层所承受的电场应力。

继续参照图1，沿第二方向Y，屏蔽结构的深度为L，沿第一方向X，相邻的两个第一屏蔽区之间的间隙为d，L/d为0.5至20之间。其中，L/d在0.5至20之间对沟槽栅结构中的栅氧化层所受的强电场应力的屏蔽效果越好。若L/d小于0.5则无法起到屏蔽的效果，若L/d比值过大于20会使碳化硅器件的通电阻大幅增加。

继续参照图1，沿第一方向X，相邻的两个第一屏蔽区50和相邻的两个第二屏蔽区60之间形成电流传导区21，即相邻的两个屏蔽结构之间形成电流传导区21，电流传导区21的设置可以减小屏蔽结构之间导通的电阻。沟槽栅结构与第一屏蔽区50之间设置有第一掺杂区22和第二掺杂区23，第一掺杂区22和第二掺杂区23依次层叠于电流传导区21背离碳化硅衬底层10的一侧，其中：第一掺杂区22和第二掺杂区23的掺杂类型相反，且第一掺杂区22与第二屏蔽区60的掺杂类型相同，其中，第二屏蔽区60为P型掺杂区，那么第一掺杂区22为P型掺杂区，第二掺杂区23为N型掺杂区，以保证碳化硅器件稳定工作。

在上述的实施例中，沟槽栅结构包括多晶硅栅沟槽30和栅极电介质40，多晶硅栅沟槽30包括底壁31和侧壁32，设置于多晶硅栅沟槽30的底壁31上的栅极电介质的厚度为Tb，设置于多晶硅栅沟槽30的侧壁32上的栅极电介质的厚度为Ts，Tb≥Ts。设置在底壁31上栅极电介质40的厚度大于设置于多晶硅栅沟槽30侧壁32上栅极电介质40的厚度可以增加沟槽栅结构承受应力的能力，进而提升碳化硅器件承受应力的能力。更具体的，Tb/Ts等于1至3，即底壁31上栅极电介质的厚度为侧壁32上栅极电介质的厚度1至3倍，若Tb/Ts小于1，沟槽栅结构增加的承受应力的能力较小，对碳化硅器件承受应力的能力提升也较小。若Tb/Ts大于3，则底壁上的栅极电介质的厚度过厚，影响多晶硅栅沟槽30内部的空间。其中，多晶硅栅沟槽30的侧壁与{1-100}晶面族或{11-20}晶面族中的任一晶面对齐。另外，多晶硅栅沟槽30的侧壁上的多晶硅栅排列方式为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列中任意一种。多晶硅栅沟槽30通过金属接触与栅电极连接G。

一种实施例中，沿第二方向Y，多晶硅栅沟槽30的深度为h3，第一掺杂区22的深度为h4，h3大于h4，以保证器件正常工作。

继续参照图1，碳化硅器件还包括覆盖介质层70，覆盖介质层70设置于外延层20背离碳化硅衬底层10的一侧，覆盖介质层70将多晶硅栅沟槽结构覆盖。可以理解为，在第一方向X，覆盖介质层70的长度大于多晶栅沟槽结构的长度。更具体的，覆盖介质层70在碳化硅衬底层10上的投影将多晶栅沟槽结构全部覆盖，并将两个第二掺杂区23的部分覆盖，且覆盖介质层70将两个第二掺杂区23分开，以使源极S与两个第二掺杂区连接后，被覆盖介质层70分开。

图2为本发明实施例中提供的一种碳化硅晶器件的制作方法的一种流程图；

图3a至图3i为发明实施例中提供的一种碳化硅晶器件的制作流程。本发明实施例提供的一种碳化硅器件的制作方法，参照图2、图3a至图3i，制作方法包括：

S10：在碳化硅衬底层10之上形成外延层20。其中，碳化硅衬底层10为P型衬底或N型衬底，外延层20为N型外延层20。

在步骤S10中，可以采用CVD（chemical vapor deposition，化学气相沉积）工艺，利用甲烷或丙烷作为材料生长气体，氢气作为载气外延生长得到外延层20，当然，外延层20也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。

S20：在外延层20中形成两个沿第一方向间隔设置的屏蔽结构的第二屏蔽区60；

在步骤S20中，可以使用介质层或者多晶硅作为硬掩模，采用离子注入工艺，在外延层20上方注入与碳化硅衬底相反导电类型的半导体杂质形成第二屏蔽区60；

S30：在第二屏蔽区60背离碳化硅衬底层10一侧形成屏蔽结构的第一屏蔽区50，沿第一方向，第一屏蔽区50的长度小于第二屏蔽区60的长度，且两个第一屏蔽区50之间的间隙大于两个第二屏蔽区60之间的间隙，在外延层20的投影中，第二屏蔽区60将第一屏蔽区50全部覆盖。

在步骤S30中采用自对准工艺，在离子注入窗口两侧沉积覆盖薄膜，再通过刻蚀去掉底部薄膜，实现缩小注入窗口的目的，经由硬掩模注入与第一屏蔽区50相同的掺杂，并形成两个第一屏蔽区50，且两个第一屏蔽区50对称设置。

其中，硬淹模为介质层或者多晶硅。

S40：在第一屏蔽区50和第二屏蔽区60之间的形成电流传导区21。

在步骤S40中，采用光刻和离子注入工艺，在两个第一屏蔽区50以及两个第二屏蔽区60之间的区域形成电流传导区21，即在两个屏蔽结构之间形成电流传导区21，并在电流传导区21背离碳化硅衬底层10的一侧型第一掺杂区22和第二掺杂区23，通过高温退火激活注入各区的杂质。

S50：在两个第一屏蔽区50之间形成沟槽栅结构，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。

在步骤S50中，采用介质层或者多晶硅作为硬掩模，结合刻蚀工艺，在两个第一屏蔽区50之间的中心位置刻蚀出多晶硅栅沟槽30，刻蚀得到的多晶硅栅沟槽30深度大于第一掺杂区22的深度，且多晶硅栅沟槽30深度小于屏蔽结构的深度，多晶硅栅沟槽30的底壁31比第一掺杂区22的底部深，且二者之间深度差在10纳米至5微米之间，以保证功率器件正常工作。

在步骤S50后还包括步骤S51：在非氧化非氮化的氛围下采用高温退火工艺，使得多晶硅栅沟槽30的底壁31上的尖角得以钝化变圆。多晶硅栅沟槽30深刻蚀后会在底部和顶部出现尖锐折角，角度太尖锐后续栅极电介质40覆盖效果差，同时容易在锐角附近出现电场聚集，造成碳化硅器件提前击穿，碳化硅器件可靠性变差。因此，需要进行锐角倒圆的操作。

步骤S52：采用热氧化或者淀积和刻蚀工艺，在多晶硅栅沟槽30的底壁31生产栅极电介质40材料，刻蚀去除多余的栅极电介质40材料，制得栅极电介质40。其中，设置于多晶硅栅沟槽30的底壁31上的栅极电介质40的厚度为Tb，设置于多晶硅栅沟槽30的侧壁32上的栅极电介质40的厚度为Ts，Tb≥Ts且Tb/Ts的范围在1至3之间。若 Tb/Ts不在1至3之间，会导致栅极电介质40的可靠性变差，同时，会增加工艺难度。

S60：在多晶硅栅沟槽30内部设置多晶硅栅，在外延层20表面形成覆盖介质层70，多晶硅层将多晶硅栅沟槽30覆盖，覆盖介质层70将外延层20以及覆盖介质层70覆盖。

在步骤S60中，采用淀积和刻蚀工艺，在外延层20表面淀积一层多晶硅，刻蚀去除多余多晶硅材料，再沉积一层覆盖介质层70，然后选择性刻蚀去掉部分第二掺杂层上方的覆盖介质层70，在多晶硅栅沟槽30内形成由栅极介质层包围的多晶硅栅；多晶硅栅沟槽30栅上方的覆盖介质层70宽度Di与多晶硅栅沟槽30的宽度Dg之间关系为，Di>Dg。

S70：采用淀积和刻蚀工艺，在外延层20的表面淀积一层金属层，刻蚀完成后，在第一屏蔽区50和第二掺杂区23的表面形成源极电极；在多晶硅栅部分上形成栅极；减薄碳化硅衬底层10的远离外延层20的一侧后，通过淀积一层金属形成漏极电极，最终制得碳化硅器件。

图4为本发明实施例中提供的一种碳化硅晶器件的制作方法的又一种流程图；图5a至图5i为发明实施例中提供的一种碳化硅晶器件的制作流程。参照图4、图5a至图5i本发明实施例提供的一种碳化硅器件的制作方法，包括：S100：在碳化硅衬底层10之上形成外延层20。其中，碳化硅衬底层10为P型衬底或N型衬底，外延层20为N型外延层20。

在步骤S100中，可以采用CVD（chemical vapor deposition，化学气相沉积）工艺，利用甲烷或丙烷作为材料生长气体，氢气作为载气外延生长得到外延层20，当然，外延层20也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。

S200：在外延层20中通过离子注入的方式形成第一掺杂区22。相对于在形成屏结构，即形成第一屏蔽区50和第二屏蔽区60之后形成第一掺杂区22而言，此种方式可以避免由于离子注入激活率偏差而引起的第一掺杂区22浓度偏差，进而导致器件阈值电压的偏差。

S300：在外延层20中形成两个沿第一方向间隔设置的屏蔽结构的第二屏蔽区60；

在步骤S300中，可以使用介质层或者多晶硅作为硬掩模，采用离子注入工艺，在外延层20上方注入与碳化硅衬底相反导电类型的半导体杂质形成第二屏蔽区60；

S400：在第二屏蔽区60背离碳化硅衬底层10一侧形成屏蔽结构的第一屏蔽区50，沿第一方向，第一屏蔽区50的长度小于第二屏蔽区60的长度，且两个第一屏蔽区50之间间隙大于两个第二屏蔽区60之间的间隙，在外延层20的投影中，第二屏蔽区60将第一屏蔽区50全部覆盖。

在步骤S400中采用自对准工艺，在离子注入窗口两侧沉积覆盖薄膜，再通过刻蚀去掉底部薄膜，实现缩小注入窗口的目的，经由硬掩模注入与第一屏蔽区50相同的掺杂，并形成两个第一屏蔽区50，且两个第一屏蔽区50对称设置。

其中，硬淹模为介质层或者多晶硅。

S500：在第一屏蔽区50和第二屏蔽区60之间的形成电流传导区21。

在步骤S500中，采用采用光刻和离子注入工艺，在两个第一屏蔽区50以及两个第二屏蔽区60之间的区域即两个屏蔽结构之间的区域形成电流传导区21和第二掺杂区23，电流传导区21位于第一掺杂区22朝向碳化硅衬底层10的一侧，第二掺杂区23位于第一掺杂区22背离电流传导区21之间，通过高温退火激活注入各区的杂质。

S600：在两个屏蔽结构之间形成沟槽栅结构，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。

在步骤S600中，采用介质层或者多晶硅作为硬掩模，结合刻蚀工艺，在两个第一屏蔽区50之间的中心位置刻蚀出多晶硅栅沟槽30，刻蚀得到的多晶硅栅沟槽30深度大于第一掺杂区22的深度，且多晶硅栅沟槽30深度小于第一屏蔽区50的深度，多晶硅栅沟槽30的底壁31比第一掺杂区22的底部深，且二者之间深度差在10纳米至5微米之间。

在步骤S600后还包括步骤S601：在非氧化非氮化的氛围下采用高温退火工艺，使得多晶硅栅沟槽30底壁31上的尖角得以钝化变圆。

步骤S602：采用热氧化或者淀积和刻蚀工艺，在多晶硅栅沟槽30的底壁31生产栅极电介质40材料，刻蚀去除多余的栅极电介质40材料，制得栅极电介质40。其中，设置于设置于多晶硅栅沟槽30的底壁31上的栅极电介质40的厚度为Tb，设置于多晶硅栅沟槽30的侧壁32上的栅极电介质40的厚度为Ts，Tb≥Ts且Tb/Ts等于1至3。

S700：在多晶硅栅沟槽30内部设置多晶硅栅，在外延层20表面形成覆盖介质层70，多晶硅层将多晶硅栅沟槽30覆盖，覆盖介质层70将外延层20以及覆盖介质层70覆盖。

在步骤S700中，采用淀积和刻蚀工艺，在外延层20表面淀积一层多晶硅，刻蚀去除多余多晶硅材料，再沉积一层覆盖介质层70，然后选择性刻蚀去掉部分第二掺杂层上方的覆盖介质层70，在多晶硅栅沟槽30内形成由栅极介质层包围的多晶硅栅；多晶硅栅沟槽30栅上方的覆盖介质层70宽度Di与多晶硅栅沟槽30的宽度Dg之间关系为，Di>Dg。

S800：采用淀积和刻蚀工艺，在外延层20的表面淀积一层金属层，刻蚀完成后，在第一屏蔽区50和第二掺杂区23的表面形成源极电极；在多晶硅栅部分上形成栅极；减薄碳化硅衬底层10的远离外延层20的一侧后，通过淀积一层金属形成漏极电极，最终制得碳化硅器件。

图6为本发明实施例中提供的一种碳化硅晶器件的制作方法的又一种流程图；图7a至图7i为发明实施例中提供的一种碳化硅晶器件的制作流程。参照图6、图7a至图7i，本发明实施例提供的一种碳化硅器件的制作方法，

包括：S1：在碳化硅衬底层10之上形成外延层20。其中，碳化硅衬底层10为P型衬底或N型衬底，外延层20为N型外延层20。

在步骤S1中，可以采用CVD（chemical vapor deposition，化学气相沉积）工艺，利用甲烷或丙烷作为材料生长气体，氢气作为载气外延生长得到外延层20，当然，外延层20也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。

S2：在外延层20中通过离子注入的方式依次形成电流传导区21、第一掺杂区22和第二掺杂区23。此方式可以避免由于离子注入激活率偏差而引起的第一掺杂区22浓度偏差，进而导致器件阈值电压的偏差。同时由于第二掺杂区23可以通过第一屏蔽区50刻蚀一起去除，可以节省一道光刻工序，实现工艺流程的进一步简化。另外，在该步骤中通过高温退火激活注入各区的杂质。

S3：在外延层20中形成两个沿第一方向间隔设置的屏蔽结构的第二屏蔽区60；

在步骤S3中，可以使用介质层或者多晶硅作为硬掩模，采用离子注入工艺，在外延层20上方注入与碳化硅衬底相反导电类型的半导体杂质形成第二屏蔽区60；

S4：在第二屏蔽区60背离碳化硅衬底层10一侧形成屏蔽结构的第一屏蔽区50，沿第一方向，第一屏蔽区50的长度小于第二屏蔽区60的长度，且两个第一屏蔽区50之间间隙大于两个第二屏蔽区60之间的间隙，在外延层20的投影中，第二屏蔽区60将第一屏蔽区50全部覆盖。

在步骤S4中采用自对准工艺，在离子注入窗口两侧沉积覆盖薄膜，再通过刻蚀去掉底部薄膜，实现缩小注入窗口的目的，经由硬掩模注入与第一屏蔽区50相同的掺杂，并形成两个第一屏蔽区50，且两个第一屏蔽区50对称设置。

其中，硬淹模为介质层或者多晶硅。第一屏蔽区50的长度与第二屏蔽区60的长度的差值为10纳米至5微米。

S5：在两个屏蔽结构之间形成沟槽栅结构，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。

在步骤S5中，采用介质层或者多晶硅作为硬掩模，结合刻蚀工艺，在两个第一屏蔽区50之间的中心位置刻蚀出多晶硅栅沟槽30，刻蚀得到的多晶硅栅沟槽30深度大于第一掺杂区22的深度，且多晶硅栅沟槽30深度小于第一屏蔽区50的深度，多晶硅栅沟槽30的底壁31比第一掺杂区22的底部深，且二者之间深度差在10纳米至5微米之间。

在步骤S5后还包括步骤S510：在非氧化非氮化的氛围下采用高温退火工艺，使得多晶硅栅沟槽30底壁31上的尖角得以钝化变圆。

步骤S511：采用热氧化或者淀积和刻蚀工艺，在多晶硅栅沟槽30的底壁31生产栅极电介质40材料，刻蚀去除多余的栅极电介质40材料，制得栅极电介质40。其中，设置于设置于多晶硅栅沟槽30的底壁31上的栅极电介质40的厚度为Tb，设置于多晶硅栅沟槽30的侧壁32上的栅极电介质40的厚度为Ts，Tb≥Ts且Tb/Ts等于1至3。

S6：在多晶硅栅沟槽30内部设置多晶硅栅，在外延层20表面形成覆盖介质层70，多晶硅层将多晶硅栅沟槽30覆盖，覆盖介质层70将外延层20以及覆盖介质层70覆盖。

在步骤S6中，采用淀积和刻蚀工艺，在外延层20表面淀积一层多晶硅，刻蚀去除多余多晶硅材料，再沉积一层覆盖介质层70，然后选择性刻蚀去掉部分第二掺杂层上方的覆盖介质层70，在多晶硅栅沟槽30内形成由栅极介质层包围的多晶硅栅；多晶硅栅沟槽30栅上方的覆盖介质层70宽度Di与多晶硅栅沟槽30的宽度Dg之间关系为，Di>Dg。

S7：采用淀积和刻蚀工艺，在外延层20的表面淀积一层金属层，刻蚀完成后，在第一屏蔽区50和第二掺杂区23的表面形成源极电极；在多晶硅栅部分上形成栅极；减薄碳化硅衬底层10的远离外延层20的一侧后，通过淀积一层金属形成漏极电极，最终制得碳化硅器件。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种碳化硅器件，其特征在于，包括：

碳化硅衬底层；

外延层，所述外延层设置于所述碳化硅衬底层的第一表面；

所述外延层远离所述碳化硅衬底层第一表面的一侧设置有沟槽栅结构，所述沟槽栅结构的两侧均设置有屏蔽结构，屏蔽结构包括第一屏蔽区和第二屏蔽区，所述第一屏蔽区向所述碳化硅衬底层的第一表面一侧延伸，所述第一屏蔽区朝向所述碳化硅衬底层的第一表面的一侧设置有所述第二屏蔽区，沿第一方向，相邻的两个所述第二屏蔽区之间存在间隙，相邻的两个第二屏蔽区之间的间隙小于相邻的两个第一屏蔽区之间的间隙；

沿第一方向，所述第一屏蔽区的长度小于所述第二屏蔽区的长度，且在所述外延层的投影中，所述第二屏蔽区将所述第一屏蔽区全部覆盖，沿第二方向，所述沟槽栅结构的深度小于所述屏蔽结构的深度。

2.如权利要求1所述的碳化硅器件，其特征在于，沿所述第一方向，所述第一屏蔽区的长度与所述第二屏蔽区的长度的差值为10纳米至5微米。

3.如权利要求1所述的碳化硅器件，其特征在于，所述第一屏蔽区和所述第二屏蔽区与所述外延层的掺杂类型相反，且所述第一屏蔽区和所述第二屏蔽区的掺杂浓度为所述外延层的掺杂浓度的10倍至1000000倍之间。

4.如权利要求1所述的碳化硅器件，其特征在于，沿第二方向，所述屏蔽结构的深度为L，沿所述第一方向，相邻的两个所述第一屏蔽区之间的间隙为d，所述L/d为0.5至20之间。

5.如权利要求1至4任一项所述的碳化硅器件，其特征在于，沿所述第一方向，相邻的两个所述屏蔽结构之间形成电流传导区，且所述沟槽栅结构与第一屏蔽区之间设置有第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区依次层叠于所述电流传导区背离所述碳化硅衬底层的一侧，其中：

所述第一掺杂区和所述第二掺杂区的掺杂类型相反，且所述第一掺杂区与所述屏蔽结构的掺杂类型相同。

6.如权利要求5所述的碳化硅器件，其特征在于，所述沟槽栅结构包括多晶硅栅沟槽和栅极电介质，所述多晶硅栅沟槽包括底壁和侧壁，设置于所述多晶硅栅沟槽的底壁上的栅极电介质的厚度为Tb，设置于所述多晶硅栅沟槽的侧壁上的栅极电介质的厚度为Ts，所述Tb≥Ts且Tb/Ts的比值1至3之间。

7.如权利要求6所述的碳化硅器件，其特征在于，沿所述第二方向，所述多晶硅栅沟槽的深度大于所述第一掺杂区的深度。

8.如权利要求6所述的碳化硅器件，其特征在于，所述碳化硅器件还包括覆盖介质层，所述覆盖介质层设置于外延层背离所述碳化硅衬底层的一侧，所述覆盖介质层将所述多晶硅栅沟槽覆盖。

9.一种碳化硅器件的制作方法，其特征在于，包括：

在碳化硅衬底层之上形成外延层；

在所述外延层中形成两个沿第一方向间隔设置的屏蔽结构的第二屏蔽区；

在所述第二屏蔽区背离所述碳化硅衬底层一侧形成所述屏蔽结构的第一屏蔽区，沿第一方向，第一屏蔽区的长度小于第二屏蔽区的长度，且两个所述第一屏蔽区之间的间隙大于两个第二屏蔽区之间的间隙，在外延层的投影中，第二屏蔽区将第一屏蔽区全部覆盖；

在两个所述第一屏蔽区之间形成沟槽栅结构，沿第二方向，沟槽栅结构的深度小于屏蔽结构的深度。

10.一种电子器件，其特征在于，包括如权利要求1至8任一项所述的碳化硅器件。