CN118542092A - 显示基板及其制备方法、显示装置 - Google Patents
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Abstract
一种显示基板及其制备方法、显示装置。显示基板包括沿着第二方向交替设置的多个第一电路区(210)和多个第二电路区(220)，第一电路区(210)包括沿着第一方向交替设置的多个重复单元(RU)和多个空白单元(KB)，重复单元(RU)包括多个电路单元(Q)，电路单元(Q)包括像素驱动电路以及与像素驱动电路连接的数据信号线(DataI)，第二电路区(220)包括至少一个栅极单元(G)，栅极单元(Q)包括至少一个栅极驱动电路，栅极驱动电路在显示基板平面上的正投影与数据信号线(DataI)在显示基板平面上的正投影没有交叠。
Description
本文涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。
半导体发光二极管(Light Emitting Diode，LED)技术发展了近三十年，从最初的固态照明电源到显示领域的背光源再到LED显示屏，为其更广泛的应用提供了坚实的基础。其中，随着芯片制作及封装技术的发展，次毫米发光二极管(Mini Light Emitting Diode，Mini LED)显示和微型发光二极管(Micro Light Emitting Diode，Micro LED)显示逐渐成为显示面板的一个热点，可以应用在AR/VR、TV及户外显示等领域。
虽然目前显示市场以液晶显示(Liquid Crystal Display，LCD)和有机发光二极管显示(Organic Light Emitting Diode，OLED)两种技术为主，但受基板尺寸、制备设备和工艺等限制，LCD和OLED均难以实现大尺寸显示，特别是110寸以上的大尺寸显示。相比之下，Micro LED显示/Mini LED显示可以通过拼接方式实现大尺寸显示，能够突破尺寸限制。由于LED具有自发光、广视角、快速响应、结构简单、体积小、轻薄、节能、高效、长寿、光线清晰等优点，更容易实现高分辨率(Pixels Per Inch，PPI)，被认为是最具竞争力的下一代显示技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
一方面，本公开实施例提供一种显示基板，包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述第一方向和第二方向交叉；所 述重复单元包括多个电路单元，所述电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线；所述第二电路区包括至少一个栅极单元，所述栅极单元包括至少一个栅极驱动电路，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述栅极驱动电路在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。
在示例性实施方式中，至少一个第二电路区具有基准线，所述基准线为在所述第二方向上平分所述第二电路区且沿着所述第一方向延伸的直线；至少一个栅极驱动电路在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
在示例性实施方式中，至少一个栅极驱动电路还与时钟信号线、高电压线和低电压线连接，在所述第一方向上，所述时钟信号线设置在所述高电压线和所述低电压线之间，所述时钟信号线在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。
在示例性实施方式中，在所述第一方向上，所述数据信号线设置在所述高电压线远离所述时钟信号线的一侧，或者，所述数据信号线设置在所述低电压线远离所述时钟信号线的一侧。
在示例性实施方式中，在所述第一方向上，在所述第一方向上，所述高电压线靠近所述数据信号线一侧的边缘与所述数据信号线靠近所述高电压线一侧的边缘之间具有第一距离，所述低电压线靠近所述数据信号线一侧的边缘与所述数据信号线靠近所述低电压线一侧的边缘之间具有第二距离，所述第二距离大于所述第一距离。
在示例性实施方式中，所述第一距离大于或等于25μm，所述第二距离大于或等于25μm。
在示例性实施方式中，所述时钟信号线包括第一时钟信号线和第二时钟信号线，所述第二时钟信号线设置在所述第一时钟信号线远离所述低电压线的一侧；所述第一时钟信号线靠近所述低电压线一侧的边缘与所述低电压线靠近所述第一时钟信号线一侧的边缘之间具有第三距离，所述第二时钟信号线靠近所述高电压线一侧的边缘与所述高电压线靠近所述第二时钟信号线一侧的边缘之间具有第四距离，所述第三距离大于所述第四距离。
在示例性实施方式中，至少一条驱动信号线与一个栅极驱动电路连接，所述栅极驱动电路设置在所述第二电路区的第一中线区，所述栅极驱动电路通过输出线与所述驱动信号线的第一中点区连接；所述第一中线区为包含第一中线的区域，所述第一中点区为包含第一中点的区域，所述第一中线区和所述第一中点区在所述第一方向上的宽度为显示基板宽度的1％至10％，所述第一中线为在所述第一方向上平分所述第二电路区且沿着所述第二方向延伸的直线，所述第一中点为在所述第一方向上平分所述驱动信号线的点，所述显示基板宽度为所述显示基板所述第一方向的尺寸。
在示例性实施方式中，至少一条驱动信号线分别与第一栅极驱动电路和第二栅极驱动电路连接，所述第一栅极驱动电路设置在所述第二电路区的第二中线区，且通过输出线与所述驱动信号线的第二中点区连接，所述第二栅极驱动电路设置在所述第二电路区的第三中线区，且通过输出线与所述驱动信号线的第三中点区连接；所述第二中线区为包含第二中线的区域，所述第三中线区为包含第三中线的区域，所述第二中点区为包含第二中点的区域，所述第三中点区为包含第三中点的区域，所述第二中线区、所述第三中线区、所述第二中点区和所述第三中点区在第一方向X上的宽度为显示基板宽度的1％至10％；所述第二电路区包括在所述第一方向上平分所述第二电路区且沿着所述第二方向延伸的第一中线，所述第一中线将所述第二电路区划分为第一区域和第二区域，所述第二中线为在所述第一方向上平分所述第一区域且沿着所述第二方向延伸的直线，所述第三中线为在所述第一方向上平分所述第二区域且沿着所述第二方向延伸的直线；所述驱动信号线包括在所述第一方向上平分所述驱动信号线的第一中点，所述第一中点将所述驱动信号线划分为第一线段和第二线段，所述第二中点为在所述第一方向上平分所述第一线段的点，所述第三中点为在所述第一方向上平分所述第二线段的点。
在示例性实施方式中，至少一个第二电路区具有基准线，所述基准线为在所述第二方向上平分所述第二电路区且沿着所述第一方向延伸的直线，所述第二电路区所述第二方向两侧的第一电路区中的像素驱动电路相对于所述基准线镜像对称。
在示例性实施方式中，至少一个第二电路区还包括至少一个第一标记， 至少一个第一标记在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
在示例性实施方式中，至少一个第二电路区还包括至少一个第二标记，至少一个第二标记在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
在示例性实施方式中，所述第二标记在显示基板平面上的正投影与所述数据信号线、驱动信号线和时钟信号线在显示基板平面上的正投影没有交叠。
在示例性实施方式中，在垂直于显示基板的平面上，所述显示基板包括在基底上依次设置的第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层，所述驱动信号线设置在所述第二栅金属层中，所述数据信号线和所述时钟信号线设置在所述第一源漏金属层中。
在示例性实施方式中，至少一个第二电路区还包括至少一个第一标记和至少一个第二标记，所述第一标记设置在所述第一源漏金属层中，所述第二标记设置在所述第二源漏金属层中。
在示例性实施方式中，所述显示基板还包括第一平坦层和第一钝化层，所述第一平坦层设置在所述第一源漏金属层远离所述基底的一侧，所述第一钝化层设置在所述第一平坦层远离所述基底的一侧，所述第二源漏金属层设置在所述第一钝化层远离所述基底的一侧；所述第一平坦层上设置有暴露出所述第一标记的第一标记孔，所述第一标记孔在所述基底平面上的正投影包含所述第一标记在所述基底平面上的正投影，所述第一钝化层覆盖所述第一标记孔内的第一标记。
在示例性实施方式中，所述显示基板还包括第二钝化层和第二平坦层，所述第二钝化层设置在所述第二源漏金属层远离所述基底的一侧，所述第二平坦层设置在所述第二钝化层远离所述基底的一侧；所述第二平坦层上设置有第二标记孔和第三标记孔，所述第二标记孔暴露出覆盖所述第二标记的第二钝化层，所述第二标记孔在所述基底平面上的正投影包含所述第二标记在所述基底平面上的正投影，所述第三标记孔暴露出覆盖所述第一标记的第二钝化层，所述第三标记孔在所述基底平面上的正投影包含所述第一标记在所述基底平面上的正投影。
另一方面，本公开还提供一种显示装置，包括如上所述的显示基板。
又一方面，本公开还提供一种显示基板的制备方法，包括：所述显示基板包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述重复单元包括多个电路单元，所述第二电路区包括至少一个栅极单元，所述第一方向和第二方向交叉；所述制备方法包括：
在所述电路单元内形成像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线，在所述栅极单元形成至少一个栅极驱动电路以及与所述栅极驱动电路连接的时钟信号线，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为一种显示装置的结构示意图；
图2为一种显示基板中发光结构层的平面结构示意图；
图3为一种显示基板中驱动结构层的平面结构示意图；
图4为一种像素驱动电路的等效电路图；
图5为一种栅极驱动装置的结构示意图；
图6为一种栅极驱动电路的等效电路图；
图7为本公开示例性实施例一种显示基板的平面结构示意图；
图8为本公开示例性实施例一种栅极驱动电路走线的示意图；
图9为本公开示例性实施例一种栅极单元的排布示意图；
图10为本公开示例性实施例另一种栅极单元的排布示意图；
图11和图12为本公开示例性实施例一种显示基板的平面结构示意图；
图13至图15为本公开显示基板形成第一导电层图案后的示意图；
图16至图18为本公开显示基板形成半导体层图案后的示意图；
图19至图21为本公开显示基板形成第二导电层图案后的示意图；
图22至图24为本公开显示基板形成第三绝缘层图案后的示意图；
图25至图28为本公开显示基板形成第三导电层图案后的示意图；
图29至图31为本公开显示基板形成第一平坦层图案后的示意图；
图32和图33为本公开显示基板形成第四导电层图案后的示意图；
图34和图35为本公开显示基板形成第二平坦层图案后的示意图；
图36为本公开示例性实施例另一种栅极驱动电路走线的示意图。
附图标记说明:
AT1—第一有源层； AT2—第二有源层； AT3—第三有源层；
AT4—第四有源层； AT5—第五有源层； AT6—第六有源层；
AT7—第七有源层； AT8—第八有源层； AT9—第九有源层；
AT10—第十有源层； AT11—第十一有源层； AT21—第二十一有源层；
AT22—第二十二有源层； AT23—第二十三有源层； AT24—第二十四有源层；
AT25—第二十五有源层； AT26—第二十六有源层； AT27—第二十七有源层；
AT28—第二十八有源层； CF1—第一极板； CF2—第二极板；
CF3—第三极板； CF4—第四极板； CF5—第五极板；
CF6—第六极板； CF7—第七极板； CF8—第八极板；
CF9—第九极板； CF11—第十一极板； CF12—第十二极板；
CF13—第十三极板； CF14—第十四极板； Cs—存储电容；
C1—第一电容； C2—第二电容； CT1—第一控制线；
CT2—第二控制线； CLK—第一时钟信号线； CLKB—第二时钟信号线；
DataI—数据信号线； DataT—时长信号线； EM—发光信号线；
Gate1—第一栅电极； Gate2—第二栅电极； Gate3-B—第三底栅电极；
Gate3-T—第三顶栅电极； Gate4—第四栅电极； Gate5—第五栅电极；
Gate6—第六栅电极； Gate7—第七栅电极； Gate8—第八栅电极；
Gate9—第九栅电极； Gate10—第十栅电极； Gate11—第十一栅电极；
Gate21—第二十一栅电极； Gate22—第二十二栅电极； Gate23—第二十三栅电极；
Gate24—第二十四栅电极； Gate25—第二十五栅电极； Gate26—第二十六栅电极；
Gate27—第二十七栅电极； Gate28—第二十八栅电极； Hf—高频信号线；
Hf-C—高频连接线； MARK1—第一标记； MARK2—第二标记；
S1—第一扫描信号线； S2—第二扫描信号线； VDD—高压电源线；
VDD-C—高压连接线； VSS—低压电源线； VSS-C—低压连接线；
Vint—初始信号线； VGH—高电压线； VGL—低电压线；
10—基底； 11—第一阳极连接线； 12—第二阳极连接线；
13—阳极连接块； 14—阳极连接电极； 20—驱动结构层；
30—发光结构层； 40—发光二极管； 100—母板；
200—显示基板； 210—第一电路区； 220—第二电路区。
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参 照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。
在本说明书中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
在本公开中，“厚度”、“高度”，是指膜层远离基底一侧表面至靠近基底一侧表面之间的垂直距离。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图，如图1所示，大尺寸显示装置的主体结构可以包括在母板100上设置的多个显示基板200，多个显示基板200紧密拼接在一起以进行图像显示。在垂直于显示基板的平面上，至少一个显示基板200可以至少包括设置在基底10上的驱动结构层20以及设置在驱动结构层20远离基底一侧的发光结构层30。在平行于显示基板的平面上，驱动结构层20可以包括多个电路单元，至少一个电路单元可以包括像素驱动电路以及与像素驱动电路连接的多条信号线，像素驱动电路被配置为在信号线的控制下接收数据电压，并输出相应的电流。发光结构层30可以包括多个发光单元，至少一个发光单元可以包括发光二极管40，多个发光单元中的发光二极管40与多个电路单元中的像素驱动电路对应连接，发光二极管40被配置为在对应像素驱动电路输出电流的驱动下发出相应亮度的光线。
在示例性实施方式中，本公开中所说的电路单元是指按照像素驱动电路划分的区域，本公开中所说的发光单元是指按照发光二极管划分的区域。在示例性实施方式中，发光单元与电路单元两者的位置可以是对应的，或者，发光单元与电路单元两者的位置可以是不对应的，本公开在此不做限定。
图2为一种显示基板中发光结构层的平面结构示意图。如图2所示，在平行于显示基板的平面内，发光结构层可以包括出射第一颜色光线的第一发光单元P1、出射第二颜色光线的第二发光单元P2和出射第三颜色光线的第三发光单元P3。在示例性实施方式中，第一发光单元P1可以是出射红色光 线的红色发光单元，形成红色(R)子像素，第二发光单元P2可以是出射绿色光线的绿色发光单元，形成绿色(G)子像素，第三发光单元P3可以是出射蓝色光线的蓝色发光单元，形成蓝色(B)子像素。
在示例性实施方式中，红色子像素、蓝色子像素和绿色子像素可以组成一个像素单元P。子像素的形状可以是矩形状、菱形、五边形或六边形，一个像素单元P中三个子像素可以采用水平并列、竖直并列或品字等方式排列，本公开在此不做限定。
在示例性实施方式中，像素单元可以包括四个子像素，四个子像素可以采用水平并列、竖直并列、正方形或钻石形等方式排列。
在示例性实施方式中，发光二极管40可以是次毫米发光二极管Mini LED或者微型发光二极管Micro LED。
图3为一种显示基板中驱动结构层的平面结构示意图，示意了一种栅极驱动电路设置在显示区域(Gate Driver In AA，简称GIA)的结构。如图3所示，在平行于显示基板的平面内，驱动结构层可以至少包括第一电路区210和第二电路区220，第二电路区220的形状可以为沿着第二方向Y延伸的条形状，第二电路区220可以设置在第一电路区210第一方向X的一侧或者第一方向X的反方向的一侧，第一方向X和第二方向Y交叉。
在示例性实施方式中，第一电路区210可以包括形成多个单元行和多个单元列的多个电路单元Q，单元行可以包括沿着第一方向X依次设置的多个电路单元Q，单元列可以包括沿着第二方向Y依次设置的多个电路单元Q。至少一个电路单元Q可以至少包括像素驱动电路，一个单元行中的多个像素驱动电路与该单元行中的驱动信号线连接，像素驱动电路被配置为在驱动信号线的控制下，接收数据电压，向所连接的发光二极管输出相应的电流。
在示例性实施方式中，第二电路区220可以至少包括栅极驱动装置，栅极驱动装置可以至少包括沿着第二方向Y依次设置且级联的多个栅极单元G，至少一个栅极单元G可以包括至少一个栅极驱动电路，栅极驱动电路与对应单元行中的驱动信号线连接，栅极驱动电路被配置为向对应单元行中的驱动信号线输出行驱动信号。
在示例性实施方式中，驱动信号线可以至少包括扫描信号线和发光信号线，栅极单元G可以至少包括第一栅极驱动电路(GOA电路)和第二栅极驱动电路(EOA电路)，第一栅极驱动电路可以与扫描信号线连接，第二栅极驱动电路可以与发光信号线连接。
图4为一种像素驱动电路的等效电路图，示意了一种11T3C的像素驱动电路结构。在示例性实施方式中，显示基板中的多个发光二极管可以采用电流型驱动。由于在较低电流密度驱动下电流型发光二极管会出现色坐标漂移和外量子效率较低的问题，从而导致亮度均一性较差，因而仅通过控制电流的幅值大小难以准确表现低灰阶。一种显示基板采用的像素驱动电路中，像素驱动电路至少包括两类数据端：电流数据端和时长数据端，电流数据端被配置为向发光二极管提供不同幅值大小的电流信号，而时长数据端被配置为向发光二极管提供上述电流信号的时间长度。
如图4所示，像素驱动电路可以至少包括电流控制子电路DK和时长控制子电路SK。电流控制子电路DK可以至少包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容Cs，时长控制子电路SK可以至少包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第一电容C1和第二电容C2。
在示例性实施方式中，像素驱动电路可以至少包括第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5、第六节点N6和第七节点N7。第一节点N1分别与第六晶体管T6的栅电极、第九晶体管T9的第二极和第十一晶体管T11的第二极连接，第二节点N2分别与第六晶体管T6的第二极、第七晶体管T7的第二极和发光二极管EL的阳极连接，第三节点N3分别与第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和存储电容Cs的第一端连接，第四节点N4分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接，第五节点N5分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第六节点N6分别与第八晶体管T8的第二极、第九晶体管T9的栅电极和第一电容C1的第一端连接，第七节点N7分别与第 十晶体管T10的第二极、第十一晶体管T11的栅电极和第二电容C2的第一端连接。
在示例性实施方式中，第一晶体管T1的栅电极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线Vint连接，第一晶体管T1的第二极与第三节点N3连接。
在示例性实施方式中，第二晶体管T2的栅电极与第一扫描信号线S1连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第四节点N4连接。
在示例性实施方式中，第三晶体管T3的栅电极与第三节点N3连接，第三晶体管T3的第一极与第五节点N5连接，第三晶体管T3的第二极与第四节点N4连接。
在示例性实施方式中，第四晶体管T4的栅电极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线DataI连接，第四晶体管T4的第二极与第五节点N5连接。
在示例性实施方式中，第五晶体管T5的栅电极与发光信号线EM连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第五节点N5连接。
在示例性实施方式中，第六晶体管T6的栅电极与第一节点N1连接，第六晶体管T6的第一极与第四节点N4连接，第六晶体管T6的第二极与第二节点N2连接。
在示例性实施方式中，第七晶体管T7的栅电极与第二扫描信号线S2连接，第七晶体管T7的第一极与初始信号线Vint连接，第七晶体管T7的第二极与第二节点N2连接。
在示例性实施方式中，第八晶体管T8的栅电极与第一控制线CT1连接，第八晶体管T8的第一极与时长信号线DataT连接，第八晶体管T8的第二极与第六节点N6连接。
在示例性实施方式中，第九晶体管T9的栅电极与第六节点N6连接，第九晶体管T9的第一极与发光信号线EM连接，第九晶体管T9的第二极与第 一节点N1连接。
在示例性实施方式中，第十晶体管T10的栅电极与第二控制线CT2连接，第十晶体管T10的第一极与时长信号线DataT连接，第十晶体管T10的第二极与第七节点N7连接。
在示例性实施方式中，第十一晶体管T11的栅电极与第七节点N7连接，第十一晶体管T11的第一极与高频信号线Hf连接，第十一晶体管T11的第二极与第一节点N1连接。
在示例性实施方式中，存储电容Cs的第一端与第三节点N3连接，存储电容Cs的第二端与第一电源线VDD连接。
在示例性实施方式中，第一电容C1的第一端与第六节点N6连接，第一电容C1的第二端与初始信号线Vint连接。
在示例性实施方式中，第二电容C2的第一端与第七节点N7连接，第二电容C2的第二端与初始信号线Vint连接。
在示例性实施方式中，第一晶体管T1、第二晶体管T2、第四晶体管T4至第十一晶体管T11可以为开关晶体管，第三晶体管T3可以为驱动晶体管。
在示例性实施方式中，发光二极管EL可以是Mini LED或者Micro LED。发光二极管EL的第一极与第二节点N2连接，发光二极管EL的第二极与第二电源线VSS连接，第二电源线VSS的信号为持续提供的低电平信号，如直流低电压。第一电源线VDD的信号为持续提供的高电平信号，如直流高电压。
在示例性实施方式中，第一晶体管T1至第十一晶体管T11可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1至第十一晶体管T11可以包括P型晶体管和N型晶体管。
在示例性实施方式中，第一晶体管T1至第十一晶体管T11可以采用低温多晶硅晶体管，或者可以采用氧化物晶体管，或者可以采用低温多晶硅晶体管和金属氧化物晶体管。低温多晶硅晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，金属氧化物晶体管的有源层采用金属氧化物半导体(Oxide)。低温多晶硅晶体管具有迁移率高、充电快等优点，氧化物晶体管具有漏电流低等优点，将低温多晶硅晶体管和金属氧化物晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在示例性实施方式中，以图4所示的像素驱动电路中第一晶体管T1和第十一晶体管T11均为P型晶体管为例，像素驱动电路的工作过程可以包括：
在示例性实施方式中，当像素驱动电路所连接的发光二极管显示的灰阶大于阈值灰阶时，像素驱动电路的工作过程可以包括初始化阶段、写入阶段和发光阶段，初始化阶段可以包括第一子阶段和第二子阶段。
第一子阶段和第二子阶段中，第一扫描信号线S1和发光信号线EM的信号为高电平信号，第二扫描信号线S2的信号为低电平信号，第一晶体管T1和第七晶体管T7导通。第一晶体管T1导通使得初始信号线Vint的信号写入第三节点N3，对存储电容Cs进行初始化(复位)，清除存储电容Cs中原有电荷。由于存储电容C的第一端为低电平，因此第三晶体管T3导通。第七晶体管T7导通使得初始信号线Vint的信号写入第二节点N2，对发光二极管EL的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光二极管EL不发光。
第一子阶段中，时长信号线DataT的信号为高电平信号，第二控制线CT2的信号为低电平信号，第十晶体管T10导通，使得时长信号线DataT的信号写入第七节点N7，并对第二电容C2进行充电。由于此时时长信号线DataT的信号为高电平信号，因而第十一晶体管T11断开，高频信号线Hf的信号无法写入第一节点N1。
第二子阶段中，时长信号线DataT的信号为低电平信号，第一控制线CT1的信号为低电平信号，第八晶体管T8导通，使得时长信号线DataT的信号写入第六节点N6，并对第一电容C1进行充电。由于此时时长信号线DataT的信号为低电平信号，因而第九晶体管T9导通，发光信号线EM的信号写入第一节点N1。
写入阶段，数据信号线DataI输出数据电压，第二扫描信号线S2和发光信号线E的信号为高电平信号，第一扫描信号线S1的信号为低电平信号，第二晶体管T2和第四晶体管T4导通。第二晶体管T2和第四晶体管T4导通使得数据信号线DataI输出的数据电压经过第五节点N5、导通的第三晶体管T3、第四节点N4、导通的第二晶体管T2提供至第三节点N3，并将数据信号线DataI输出的数据电压Vd与第三晶体管T3的阈值电压Vth之差充入存储电容Cs，存储电容Cs的第一端(第三节点N3)的电压为Vd-|Vth|。第一电容C1保持第六节点N6的信号的电位不变，第九晶体管T9保持导通，发光信号线EM的信号写入第一节点N1。
发光阶段，发光信号线EM的信号为低电平信号，第五晶体管T5导通，第一电容C1保持第六节点N6的信号的电位，第九晶体管T9保持导通，发光信号线EM的信号写入第一节点N1，第六晶体管T6导通。第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光二极管EL的第一极提供驱动电压，驱动发光二极管EL发光。
在示例性实施方式中，当像素驱动电路所连接的发光二极管显示的灰阶小于阈值灰阶时，像素驱动电路的工作过程包括：初始化阶段、写入阶段和发光阶段，初始化阶段可以包括第一子阶段和第二子阶段。
第一子阶段和第二子阶段中，第一扫描信号线S1和发光信号线EM的信号为高电平信号，第二扫描信号线S2的信号为低电平信号，第一晶体管T1和第七晶体管T7导通。第一晶体管T1导通使得初始信号线Vint的信号写入第三节点N3，对存储电容Cs进行初始化(复位)，清除存储电容Cs中原有电荷。由于存储电容C的第一端为低电平，因此第三晶体管T3导通。第七晶体管T7导通使得初始信号线Vint的信号写入第二节点N2，对发光二极管EL的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光二极管EL不发光。
第一子阶段中，时长信号线DataT的信号为低电平信号，第二控制线CT2的信号为低电平信号，第十晶体管T10导通，使得时长信号线DataT的信号写入第七节点N7，并对第二电容C2进行充电。由于此时时长信号线DataT的信号为低电平信号，因而第十一晶体管T11导通，高频信号线Hf的信号 写入第一节点N1。
第二子阶段中，时长信号线DataT的信号为高电平信号，第一控制线CT1的信号为低电平信号，第八晶体管T8导通，使得时长信号线DataT的信号写入第六节点N6，并对第一电容C1进行充电。由于此时时长信号线DataT的信号为高电平信号，因而第九晶体管T9断开，发光信号线EM的信号无法写入第一节点N1。
写入阶段，数据信号线DataI输出数据电压，第二扫描信号线S2和发光信号线E的信号为高电平信号，第一扫描信号线S1的信号为低电平信号，第二晶体管T2和第四晶体管T4导通。第二晶体管T2和第四晶体管T4导通使得数据信号线DataI输出的数据电压经过第五节点N5、导通的第三晶体管T3、第四节点N4、导通的第二晶体管T2提供至第三节点N3，并将数据信号线DataI输出的数据电压Vd与第三晶体管T3的阈值电压Vth之差充入存储电容Cs，存储电容Cs的第一端(第三节点N3)的电压为Vd-|Vth|。第二电容C2保持第七节点N7的信号电位不变，第十一晶体管T11始终导通，高频信号线Hf的信号写入第一节点N1。
发光阶段，发光信号线EM的信号为低电平信号，第五晶体管T5导通，第二电容C2保持第七节点N7的信号电位不变，第十一晶体管T11始终导通，高频信号线Hf的信号写入第一节点N1，第六晶体管T6导通。第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光二极管EL的第一极提供驱动电压，驱动发光二极管EL发光。
在示例性实施方式中，在发光阶段，像素驱动电路中第三晶体管T3所输出的驱动电流不受第三晶体管T3的阈值电压的影响，只与数据信号线的电压和第一电源线的电压有关，消除了第三晶体管T3的阈值电压对驱动电流的影响，确保了显示产品的显示亮度均匀，提升了显示效果。
在示例性实施方式中，当像素驱动电路所连接的发光二极管显示的灰阶大于阈值灰阶时，通过发光信号线向第一节点N1提供控制信号，使得发光二极管的灰阶通过驱动电流来控制。当像素驱动电路所连接的发光二极管显示的灰阶小于阈值灰阶时，通过高频信号线向第一节点N1提供控制信号，使得发光二极管的灰阶通过驱动电流和发光时长来控制。
在示例性实施方式中，高频信号线Hf的信号为脉冲信号，在一图像帧内，高频信号线Hf的信号具有多个脉冲。在示例性实施方式中，高频信号线Hf的信号的频率可以大于发光信号线EM的信号的频率。例如，高频信号线Hf的信号的频率可以在3000Hz～60000Hz之间，发光信号线EM的频率可以在60Hz～120Hz之间。本公开通过高频信号线的高频脉冲信号控制发光时长，将短发光时长分散到一帧时间里，减少像素驱动电路所连接的发光二极管显示的灰阶小于阈值灰阶时出现的闪烁，提升了显示产品的显示效果。
图5为一种栅极驱动装置的结构示意图。在示例性实施方式中，栅极驱动装置可以至少包括多个级联的GOA电路(第一栅极驱动电路)。如图5示，多个GOA电路可以包括第一级GOA电路、第二级GOA电路、第三级GOA电路、……第i级GOA电路、……，第一级GOA电路可以根据初始信号线STV提供的初始信号、第一时钟信号线CLK和第二时钟信号线CLKB提供的时钟信号等产生第一单元行中像素驱动电路的扫描信号G(1)。第i级GOA电路可以根据第i-1级GOA电路产生的扫描信号G(i-1)、第i+1级GOA电路产生的扫描信号G(i+1)、第一时钟信号线CLK和第二时钟信号线CLKB提供的时钟信号等产生提供给第i单元行中像素驱动电路的扫描信号G(i)，i为大于1的正整数。
图6为一种栅极驱动电路的等效电路图，示意了一种8T2C的GOA电路结构。如图6所示，在示例性实施方式中，栅极驱动电路可以包括8个晶体管(第二十一晶体管T21到第二十八晶体管T28)和2个电容(第三电容C3和第四电容C4)，栅极驱动电路分别与6条信号线(第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH、低电压线VGL、上一级信号输出线G(n-1)和本级信号输出线G(n))连接。
在示例性实施方式中，栅极驱动电路可以至少包括第十一节点N11、第十二节点N12、第十三节点N13和第十四节点N14。第十一节点N11分别与第二十一晶体管T21的第二极、第二十二晶体管T22的栅电极、第二十七晶体管T27的第二极和第二十八晶体管T28的第一极连接。第十二节点N12分别与第二十三晶体管T23的第二极、第二十二晶体管T22的第二极、第二十四晶体管T24的栅电极、第二十六晶体管T26的栅电极和第四电容C4的 第一端连接。第十三节点N13分别与第二十六晶体管T26的第二极和第二十七晶体管T27的第一极连接。第十四节点N14分别与第二十五晶体管T25的栅电极、第二十八晶体管T28的第二极和第三电容C3的第一端连接。
在示例性实施方式中，第二十一晶体管T21的栅电极与第一时钟信号线CLK连接，第二十一晶体管T21的第一极与上一级信号输出线G(n-1)连接，第二十一晶体管T21的第二极与第十一节点N11连接。
在示例性实施方式中，第二十二晶体管T22的栅电极与第十一节点N11连接，第二十二晶体管T22的第一极与第一时钟信号线CLK连接，第二十二晶体管T22的第二极与第十二节点N12连接。
在示例性实施方式中，第二十三晶体管T23的栅电极与第一时钟信号线CLK连接，第二十三晶体管T23的第一极与低电压线VGL连接，第二十三晶体管T23的第二极与第十二节点N12连接。
在示例性实施方式中，第二十四晶体管T24的栅电极与第十二节点N12连接，第二十四晶体管T24的第一极与高电压线VGH连接，第二十四晶体管T24的第二极与本级信号输出线G(n)连接。
在示例性实施方式中，第二十五晶体管T25的栅电极与第十四节点N14连接，第二十五晶体管T25的第一极与第二时钟信号线CLKB连接，第二十五晶体管T25的第二极与本级信号输出线G(n)连接。
在示例性实施方式中，第二十六晶体管T26的栅电极与第十二节点N12连接，第二十六晶体管T26的第一极与高电压线VGH连接，第二十六晶体管T26的第二极与第十三节点N13连接。
在示例性实施方式中，第二十七晶体管T27的栅电极与第二时钟信号线CLKB连接，第二十七晶体管T27的第一极与第十三节点N13连接，第二十七晶体管T27的第二极与第十一节点N11连接。
在示例性实施方式中，第二十八晶体管T28的栅电极与低电压线VGL连接，第二十八晶体管T28的第一极与第十一节点N11连接，第二十八晶体管T28的第二极与第十四节点N14连接。
在示例性实施方式中，第三电容C3的第一端与第十四节点N14连接，第三电容C3的第二端与本级信号输出线G(n)连接。第四电容C4的第一端与第十二节点N12连接，第四电容C4的第二端与高电压线VGH连接。
在示例性实施方式中，在第一时钟信号线CLK的电平为有效电平时，第二时钟信号线CLKB的电平为无效电平，在第二时钟信号线CLKB的电平为有效电平时，第一时钟信号线CLK的电平为无效电平，高电压线VGH持续提供高电平信号，低电压线VGL持续提供低电平信号。
在示例性实施方式中，第一时钟信号线CLK有效电平信号的脉冲持续时间与第二时钟信号线CLKB有效电平信号的脉冲持续时间可以基本上相等。
在示例性实施方式中，第二十一晶体管T21至第二十八晶体管T28可以均为N型薄膜晶体管，或者可以均为P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。考虑到低温多晶硅薄膜晶体管的漏电流较小，第二十一晶体管T21至第二十八晶体管T28可以为低温多晶硅薄膜晶体管，薄膜晶体管可以采用底栅结构或者采用顶栅结构。
本公开示例性实施例提供了一种显示基板。在示例性实施方式中，显示基板包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述第一方向和第二方向交叉；所述重复单元包括多个电路单元，所述电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线；所述第二电路区包括至少一个栅极单元，所述栅极单元包括至少一个栅极驱动电路，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述栅极驱动电路在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。。
在示例性实施方式中，至少一个第二电路区具有基准线，所述基准线为在所述第二方向上平分所述第二电路区且沿着所述第一方向延伸的直线；至少一个栅极驱动电路在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
在示例性实施方式中，至少一个栅极驱动电路还与时钟信号线、高电压 线和低电压线连接，在所述第一方向上，所述时钟信号线设置在所述高电压线和所述低电压线之间，所述时钟信号线在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。
在示例性实施方式中，在所述第一方向上，所述数据信号线设置在所述高电压线远离所述低电压线的一侧，或者，所述数据信号线设置在所述低电压线远离所述高电压线的一侧。
在示例性实施方式中，至少一个第二电路区还包括至少一个第一标记，至少一个第一标记在所述第二电路区的设置位置与至少一个空白单元在所述第一电路区的设置位置相对应。
在示例性实施方式中，至少一个第二电路区还包括至少一个第二标记，至少一个第二标记在所述第二电路区的设置位置与至少一个空白单元在所述第一电路区的设置位置相对应。
在示例性实施方式中，在垂直于显示基板的平面上，所述显示基板包括在基底上依次设置的第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层，所述驱动信号线设置在所述第二栅金属层中，所述数据信号线和所述时钟信号线设置在所述第一源漏金属层中。
在示例性实施方式中，至少一个第二电路区还包括至少一个第一标记和至少一个第二标记，所述第一标记设置在所述第一源漏金属层中，所述第二标记设置在所述第二源漏金属层中。
图7为本公开示例性实施例一种显示基板的平面结构示意图，示意了显示基板中驱动结构层的平面结构。在垂直于显示基板的平面上，显示基板200可以至少包括设置在基底上的驱动结构层以及设置在驱动结构层远离基底一侧的发光结构层。在平行于显示基板的平面上，驱动结构层可以至少包括多个第一电路区210和多个第二电路区220。如图7所示，每个第一电路区210和第二电路区220的形状可以为沿着第一方向X延伸的条形状，多个第一电路区210和多个第二电路区220可以沿着第二方向Y交替设置。在示例性实施方式中，第一电路区可以称为像素电路区，第二电路区可以称为栅极电路区。
在示例性实施方式中，第一电路区210可以包括多个重复单元RU和多个空白单元KB，多个重复单元RU和多个空白单元KB可以沿着第一方向X交替设置。至少一个重复单元RU可以包括m1*m2个电路单元Q，m1可以为重复单元RU包括单元行的数量，m2可以为重复单元RU包括单元列的数量，m1和m2可以大于或等于2的正整数。例如，重复单元RU可以包括2个单元行和3个单元列，重复单元RU形成2*3的电路单元阵列。又如，重复单元RU可以包括2个单元行和6个单元列，重复单元RU形成2*6的电路单元阵列。
在示例性实施方式中，重复单元RU可以是设置有像素驱动电路的区域，空白单元KB可以是没有设置像素驱动电路的区域。在示例性实施方式中，部分空白单元KB可以作为栅极驱动装置的走线区域，以减少信号线之间的干扰。部分空白单元KB可以作为显示基板的透光区域，使得外界光线可以透过显示基板，形成透明显示。在示例性实施方式中，空白单元KB的宽度可以大于重复单元RU内第一方向X相邻的电路单元Q之间的宽度，宽度可以是第一方向X的尺寸。
在示例性实施方式中，至少一个电路单元Q可以至少包括像素驱动电路、沿着第一方向X延伸的驱动信号线以及沿着第二方向Y延伸的数据信号线，像素驱动电路分别与驱动信号线和数据信号线连接，像素驱动电路被配置为在驱动信号线的控制下，接收数据信号线的数据电压，向所连接的发光二极管输出相应的电流。发光结构层可以包括多个发光单元，发光单元可以至少包括发光二极管，多个发光单元中的发光二极管与多个电路单元中的像素驱动电路对应连接，使得发光二极管在对应像素驱动电路输出电流的驱动下发出相应亮度的光线。
在示例性实施方式中，第二电路区220可以包括至少一个栅极单元G，至少一个栅极单元G可以包括栅极驱动电路，栅极驱动电路与相邻第一电路区210中的驱动信号线连接，栅极驱动电路被配置为向所连接的驱动信号线输出行驱动信号。
在示例性实施方式中，至少一个第二电路区220可以具有基准线O1，基准线O1可以为在第二方向Y上平分第二电路区220且沿着第一方向X延伸 的直线。在示例性实施方式中，至少一个栅极驱动电路在第二电路区220中的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，至少一个栅极驱动电路在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，至少一个第二电路区220还可以包括至少一个第一标记MARK1，第一标记MARK1可以位于第二电路区220第一方向X的一侧边缘或者两侧边缘。第一标记MARK1被配置为作为拼接标记，在进行显示基板拼接时通过第一标记MARK1进行定位。
在示例性实施方式中，第一标记MARK1的形状可以为十字形，至少一个第一标记MARK1在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，至少一个第一标记MARK1在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，至少一个第二电路区220还可以包括至少一个第二标记MARK2，第二标记MARK2可以位于第二电路区220第一方向X的一侧边缘或者两侧边缘，且位于第一标记MARK1靠近栅极单元G的一侧。第二标记MARK2被配置为作为绑定标记，在进行发光二极管绑定连接时通过第二标记MARK2进行定位。
在示例性实施方式中，第二标记MARK2的形状可以为圆形，至少一个第二标记MARK2在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，至少一个第二标记MARK2在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
图8为本公开示例性实施例一种栅极驱动电路走线的示意图。如图8所示，电路单元Q中的像素驱动电路连接有驱动信号线HL和数据信号线DataI。驱动信号线HL的形状可以为沿着第一方向X延伸的线形状，驱动信号线HL被配置为与一个单元行中的多个像素驱动电路连接。数据信号线DataI的形状可以为沿着第二方向Y延伸的线形状，数据信号线DataI被配置为与一个单元列中的多个像素驱动电路连接。栅极单元G中的栅极驱动电路连接 有第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL，栅极驱动电路通过输出线OUT与相邻单元行中的驱动信号线HL连接。
在示例性实施方式中，第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL的形状可以为沿着第二方向Y延伸的线形状，且沿着第一方向X依次设置，第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL被配置为向所连接的栅极驱动电路分别提供第一时钟信号、第二时钟信号、高电压信号和低电压信号，第一时钟信号线CLK和第二时钟信号线CLKB构成本公开的时钟信号线。
在示例性实施方式中，栅极单元G中的栅极驱动电路在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠，栅极驱动电路可以包括第二十一晶体管至第二十八晶体管、第三电容和第四电容。
在示例性实施方式中，第一时钟信号线CLK在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠，第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一时钟信号线CLK与数据信号线DataI可以基本上平行，第二时钟信号线CLKB与数据信号线DataI可以基本上平行，或者，第一时钟信号线CLK在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行，第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行。
在示例性实施方式中，沿着第二方向Y，多个第一电路区210的重复单元RU可以形成一个沿着第二方向Y延伸的重复单元列，多个第一电路区210的空白单元KB可以形成一个沿着第二方向Y延伸的空白列，数据信号线DataI可以设置在重复单元列所在区域，第一时钟信号线CLK和第二时钟信号线CLKB可以设置在空白列所在区域，使得数据信号线DataI与第一时钟信号线CLK和第二时钟信号线CLKB之间没有交叠。
在示例性实施方式中，沿着第一方向X，第一时钟信号线CLK和第二时 钟信号线CLKB可以设置在高电压线VGH和低电压线VGL之间，使得数据信号线DataI位于高电压线VGH远离第一时钟信号线CLK的一侧，数据信号线DataI位于低电压线VGL远离第二时钟信号线CLKB的一侧，传输恒压信号的高电压线VGH和低电压线VGL可以起到屏蔽作用，有效降低时钟信号线和数据信号线之间的耦合电容。
在示例性实施方式中，高电压线VGH靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近高电压线VGH一侧的边缘具有第一距离L1，低电压线VGL靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近低电压线VGL一侧的边缘之间具有第二距离L2，第二距离L2可以大于第一距离L1，第一距离L1和第二距离L2可以是第一方向X的尺寸。
在示例性实施方式中，第一距离L1可以大于或等于25μm，第二距离L2可以大于或等于25μm。
在示例性实施方式中，第二时钟信号线CLKB可以设置在第一时钟信号线CLK远离低电压线VGL的一侧，即低电压线VGL、第一时钟信号线CLK、第二时钟信号线CLKB和高电压线VGH可以沿着第一方向X依次设置。第一时钟信号线CLK靠近低电压线VGL一侧的边缘与低电压线VGL靠近第一时钟信号线CLK一侧的边缘之间具有第三距离L3，第二时钟信号线CLKB靠近高电压线VGH一侧的边缘与高电压线VGH靠近第二时钟信号线CLKB一侧的边缘之间具有第四距离L4，第三距离L3可以大于第四距离L4，第三距离L3和第四距离L4可以是第一方向X的尺寸。
在示例性实施方式中，至少一个重复单元RU中，相邻的数据信号线DataI之间可以具有第一宽度D1，至少一个空白单元KB可以具有第二宽度D2，第二宽度D2可以大于第一宽度D1，第一宽度D1和第二宽度D2可以是第一方向X的尺寸。
在示例性实施方式中，至少一个栅极单元G中，第一时钟信号线CLK和第二时钟信号线CLKB之间可以具有第三宽度D3，第一宽度D1可以大于第三宽度D3，第三宽度D3可以是第一方向X的尺寸。
图9为本公开示例性实施例一种栅极单元的排布示意图。如图9所示， 在示例性实施方式中，每个栅极电路区可以包括一个栅极单元G，即一个栅极单元G中的栅极驱动电路通过输出线OUT与一个单元行中的驱动信号线HL连接，栅极单元G可以设置在显示基板的中部位置区域。
在示例性实施方式中，一个栅极单元G中的栅极驱动电路通过输出线OUT与一个单元行中的驱动信号线HL连接是指，对于一个单元行中的驱动信号线包括扫描信号线和发光信号线，一个栅极单元G包括GOA电路和EOA电路，一个单元行中的扫描信号线通过扫描输出线与一个GOA电路连接，一个单元行中的发光信号线通过发光输出线与一个EOA电路连接。
在示例性实施方式中，至少一个栅极驱动电路可以设置在第二电路区220的第一中线区，该栅极驱动电路通过输出线OUT与驱动信号线HL的第一中点区连接。其中，第二电路区220可以具有第一中线，驱动信号线HL可以具有第一中点，第一中线可以为在第一方向X上平分第二电路区220且沿着第二方向Y延伸的直线，第一中点可以为在第一方向X上平分驱动信号线HL的点。第一中线区可以为包含第一中线的区域，第一中线区在第一方向X上的宽度可以约为显示基板宽度的1％至10％，第一中点区可以为包含第一中点的区域，第一中线区在第一方向X上的宽度可以约为显示基板宽度的1％至10％，显示基板宽度可以是显示基板第一方向X的尺寸。
研究表明，在栅极单元G设置在显示基板的一侧(如左侧)时，行驱动信号从显示基板的左侧(驱动信号线首端)向显示基板的右侧(驱动信号线末端)传输，行驱动信号的传输距离为L，则驱动信号线末端的RC延迟(delay)为驱动信号线总长度的RC延迟。本公开通过将栅极单元G设置在显示基板的中部区域，行驱动信号从显示基板的中部位置(驱动信号线首端)向显示基板的两侧(驱动信号线末端)传输，行驱动信号的传输距离为L/2，则相对于驱动信号线总长度的RC延迟，本公开驱动信号线末端的RC延迟可以减小一半，因而有效减小了RC延迟，可以增加充电时间。此外，将栅极单元G设置在显示基板的中部区域，可以避开显示基板两侧的走线焊盘和防静电电路，有效避免了栅极驱动电路防静电电路之间的相互干扰。
图10为本公开示例性实施例另一种栅极单元的排布示意图。如图10所示，在示例性实施方式中，每个栅极电路区可以包括两个栅极单元G，即两 个栅极单元G中的栅极驱动电路分别通过输出线OUT同时与一个单元行中的驱动信号线HL连接，两个栅极单元G可以分别设置在显示基板的1/4位置区域和3/4位置区域。
在示例性实施方式中，两个栅极单元G中的栅极驱动电路与一个单元行中的驱动信号线连接是指，一个栅极单元G包括第一栅极驱动电路，另一个栅极单元G包括第二栅极驱动电路，一个单元行中的驱动信号线分别通过输出线与第一栅极驱动电路和第二栅极驱动电路连接。
在示例性实施方式中，第一栅极驱动电路可以设置在第二电路区220的第二中线区，第一栅极驱动电路通过输出线与驱动信号线HL的第二中点区连接，第二栅极驱动电路可以设置在第二电路区220的第三中线区，第二栅极驱动电路通过输出线与驱动信号线HL的第三中点区连接。其中，第二电路区220可以具有在第一方向X上平分第二电路区220且沿着第二方向Y延伸的第一中线，第一中线将第二电路区220划分为第一区域和第二区域，第二中线可以为在第一方向X上平分第一区域且沿着第二方向Y延伸的直线，第三中线可以为在第一方向X上平分第二区域且沿着第二方向Y延伸的直线。第二中线区可以为包含第二中线的区域，第二中线区在第一方向X上的宽度可以约为显示基板宽度的1％至10％，第三中线区可以为包含第三中线的区域，第三中线区在第一方向X上的宽度可以约为显示基板宽度的1％至10％。驱动信号线HL可以具有在第一方向X上平分驱动信号线HL的点，第一中点将驱动信号线HL划分为第一线段和第二线段，第二中点可以为在第一方向X上平分第一线段的点，第三中点可以为在第一方向X上平分第二线段的点。第二中点区可以为包含第二中点的区域，第二中点区在第一方向X上的宽度可以约为显示基板宽度的1％至10％，第三中点区可以为包含第三中点的区域，第三中点区在第一方向X上的宽度可以约为显示基板宽度的1％至10％。
本公开通过将两个栅极单元G设置在显示基板的1/4位置区域和3/4位置区域，行驱动信号的传输距离为L/4，则相对于驱动信号线总长度的RC延迟，驱动信号线末端的RC延迟可以降低到1/4，可以进一步减小RC延迟，可以进一步增加充电时间。
图11和图12为本公开示例性实施例一种显示基板的平面结构示意图，图11示意了图7中A区域的平面结构，图12示意了图7中B区域的平面结构，电路单元包括图4所示的像素驱动电路，栅极单元包括图6所示的栅极驱动电路。如图11和图12所示，第一电路区210可以包括多个重复单元RU和多个空白单元KB，多个重复单元RU和多个空白单元KB可以沿着第一方向X交替设置。第二电路区220可以包括至少一个栅极驱动电路。至少一个重复单元RU包括形成2个单元行和6个单元列的12个电路单元，每个单元行可以包括沿着第一方向X周期性设置的第一电路单元Q1、第二电路单元Q2和第三电路单元Q3，第一电路单元Q1可以至少包括第一像素驱动电路，第二电路单元Q2可以至少包括第二像素驱动电路，第三电路单元Q3可以至少包括第三像素驱动电路，第一像素驱动电路被配置为与红色发光二极管连接，第二像素驱动电路被配置为与绿色发光二极管连接，第三像素驱动电路被配置为与蓝色发光二极管连接。
如图11所示，在示例性实施方式中，至少一个电路单元的像素驱动电路可以至少包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、存储电容Cs、第一电容C1和第二电容C2，像素驱动电路可以分别与第一扫描信号线S1、第二扫描信号线S2、发光信号线EM、初始信号线Vint、数据信号线DataI和高频信号线Hf连接。第一扫描信号线S1、第二扫描信号线S2、发光信号线EM和初始信号线Vint的形状可以为沿着第一方向X延伸的线形状，数据信号线DataI和高频信号线Hf的形状可以为沿着第二方向Y延伸的线形状，像素驱动电路被配置为在第一扫描信号线S1、第二扫描信号线S2、发光信号线EM和高频信号线Hf的控制下，接收数据信号线的数据电压和初始信号线Vint的初始电压，向所连接的发光二极管输出相应时长的相应电流。
在示例性实施方式中，至少一个第二电路区220可以具有基准线O1，基准线O1为在第二方向Y上平分第二电路区220且沿着第一方向X延伸的直线。该第二电路区220第二方向Y两侧的第一电路区210中的像素驱动电路可以相对于基准线O1镜像对称。
在示例性实施方式中，栅极驱动电路可以包括第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23、第二十四晶体管T24、第二十五晶体管T25、第二十六晶体管T26、第二十七晶体管T27、第二十八晶体管T28、第三电容C3和第四电容C4，栅极驱动电路可以分别与第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL连接。在示例性实施方式中，一个栅极单元可以包括第一GOA电路、第二GOA电路和EOA电路，第一GOA电路可以通过输出线与第一扫描信号线S1连接，第二GOA电路可以通过输出线与第二扫描信号线S2连接，EOA电路可以通过输出线与发光信号线EM连接，图12仅示意了第二GOA电路的结构。
在示例性实施方式中，栅极驱动电路的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，栅极驱动电路在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，栅极驱动电路在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL的形状可以为沿着第二方向Y延伸的线形状，且沿着第一方向X依次设置。
在示例性实施方式中，第一时钟信号线CLK和第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一时钟信号线CLK与数据信号线DataI可以基本上平行，第二时钟信号线CLKB与数据信号线DataI可以基本上平行，或者，第一时钟信号线CLK在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行，第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行。
在示例性实施方式中，第一时钟信号线CLK和第二时钟信号线CLKB在显示基板平面上的正投影与栅极驱动电路在显示基板平面上的正投影没有 交叠。
在示例性实施方式中，第一时钟信号线CLK和第二时钟信号线CLKB可以设置在高电压线VGH和低电压线VGL之间，使得传输恒压信号的高电压线VGH和低电压线VGL可以起到屏蔽作用，有效降低时钟信号线和数据信号线之间的耦合电容。
在示例性实施方式中，高电压线VGH靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近高电压线VGH一侧的边缘之间具有第一距离L1，低电压线VGL靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近低电压线VGL一侧的边缘之间具有第二距离L2，第二距离L2可以大于第一距离L1，第一距离L1和第二距离L2可以是第一方向X的尺寸。
在示例性实施方式中，第一距离L1可以大于或等于25μm，第二距离L2可以大于或等于25μm。
在示例性实施方式中，第一时钟信号线CLK靠近低电压线VGL一侧的边缘与低电压线VGL靠近第一时钟信号线CLK一侧的边缘之间具有第三距离L3，第二时钟信号线CLKB靠近高电压线VGH一侧的边缘与高电压线VGH靠近第二时钟信号线CLKB一侧的边缘之间具有第四距离L4，第三距离L3可以大于第四距离L4，第三距离L3和第四距离L4可以是第一方向X的尺寸。
如图12所示，在示例性实施方式中，第二电路区220还可以包括至少一个第一标记MARK1和至少一个第二标记MARK2。第一标记MARK1的形状可以为十字形状，第二标记MARK2的形状可以为圆形状。
在示例性实施方式中，第一标记MARK1在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，至少一个第一标记MARK1在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，第二标记MARK2在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，至少一个第二标记MARK2在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，第一标记MARK1和第二标记MARK2在显示基板平面上的正投影与第一扫描信号线S1、第二扫描信号线S2、发光信号线EM、高频信号线Hf、初始信号线Vint、数据信号线DataI、第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL在显示基板平面上的正投影没有交叠。
在示例性实施方式中，在垂直于显示基板的平面上，显示基板可以包括在基底上依次设置的第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层，多个电容的一个极板可以设置在第一栅金属层中，第一扫描信号线S1、第二扫描信号线S2、发光信号线EM和多个电容的另一个极板可以设置在第二栅金属层中，数据信号线DataI、高频信号线Hf、第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL可以设置在第一源漏金属层中，第二源漏金属层中可以设置高压电源线和低压电源线。
在示例性实施方式中，第一标记MARK1可以设置在第一源漏金属层中，第二标记MARK2可以设置在第二源漏金属层中。
在本公开中，结构A沿着方向B延伸是指，结构A可以包括主体部分和与主体部分连接的次要部分，主体部分大致呈沿某一个方向延伸的条状，次要部分的形状不限，主体部分至少为结构A的60％的部分；主体部分沿着方向B伸展，且主体部分沿着方向B伸展的尺寸大于沿着其它方向伸展的次要部分的尺寸。以下描述中所说的“结构A沿着方向B延伸”均是指“结构A的主体部分沿着方向B延伸”。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在 整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施方式中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，显示基板的制备过程可以包括如下操作。
(1)形成第一导电层图案。在示例性实施方式中，形成第一导电层图案可以包括：在基底上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在基底上的第一导电层图案，如图13、图14和图15所示，图13为图7中A区域的结构，图14为图13中一个电路单元的放大图，图15为图13中一个栅极驱动电路的放大图。在示例性实施方式中，第一导电层可以称为第一栅金属(GATE1)层。
如图13和图14所示，在示例性实施方式中，每个电路单元的第一导电层图案可以至少包括：第一极板CF1、第二极板CF2、第三极板CF3和第三底栅电极Gate3-B。
在示例性实施方式中，第一极板CF1、第二极板CF2和第三极板CF3的形状可以为矩形状，矩形状的角部可以设置倒角。在第一方向X上，第一极板CF1可以设置在第二极板CF2第一方向X的一侧，在第二方向Y上，第一极板CF1和第二极板CF2可以设置在电路单元第二方向Y的一侧，第三极板CF3可以设置在电路单元第二方向Y的另一侧。
在示例性实施方式中，第一极板CF1可以作为像素驱动电路中第一电容的一个极板，第二极板CF2可以作为像素驱动电路中第二电容的一个极板，第三极板CF3可以作为像素驱动电路中存储电容的一个极板，第一电路单元Q1、第二电路单元Q2和第三电路单元Q3中第一极板CF1、第二极板CF2和第三极板CF3的位置、形状和尺寸可以基本上相同。
在示例性实施方式中，第三极板CF3第一方向X的一侧或者第一方向X的反方向的一侧可以连接有板极连接线，板极连接线的形状可以为沿着第一 方向X延伸的条形状，板极连接线的第一端与本电路单元的第三极板CF3连接，板极连接线的第二端沿着第一方向X或者第一方向X的反方向延伸后，与相邻电路单元的第三极板CF3连接，将一个单元行中的第三极板CF3连接起来。
在示例性实施方式中，一个单元行中的多个第三极板CF3和多个板极连接线可以为相互连接的一体结构。在示例性实施方式中，由于每个电路单元中的第三极板CF3与后续形成的高压电源线连接，通过将相邻电路单元的第三极板CF3形成相互连接的一体结构，一体结构的第三极板CF3可以复用为高压电源信号线，可以保证一单元行中的多个第三极板CF3具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施方式中，第三底栅电极Gate3-B可以作为第三晶体管(驱动晶体管)的底栅电极。第三底栅电极Gate3-B的形状可以为“L”形状，在第二方向Y上，第三底栅电极Gate3-B可以位于第三极板CF3远离第一极板CF1和第二极板CF2的一侧。
在示例性实施方式中，第一电路单元Q1、第二电路单元Q2和第三电路单元Q3中第三底栅电极Gate3-B的位置、形状和尺寸可以基本上相同。
在示例性实施方式中，位于第二电路区220第二方向Y两侧的第一导电层图案可以相对于基准线镜像对称，基准线可以为在第二方向Y上平分第二电路区220且沿着第一方向X延伸的直线。
如图13和与15所示，在示例性实施方式中，每个栅极驱动电路的第一导电层图案可以至少包括：第十一极板CF11和第十二极板CF12。
在示例性实施方式中，第十一极板CF11和第十二极板CF12形状可以为矩形状，矩形状的角部可以设置倒角。在第一方向X上，第十二极板CF12可以设置在第十一极板CF11第一方向X的一侧。第十一极板CF11可以作为栅极驱动电路中第三电容的一个极板，第十二极板CF12可以作为栅极驱动电路中第四电容的一个极板。
(2)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以 包括：在基底上依次沉积第一绝缘薄膜和第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成覆盖第一导电层的第一绝缘层，以及设置在第一绝缘层上的半导体层图案，如图16、图17和图18所示，图16为图7中A区域的结构，图17为图16中一个电路单元的放大图，图18为图16中一个栅极驱动电路的放大图。
如图16和图17所示，在示例性实施方式中，每个电路单元的半导体层图案可以至少包括：第一有源层AT1至第十一有源层AT11。
在示例性实施方式中，第一有源层AT1可以作为第一晶体管T1的有源层，第二有源层AT2可以作为第二晶体管T2的有源层，第三有源层AT3可以作为第三晶体管T3的有源层，第四有源层AT4可以作为第四晶体管T4的有源层，第五有源层AT5可以作为第五晶体管T5的有源层，第六有源层AT6可以作为第六晶体管T6的有源层，第七有源层AT7可以作为第七晶体管T7的有源层，第八有源层AT8可以作为第八晶体管T8的有源层，第九有源层AT9可以作为第九晶体管T9的有源层，第十有源层AT10可以作为第十晶体管T10的有源层，第十一有源层AT11可以作为第十一晶体管T11的有源层。
在示例性实施方式中，第一有源层AT1、第二有源层AT2、第四有源层AT4、第七有源层AT7、第八有源层AT8、第九有源层AT9和第十有源层AT10的形状可以为沿着第一方向X延伸的条形状，第三有源层AT3、第五有源层AT5、第六有源层AT6和第十一有源层AT11的形状可以为矩形状。
在示例性实施方式中，第二有源层AT2至第六有源层AT6可以位于第三极板CF3远离第一极板CF1的一侧，第一有源层AT1、第七有源层AT7至第十一有源层AT11可以位于第一极板CF1与第三极板CF3之间。
在示例性实施方式中，第三有源层AT3可以位于第三极板CF3远离第一极板CF1的一侧，第三有源层AT3在基底上的正投影与第三底栅电极Gate3-B在基底上的正投影至少部分交叠。第二有源层AT2可以位于第三有源层AT3第一方向X的一侧，第四有源层AT4可以位于第三有源层AT3第一方向X的反方向的一侧。第五有源层AT5和第六有源层AT6可以位于第三极板CF3和第三有源层AT3之间，第六有源层AT6可以位于第五有源层 AT5第一方向X的一侧。
在示例性实施方式中，第十有源层AT10可以位于第一极板CF1靠近第三极板CF3的一侧，第八有源层AT8可以位于第十有源层AT10靠近第三极板CF3的一侧，第十一有源层AT11可以位于第十有源层AT10靠近第三极板CF3的一侧，第一有源层AT1和第七有源层AT7可以位于第八有源层AT8第一方向X的一侧，第一有源层AT1和第七有源层AT7可以为相互连接的一体结构，第九有源层AT9可以位于第十一有源层AT11第一方向X的一侧。
在示例性实施方式中，第一电路单元Q1中第三有源层AT3的宽度可以大于第二电路单元Q2和第三电路单元Q3中第三有源层AT3的宽度，宽度可以为第一方向X的尺寸，以使得第一电路单元Q1中驱动晶体管(第三晶体管T3)的宽长比大于第二电路单元Q2和第三电路单元Q3中驱动晶体管的宽长比。
在示例性实施方式中，第一有源层AT1至第十一有源层AT11可以均包括第一区、第二区以及位于第一区和第二区之间的沟道区，多个有源层的第一区和第二区均可以单独设置，第一有源层AT1的第一区和第七有源层AT7的第一区相互连接。
在示例性实施方式中，位于第二电路区220第二方向Y两侧的半导体层图案可以相对于基准线镜像对称。
如图16和图18所示，在示例性实施方式中，每个栅极驱动电路的半导体层图案可以至少包括：第二十一有源层AT21至第二十八有源层AT28。
在示例性实施方式中，第二十一有源层AT21可以作为第二十一晶体管T21的有源层，第二十二有源层AT22可以作为第二十二晶体管T22的有源层，第二十三有源层AT23可以作为第二十三晶体管T23的有源层，第二十四有源层AT24可以作为第二十四晶体管T24的有源层，第二十五有源层AT25可以作为第二十五晶体管T25的有源层，第二十六有源层AT26可以作为第二十六晶体管T26的有源层，第二十七有源层AT27可以作为第二十七晶体管T27的有源层，第二十八有源层AT28可以作为第二十八晶体管T28的有源层。
在示例性实施方式中，第二十一有源层AT21、第二十二有源层AT22、 第二十三有源层AT23、第二十六有源层AT26、第二十七有源层AT27和第二十八有源层AT28的形状可以为沿着第二方向Y延伸的条形状，第二十四有源层AT24和第二十五有源层AT25的形状可以为多个沿着第二方向Y延伸的条形状的并联结构。
在示例性实施方式中，第二十四有源层AT24可以位于第十一极板CF11第二方向Y的反方向的一侧，第二十五有源层AT25可以位于第十一极板CF11第二方向Y的一侧。第二十六有源层AT26和第二十七有源层AT27可以为相互连接的一体结构，可以位于第十二极板CF12第二方向Y的一侧，第二十一有源层AT21可以位于第二十七有源层AT27第二方向Y的一侧。第二十八有源层AT28可以位于第十一极板CF11第一方向X的一侧，第二十三有源层AT23可以位于第二十八有源层AT28第一方向X的一侧，第二十二有源层AT22可以位于第二十三有源层AT23第一方向X的一侧。
在示例性实施方式中，第二十一有源层AT21至第二十八有源层AT28可以均包括第一区、第二区以及位于第一区和第二区之间的沟道区，多个有源层的第一区和第二区均可以单独设置，第二十六有源层AT26的第二区和第二十七有源层AT27的第一区相互连接。
(3)形成第二导电层图案。在示例性实施方式中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第二导电薄膜，采用图案化工艺对第二导电薄膜进行图案化，形成覆盖半导体层的第二绝缘层，以及设置在第二绝缘层上的第二导电层图案，如图19、图20和图21，图19为图7中A区域的结构，图20为图19中一个电路单元的放大图，图21为图19中一个栅极驱动电路的放大图。在示例性实施方式中，第二导电层可以称为第二栅金属(GATE2)层。
如图19和图20所示，在示例性实施方式中，每个电路单元的第二导电层图案至少包括：第四极板CF4、第五极板CF5、第六极板CF6、第一扫描信号线S1、第二扫描信号线S2、发光信号线EM、第二控制线CT2、初始信号线Vint、高频连接线Hf-C、高压连接线VDD-C、低压连接线VSS-C、多个栅电极和多个连接电极。
在示例性实施方式中，第四极板CF4、第五极板CF5和第六极板CF6 的形状可以为一个角部设置有缺口的矩形状。第四极板CF4在基底上的正投影与第一极板CF1在基底上的正投影至少部分交叠，第四极板CF4可以作为第一电容的另一个极板，第一极板CF1和第四极板CF4构成像素驱动电路的一个第一电容。第五极板CF5在基底上的正投影与第二极板CF2在基底上的正投影至少部分交叠，第五极板CF5可以作为第二电容的另一个极板，第二极板CF2和第五极板CF5构成像素驱动电路的一个第二电容。第六极板CF6在基底上的正投影与第三极板CF3在基底上的正投影至少部分交叠，第六极板CF6可以作为存储电容的另一个极板，第三极板CF3和第六极板CF6构成像素驱动电路的一个存储电容。
在示例性实施方式中，第一电路单元Q1、第二电路单元Q2和第三电路单元Q3中第四极板CF4、第五极板CF5和第六极板CF6的位置、形状和尺寸可以基本上相同。
在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线EM、第二控制线CT2、初始信号线Vint、高频连接线Hf-C、高压连接线VDD-C、低压连接线VSS-C的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状。第一扫描信号线S1可以位于第六极板CF6远离第四极板CF4和第五极板CF5的一侧，高频连接线Hf-C和低压连接线VSS-C可以位于第四极板CF4和第五极板CF5远离第六极板CF6的一侧，第二扫描信号线S2、发光信号线EM、第二控制线CT2、初始信号线Vint和高压连接线VDD-C可以位于第四极板CF4和第六极板CF6之间。
在示例性实施方式中，低压连接线VSS-C可以位于第四极板CF4和第五极板CF5远离第六极板CF6的一侧，高频连接线Hf-C可以位于低压连接线VSS-C远离第四极板CF4和第五极板CF5的一侧。
在示例性实施方式中，位于第二电路区220第二方向Y两侧第一电路区210中的一个可以设置有高频连接线Hf-C，另一个第一电路区210可以不设置高频连接线Hf-C。
在示例性实施方式中，位于第二电路区220第二方向Y两侧的的低压连接线VSS-C中的一个可以设置有弯折段，弯折段可以位于空白单元KB所在区域，弯折段向着远离第二电路区220的方向弯折，为栅极驱动电路留出相 应的空间。
在示例性实施方式中，位于第二电路区220第二方向Y两侧的的低压连接线VSS-C中的一个可以设置有多个连接条，多个连接条的第一端与低压连接线VSS-C连接，多个连接条的第二端沿着第二方向Y向着第二电路区220方向延伸。
在示例性实施方式中，初始信号线Vint可以位于第四极板CF4和第五极板CF5靠近第六极板CF6的一侧，第二控制线CT2可以位于初始信号线Vint靠近第六极板CF6的一侧，第二扫描信号线S2可以位于第二控制线CT2靠近第六极板CF6的一侧，高压连接线VDD-C可以位于第二扫描信号线S2靠近第六极板CF6的一侧，发光信号线EM可以位于高压连接线VDD-C靠近第六极板CF6的一侧。
在示例性实施方式中，第二扫描信号线S2可以复用为第一控制线，控制第八晶体管T8的导通和断开。
在示例性实施方式中，高压连接线VDD-C被配置为与后续形成的高压电源线连接，形成网状连通结构。低压连接线VSS-C被配置为与后续形成的低压电源线连接，形成网状连通结构。高频连接线Hf-C被配置为与后续形成的高频信号线连接，形成网状连通结构。
在示例性实施方式中，每个电路单元的多个栅电极可以至少包括第一栅电极Gate1、第二栅电极Gate2、第三顶栅电极Gate3-T、第四栅电极Gate4、第五栅电极Gate5、第六栅电极Gate6、第七栅电极Gate7、第八栅电极Gate8、第九栅电极Gate9、第十栅电极Gate10和第十一栅电极Gate11。
在示例性实施方式中，第二栅电极Gate2和第四栅电极Gate4可以设置在第一扫描信号线S1靠近第六极板CF6的一侧。第二栅电极Gate2作为第二晶体管T2的栅电极，第二栅电极Gate2在基底上的正投影与第二有源层在基底上的正投影至少部分交叠。第四栅电极Gate4作为第四晶体管T4的栅电极，第四栅电极Gate4在基底上的正投影与第四有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第一扫描信号线S1、第二栅电极Gate2和第四栅电极Gate4可以为相互连接的一体结构。
在示例性实施方式中，第一栅电极Gate1、第七栅电极Gate7和第八栅 电极Gate8可以设置在第二扫描信号线S2远离初始信号线Vint的一侧。第一栅电极Gate1作为第一晶体管T1的栅电极，第一栅电极Gate1在基底上的正投影与第一有源层在基底上的正投影至少部分交叠。第七栅电极Gate7作为第七晶体管T7的栅电极，第七栅电极Gate7在基底上的正投影与第七有源层在基底上的正投影至少部分交叠。第八栅电极Gate8作为第八晶体管T8的栅电极，第八栅电极Gate8在基底上的正投影与第八有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第二扫描信号线S2、第一栅电极Gate1、第七栅电极Gate7和第八栅电极Gate8可以为相互连接的一体结构。
在示例性实施方式中，第十栅电极Gate10可以设置在第二控制线CT2靠近初始信号线Vint的一侧。第十栅电极Gate10作为第十晶体管T10的栅电极，第十栅电极Gate10在基底上的正投影与第十有源层在基底上的正投影至少部分交叠。在示例性实施方式中，第二控制线CT2和第十栅电极Gate10可以为相互连接的一体结构。
在示例性实施方式中，第三顶栅电极Gate3-T可以作为第三晶体管T3的顶栅电极，第三顶栅电极Gate3-T在基底上的正投影与第三有源层在基底上的正投影至少部分交叠，第三顶栅电极Gate3-T在基底上的正投影与第三底栅电极Gate3-B在基底上的正投影至少部分交叠。
在示例性实施方式中，第五栅电极Gate5可以作为第五晶体管T5的栅电极，第五栅电极Gate5在基底上的正投影与第五有源层在基底上的正投影至少部分交叠。第五栅电极Gate5可以位于发光信号线EM和第三顶栅电极Gate3-T之间，第五栅电极Gate5的形状可以为梳状。
在示例性实施方式中，第六栅电极Gate6可以作为第六晶体管T6的栅电极，第六栅电极Gate6在基底上的正投影与第六有源层在基底上的正投影至少部分交叠。第六栅电极Gate6可以位于发光信号线EM和第三顶栅电极Gate3-T之间，第六栅电极Gate6的形状可以为梳状。
在示例性实施方式中，第九栅电极Gate9可以作为第九晶体管T9的栅电极，第九栅电极Gate9在基底上的正投影与第九有源层在基底上的正投影至少部分交叠。第九栅电极Gate9可以位于第二扫描信号线S2与高压连接线VDD-C之间，第九栅电极Gate9的形状可以为矩形状。
在示例性实施方式中，第十一栅电极Gate11可以作为第十一晶体管T11的栅电极，第十一栅电极Gate11在基底上的正投影与第十一有源层在基底上的正投影至少部分交叠。第十一栅电极Gate11可以第二扫描信号线S2与高压连接线VDD-C之间，第十一栅电极Gate11的形状可以为条形状。
在示例性实施方式中，每个电路单元的多个连接电极至少包括第一连接电极CO1、第二连接电极CO2、第三连接电极CO3、第四连接电极CO4、第五连接电极CO、第六连接电极CO6、第七连接电极CO7和第八连接电极CO8。
在示例性实施方式中，第一连接电极CO1的形状可以为沿着第一方向X延伸的条形状，可以设置在第二扫描信号线S2和高压连接线VDD-C之间，第一连接电极CO1被配置为与后续形成的高频信号线Hf和第二十四连接电极连接。
在示例性实施方式中，第二连接电极CO2的形状可以为沿着第一方向X延伸的条形状，可以设置在第二扫描信号线S2和高压连接线VDD-C之间，第二连接电极CO2被配置为与后续形成的第二十二连接电极和第二十三连接电极连接。
在示例性实施方式中，第三连接电极CO3的形状可以为矩形状，可以设置在第二连接电极CO2靠近第二扫描信号线S2的一侧，第三连接电极CO3被配置为与后续形成的第二十五连接电极连接。
在示例性实施方式中，第四连接电极CO4的形状可以为沿着第二方向Y延伸的折线状，可以设置在第三顶栅电极Gate3-T靠近第六极板CF6的一侧，第四连接电极CO4的第一端与第三顶栅电极Gate3-T连接，第四连接电极CO4的第二端与第六极板CF6连接。在示例性实施方式中，第三顶栅电极Gate3-T、第六极板CF6和第四连接电极CO4可以为相互连接的一体结构。
在示例性实施方式中，第五连接电极CO5的形状可以为沿着第二方向Y延伸的条形状，可以设置在第五栅电极Gate5靠近发光信号线EM的一侧，第五连接电极CO5的第一端与第五栅电极Gate5连接，第五连接电极CO5的第二端与发光信号线EM连接，因而实现了发光信号线EM可以控制第五晶体管T5的导通或者断开。在示例性实施方式中，发光信号线EM、第五栅 电极Gate5和第五连接电极CO5可以为相互连接的一体结构。
在示例性实施方式中，第六连接电极CO6的形状可以为沿着第二方向Y延伸的条形状，可以设置在第六栅电极Gate6靠近发光信号线EM的一侧，第六连接电极CO6的第一端与第六栅电极Gate6连接，第六连接电极CO6的第二端靠近发光信号线EM，第六连接电极CO6被配置为与后续形成的第二十三连接电极连接。
在示例性实施方式中，第七连接电极CO7的形状可以为沿着第一方向X延伸的条形状，可以设置在第二扫描信号线S2和高压连接线VDD-C之间，第七连接电极CO7和第九栅电极Gate9可以为相互连接的一体结构。
在示例性实施方式中，第八连接电极CO8的形状可以为沿着第一方向X延伸的条形状，可以设置在第二扫描信号线S2和高压连接线VDD-C之间，第八连接电极CO8和第十一栅电极Gate11可以为相互连接的一体结构。
在示例性实施方式中，部分电路单元还可以包括第一阳极连接线11，第一阳极连接线11被配置为与后续形成的阳极连接块连接。
在示例性实施方式中，除了低压连接线VSS-C、高频连接线Hf-C和第一阳极连接线11，位于第二电路区220第二方向Y两侧的第二导电层图案可以相对于基准线基本上镜像对称。
如图19和图21所示，在示例性实施方式中，每个栅极驱动电路的第二导电层图案可以至少包括：第十三极板CF13、第十四极板CF14、上一级输出信号线G(n-1)、本级输出信号线G(n)、多个栅电极和多个栅极块。
在示例性实施方式中，第十三极板CF13和第十四极板CF14的形状可以为矩形状。第十三极板CF13在基底上的正投影与第十一极板CF11在基底上的正投影至少部分交叠，第十三极板CF13可以作为第三电容的另一个极板，第十一极板CF11和第十三极板CF13构成栅极驱动电路的第三电容。第十四极板CF14在基底上的正投影与第十二极板CF12在基底上的正投影至少部分交叠，第十四极板CF14可以作为第四电容的另一个极板，第十二极板CF12和第十四极板CF14构成栅极驱动电路的第四电容。
在示例性实施方式中，上一级输出信号线G(n-1)和本级输出信号线G (n)的形状可以为主体部分沿着第一方向X延伸的直线状或者折线状，上一级输出信号线G(n-1)被配置为至少与第n-1行中的第一扫描信号线连接，本级输出信号线G(n)被配置为至少与第n行中的第一扫描信号线连接。在第一方向X上，上一级输出信号线G(n-1)可以位于第十四极板CF14第一方向X的一侧，本级输出信号线G(n)可以位于第十三极板CF13第一方向X的反方向的一侧。在第二方向Y上，上一级输出信号线G(n-1)和本级输出信号线G(n)可以位于第十三极板CF13和第十四极板CF14第二方向Y的一侧。
在示例性实施方式中，栅极驱动电路的多个栅电极可以包括第二十一栅电极Gate21、第二十二栅电极Gate22、第二十三栅电极Gate23、第二十四栅电极Gate24、第二十五栅电极Gate25、第二十六栅电极Gate26、第二十七栅电极Gate27和第二十八栅电极Gate28。
在示例性实施方式中，第二十四栅电极Gate24可以设置在第十四极板CF14第一方向X的反方向的一侧，第二十四栅电极Gate24作为第二十四晶体管T24的栅电极，第二十四栅电极Gate24在基底上的正投影与第二十四有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十四栅电极Gate24可以包括多个子电极，每个子电极的形状可以为沿着第一方向X延伸的条形状，多个子电极可以沿着第二方向Y间隔设置，形成梳状结构，且与第十四极板CF14连接。
在示例性实施方式中，第二十四栅电极Gate24和第十四极板CF14可以为相互连接的一体结构。
在示例性实施方式中，第二十五栅电极Gate25可以设置在第十三极板CF13第二方向Y的一侧，第二十五栅电极Gate25作为第二十五晶体管T25的栅电极，第二十五栅电极Gate25在基底上的正投影与第二十五有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十五栅电极Gate25可以包括多个子电极，每个子电极的形状可以为沿着第一方向X延伸的条形状，多个子电极可以沿着第二方向Y间隔设置，形成梳状结构，且与第十三极板CF13连接。
在示例性实施方式中，第二十五栅电极Gate25和第十三极板CF13可以 为相互连接的一体结构。
在示例性实施方式中，第二十六栅电极Gate26可以设置在第十四极板CF14第二方向Y的一侧，且与第十四极板CF14连接。第二十六栅电极Gate26作为第二十六晶体管T26的栅电极，第二十六栅电极Gate26在基底上的正投影与第二十六有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十四栅电极Gate24、第二十六栅电极Gate26和第十四极板CF14可以为相互连接的一体结构。
在示例性实施方式中，第二十七栅电极Gate27可以设置在第二十六栅电极Gate26第二方向Y的一侧，第二十七栅电极Gate27作为第二十七晶体管T27的栅电极，第二十七栅电极Gate27在基底上的正投影与第二十七有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十二栅电极Gate22可以设置在第二十七栅电极Gate27第二方向Y的一侧，第二十二栅电极Gate22作为第二十二晶体管T22的栅电极，第二十二栅电极Gate22在基底上的正投影与第二十二有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十一栅电极Gate21和第二十三栅电极Gate23可以设置在第二十二栅电极Gate22第二方向Y的一侧，且两者为相互连接的一体结构。第二十一栅电极Gate21作为第二十一晶体管T21的栅电极，第二十一栅电极Gate21在基底上的正投影与第二十一有源层在基底上的正投影至少部分交叠。第二十三栅电极Gate23作为第二十三晶体管T23的栅电极，第二十三栅电极Gate23在基底上的正投影与第二十三有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，第二十八栅电极Gate28可以设置在第二十二栅电极Gate22第二方向Y的一侧，第二十八栅电极Gate28作为第二十八晶体管T28的栅电极，第二十八栅电极Gate28在基底上的正投影与第二十八有源层在基底上的正投影至少部分交叠。
在示例性实施方式中，栅极驱动电路的多个多个栅极块可以包括第一栅极块GK1、第二栅极块GK2、第三栅极块GK3和第四栅极块GK4。
在示例性实施方式中，第一栅极块GK1的形状可以为矩形状，可以设置在第二十一栅电极Gate21第一方向X的一侧，且第一栅极块GK1和第二十一栅电极Gate21为相互连接的一体结构，第一栅极块GK1被配置为与后续形成的第一时钟信号线连接。
在示例性实施方式中，第二栅极块GK2的形状可以为矩形状，可以设置在第二十七栅电极Gate27第一方向X的一侧，且第二栅极块GK2和第二十七栅电极Gate27为相互连接的一体结构，第二栅极块GK2被配置为与后续形成的第二时钟信号线连接。
在示例性实施方式中，第三栅极块GK3的形状可以为沿着第一方向X延伸的条形状，可以设置在第十四极板CF14第一方向X的一侧，第三栅极块GK3被配置为与后续形成的高电压线连接。
在示例性实施方式中，第四栅极块GK4的形状可以为矩形状，可以设置在第二十八栅电极Gate28第一方向X的一侧，且第四栅极块GK4和第二十八栅电极Gate28为相互连接的一体结构，第四栅极块GK4被配置为与后续形成的低电压线连接。
在示例性实施方式中，形成第二导电层图案后，可以利用第二导电层作为遮挡，对半导体层进行导体化处理，被第二导电层遮挡区域的半导体层形成第一晶体管T1至第十一晶体管T11的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第一晶体管T1至第十一晶体管T11、第二十一晶体管T2至第二十八晶体管T28的第一区和第二区均被导体化。
(4)形成第三绝缘层图案。在示例性实施方式中，形成第三绝缘层图案可以包括：在形成前述图案的基底上，沉积第三绝缘薄膜，采用图案化工艺对第三绝缘薄膜进行图案化，形成覆盖第二导电层的第三绝缘层，第三绝缘层上设置有多个过孔，如图22、图23和图24所示，图22为图7中A区域的结构，图23为为图22中一个电路单元的放大图，图24为图22中一个栅极驱动电路的放大图。
如图22和图23所示，在示例性实施方式中，每个电路单元的多个过孔至少包括第十一过孔V11至第五十四过孔V54。
在示例性实施方式中，第十一过孔V11在基底上的正投影位于第一有源 层的第一区在基底上的正投影的范围之内，第十一过孔V11内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第一区的表面，第十一过孔V11被配置为使后续形成的第十一连接电极通过该过孔与第一有源层的第一区连接。
在示例性实施方式中，第十二过孔V12在基底上的正投影位于第一有源层的第二区在基底上的正投影的范围之内，第十二过孔V12内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第一有源层的第二区的表面，第十二过孔V12被配置为使后续形成的第十四连接电极通过该过孔与第一有源层的第二区连接。
在示例性实施方式中，第十三过孔V13在基底上的正投影位于第二有源层的第一区在基底上的正投影的范围之内，第十三过孔V13内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第一区的表面，第十三过孔V13被配置为使后续形成的第十五连接电极通过该过孔与第二有源层的第一区连接。由于
在示例性实施方式中，第十四过孔V14在基底上的正投影位于第二有源层的第二区在基底上的正投影的范围之内，第十四过孔V14内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二有源层的第二区的表面，第十四过孔V14被配置为使后续形成的第十六连接电极通过该过孔与第二有源层的第二区连接。
在示例性实施方式中，第十五过孔V15在基底上的正投影位于第三有源层的第一区在基底上的正投影的范围之内，第十五过孔V15内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第一区的表面，第十五过孔V15被配置为使后续形成的第十七连接电极通过该过孔与第三有源层的第一区连接。
在示例性实施方式中，第十六过孔V16在基底上的正投影位于第三有源层的第二区在基底上的正投影的范围之内，第十六过孔V16内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第三有源层的第二区的表面，第十六过孔V16被配置为使后续形成的第十六连接电极通过该过孔与第三有源层的第二区连接。
在示例性实施方式中，第十七过孔V17在基底上的正投影位于第四有源层的第一区在基底上的正投影的范围之内，第十七过孔V17内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第一区的表面，第十七过孔V17被配置为使后续形成的数据信号线通过该过孔与第四有源层的第一区连接。
在示例性实施方式中，第十八过孔V18在基底上的正投影位于第四有源层的第二区在基底上的正投影的范围之内，第十八过孔V18内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第四有源层的第二区的表面，第十八过孔V18被配置为使后续形成的第十七连接电极通过该过孔与第四有源层的第二区连接。
在示例性实施方式中，第十九过孔V19在基底上的正投影位于第五有源层的第一区在基底上的正投影的范围之内，第十九过孔V19内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第一区的表面，第十九过孔V19被配置为使后续形成的第十八连接电极通过该过孔与第五有源层的第一区连接。
在示例性实施方式中，第二十过孔V20在基底上的正投影位于第五有源层的第二区在基底上的正投影的范围之内，第二十过孔V20内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第五有源层的第二区的表面，第二十过孔V20被配置为使后续形成的第十七连接电极通过该过孔与第五有源层的第二区连接。
在示例性实施方式中，第十九过孔V19和第二十过孔V20均为多个，多个第十九过孔V19和多个第二十过孔V20在第二方向Y上交替设置。
在示例性实施方式中，第二十一过孔V21在基底上的正投影位于第六有源层的第一区在基底上的正投影的范围之内，第二十一过孔V21内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第一区的表面，第二十一过孔V21被配置为使后续形成的第十六连接电极通过该过孔与第六有源层的第一区连接。
在示例性实施方式中，第二十二过孔V22在基底上的正投影位于第六有源层的第二区在基底上的正投影的范围之内，第二十二过孔V22内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第六有源层的第二区的表面，第二十二 过孔V22被配置为使后续形成的第二十六连接电极通过该过孔与第六有源层的第二区连接。
在示例性实施方式中，第二十一过孔V21和第二十二过孔V22均为多个，多个第二十一过孔V21和多个第二十二过孔V22在第二方向Y上交替设置。
在示例性实施方式中，第二十三过孔V23在基底上的正投影位于第七有源层的第一区在基底上的正投影的范围之内，第二十三过孔V23内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第七区的表面，第二十三过孔V23被配置为使后续形成的第十一连接电极通过该过孔与第七有源层的第一区连接。由于第一有源层的第一区与第七有源层的第一区相互连接，因而第十一过孔V11和第二十三过孔V23为共用的过孔。
在示例性实施方式中，第二十四过孔V24在基底上的正投影位于第七有源层的第二区在基底上的正投影的范围之内，第二十四过孔V24内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第七有源层的第二区的表面，第二十四过孔V24被配置为使后续形成的第二十六连接电极通过该过孔与第七有源层的第二区连接。
在示例性实施方式中，第二十五过孔V25在基底上的正投影位于第八有源层的第一区在基底上的正投影的范围之内，第二十五过孔V25内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第八有源层的第九区的表面，第二十五过孔V25被配置为使后续形成的数据信号线通过该过孔与第八有源层的第一区连接。
在示例性实施方式中，第二十六过孔V26在基底上的正投影位于第八有源层的第二区在基底上的正投影的范围之内，第二十六过孔V26内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第八有源层的第二区的表面，第二十六过孔V26被配置为使后续形成的第二十连接电极通过该过孔与第八有源层的第二区连接。
在示例性实施方式中，第二十七过孔V27在基底上的正投影位于第九有源层的第一区在基底上的正投影的范围之内，第二十七过孔V27内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第九有源层的第一区的表面，第二十七过孔V27被配置为使后续形成的第二十五连接电极通过该过孔与第九有源层 的第一区连接。
在示例性实施方式中，第二十八过孔V28在基底上的正投影位于第九有源层的第二区在基底上的正投影的范围之内，第二十八过孔V28内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第九有源层的第二区的表面，第二十八过孔V28被配置为使后续形成的第二十二连接电极通过该过孔与第九有源层的第二区连接。
在示例性实施方式中，第二十九过孔V29在基底上的正投影位于第十有源层的第一区在基底上的正投影的范围之内，第二十九过孔V29内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十有源层的第一区的表面，第二十九过孔V29被配置为使后续形成的数据信号线通过该过孔与第十有源层的第一区连接。
在示例性实施方式中，第三十过孔V30在基底上的正投影位于第十有源层的第二区在基底上的正投影的范围之内，第三十过孔V30内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十有源层的第二区的表面，第三十过孔V30被配置为使后续形成的第二十一连接电极通过该过孔与第十有源层的第二区连接。
在示例性实施方式中，第三十一过孔V31在基底上的正投影位于第十一有源层的第一区在基底上的正投影的范围之内，第三十一过孔V31内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十一有源层的第一区的表面，第三十一过孔V31被配置为使后续形成的第二十四连接电极通过该过孔与第十一有源层的第一区连接。
在示例性实施方式中，第三十二过孔V32在基底上的正投影位于第十一有源层的第二区在基底上的正投影的范围之内，第三十二过孔V32内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第十一有源层的第二区的表面，第三十二过孔V32被配置为使后续形成的第二十二连接电极通过该过孔与第十一有源层的第二区连接。
在示例性实施方式中，第三十三过孔V33在基底上的正投影位于第一极板CF1在基底上的正投影的范围之内，第三十三过孔V33内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第一极板CF1的表面，第三十三 过孔V33被配置为使后续形成的第七极板通过该过孔与第一极板CF1连接。
在示例性实施方式中，第三十四过孔V34在基底上的正投影位于第二极板CF2在基底上的正投影的范围之内，第三十四过孔V34内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第二极板CF2的表面，第三十四过孔V34被配置为使后续形成的第八极板通过该过孔与第二极板CF2连接。
在示例性实施方式中，第三十五过孔V35在基底上的正投影位于第三极板CF3在基底上的正投影的范围之内，第三十五过孔V35内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第三极板CF3的表面，第三十五过孔V35被配置为使后续形成的第九极板通过该过孔与第三极板CF3连接。
在示例性实施方式中，第三十六过孔V36在基底上的正投影位于第四极板CF4在基底上的正投影的范围之内，第三十六过孔V36内的第三绝缘层被刻蚀掉，暴露出第四极板CF4的表面，第三十六过孔V36被配置为使后续形成的第十九连接电极通过该过孔与第四极板CF4连接。
在示例性实施方式中，第三十七过孔V37在基底上的正投影位于第五极板CF5在基底上的正投影的范围之内，第三十七过孔V37内的第三绝缘层被刻蚀掉，暴露出第五极板CF5的表面，第三十七过孔V37被配置为使后续形成的第二十一连接电极通过该过孔与第五极板CF5连接。
在示例性实施方式中，第三十八过孔V38在基底上的正投影位于第六极板CF6在基底上的正投影的范围之内，第三十八过孔V38内的第三绝缘层被刻蚀掉，暴露出第六极板CF6的表面，第三十八过孔V38被配置为使后续形成的第十四连接电极通过该过孔与第六极板CF6连接。
在示例性实施方式中，第三十九过孔V39在基底上的正投影位于高压连接线VDD-C在基底上的正投影的范围之内，第三十九过孔V39内的第三绝缘层被刻蚀掉，暴露出高压连接线VDD-C的表面，第三十九过孔V39被配置为使后续形成的第十三连接电极通过该过孔与高压连接线VDD-C连接。
在示例性实施方式中，第四十过孔V40在基底上的正投影位于高频连接线Hf-C在基底上的正投影的范围之内，第四十过孔V40内的第三绝缘层被刻蚀掉，暴露出高频连接线Hf-C的表面，第四十过孔V40被配置为使后续形成的高频信号线通过该过孔与高频连接线Hf-C连接。
在示例性实施方式中，第四十一过孔V41在基底上的正投影位于发光信号线EM在基底上的正投影的范围之内，第四十一过孔V41内的第三绝缘层被刻蚀掉，暴露出发光信号线EM的表面，第四十一过孔V41被配置为使后续形成的第二十五连接电极通过该过孔与发光信号线EM连接。
在示例性实施方式中，第四十二过孔V42和第四十三过孔V43在基底上的正投影分别位于初始信号线Vint在基底上的正投影的范围之内，第四十二过孔V42和第四十三过孔V43内的第三绝缘层被刻蚀掉，分别暴露出初始信号线Vint的表面，第四十二过孔V42和第四十三过孔V43被配置为使后续形成的第十一连接电极和第十二连接电极分别通过上述过孔分别与初始信号线Vint连接。
在示例性实施方式中，第四十四过孔V44在基底上的正投影位于第一连接电极CO1的第一端在基底上的正投影的范围之内，第四十四过孔V44内的第三绝缘层被刻蚀掉，暴露出第一连接电极CO1的第一端的表面，第四十四过孔V44被配置为使后续形成的高频连接线通过该过孔与第一连接电极CO1连接。
在示例性实施方式中，第四十五过孔V45在基底上的正投影位于第一连接电极CO1的第二端在基底上的正投影的范围之内，第四十五过孔V45内的第三绝缘层被刻蚀掉，暴露出第一连接电极CO1的第二端的表面，第四十五过孔V45被配置为使后续形成的第二十四连接电极通过该过孔与第一连接电极CO1的第二端连接。
在示例性实施方式中，第四十六过孔V46在基底上的正投影位于第二连接电极CO2的第一端在基底上的正投影的范围之内，第四十六过孔V46内的第三绝缘层被刻蚀掉，暴露出第二连接电极CO2的第一端的表面，第四十六过孔V46被配置为使后续形成的第二十二连接电极通过该过孔与第二连接电极CO2的第一端连接。
在示例性实施方式中，第四十七过孔V47在基底上的正投影位于第二连接电极CO2的第二端在基底上的正投影的范围之内，第四十七过孔V47内的第三绝缘层被刻蚀掉，暴露出第二连接电极CO2的第二端的表面，第四十七过孔V47被配置为使后续形成的第二十三连接电极通过该过孔与第二连接 电极CO2的第二端连接。
在示例性实施方式中，第四十八过孔V48在基底上的正投影位于第三连接电极CO3在基底上的正投影的范围之内，第四十八过孔V48内的第三绝缘层被刻蚀掉，暴露出第三连接电极CO3的表面，第四十八过孔V48被配置为使后续形成的第二十五连接电极通过该过孔与第三连接电极CO3连接。
在示例性实施方式中，第四十九过孔V49在基底上的正投影位于第四连接电极CO4在基底上的正投影的范围之内，第四十九过孔V49内的第三绝缘层被刻蚀掉，暴露出第四连接电极CO4的表面，第四十九过孔V49被配置为使后续形成的第十五连接电极通过该过孔与第四连接电极CO4连接。
在示例性实施方式中，第五十过孔V50在基底上的正投影位于第三底栅电极Gate3-B在基底上的正投影的范围之内，第五十过孔V50内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第三底栅电极Gate3-B的表面，第五十过孔V50被配置为使后续形成的第十五连接电极通过该过孔与第三底栅电极Gate3-B连接。
在示例性实施方式中，第五十一过孔V51在基底上的正投影位于第六连接电极CO6在基底上的正投影的范围之内，第五十一过孔V51内的第三绝缘层被刻蚀掉，暴露出第六连接电极CO6的表面，第五十一过孔V51被配置为使后续形成的第二十三连接电极通过该过孔与第六连接电极CO6连接。
在示例性实施方式中，第五十二过孔V52在基底上的正投影位于第七连接电极CO7的第一端在基底上的正投影的范围之内，第五十二过孔V52内的第三绝缘层被刻蚀掉，暴露出第七连接电极CO7的第一端的表面，第五十二过孔V52被配置为使后续形成的第二十连接电极通过该过孔与第七连接电极CO7的第一端连接。
在示例性实施方式中，第五十三过孔V53在基底上的正投影位于第七连接电极CO7的第二端在基底上的正投影的范围之内，第五十三过孔V53内的第三绝缘层被刻蚀掉，暴露出第七连接电极CO7的第二端的表面，第五十三过孔V53被配置为使后续形成的第十九连接电极通过该过孔与第七连接电极CO7的第二端连接。
在示例性实施方式中，第五十四过孔V54在基底上的正投影位于第八连 接电极CO8在基底上的正投影的范围之内，第五十四过孔V54内的第三绝缘层被刻蚀掉，暴露出第八连接电极CO8的表面，第五十四过孔V54被配置为使后续形成的第二十一连接电极通过该过孔与第八连接电极CO8连接。
在示例性实施方式中，部分电路单元还可以包括第五十五过孔V55。第五十五过孔V55在基底上的正投影位于低压连接线VSS-C在基底上的正投影的范围之内，第五十五过孔V55内的第三绝缘层被刻蚀掉，暴露出低压连接线VSS-C的表面，第五十五过孔V55被配置为使后续形成的第二十七连接电极通过该过孔与低压连接线VSS-C连接。
在示例性实施方式中，部分电路单元还可以包括多个连接线过孔，连接线过孔可以设置在第一阳极连接线11的两端，连接线过孔11被配置为与后续形成的阳极连接块通过该过孔与第一阳极连接线11连接。
在示例性实施方式中，位于空白单元区域的第一扫描信号线S1、第二扫描信号线S2和发光信号线EM还设置有栅线过孔(未示出)，栅线过孔被配置为与后续形成的相应输出信号线连接。
如图22和图24所示，在示例性实施方式中，每个栅极驱动电路的多个过孔可以至少包括：第六十一过孔V61至第九十过孔V90。
在示例性实施方式中，第六十一过孔V61在基底上的正投影位于第二十一有源层的第一区在基底上的正投影的范围之内，第六十一过孔V61内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十一有源层的第一区的表面，第六十一过孔V61被配置为使后续形成的第三十一连接电极通过该过孔与第二十一有源层的第一区连接。
在示例性实施方式中，第六十二过孔V62在基底上的正投影位于第二十一有源层的第二区在基底上的正投影的范围之内，第六十二过孔V62内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十一有源层的第二区的表面，第六十二过孔V62被配置为使后续形成的第三十二连接电极通过该过孔与第二十一有源层的第二区连接。
在示例性实施方式中，第六十三过孔V63在基底上的正投影位于第二十二有源层的第一区在基底上的正投影的范围之内，第六十三过孔V63内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十二有源层的第一区的表面， 第六十三过孔V63被配置为使后续形成的第三十三连接电极通过该过孔与第二十二有源层的第一区连接。
在示例性实施方式中，第六十四过孔V64在基底上的正投影位于第二十二有源层的第二区在基底上的正投影的范围之内，第六十四过孔V64内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十二有源层的第二区的表面，第六十四过孔V64被配置为使后续形成的第三十四连接电极通过该过孔与第二十二有源层的第二区连接。
在示例性实施方式中，第六十五过孔V65在基底上的正投影位于第二十三有源层的第一区在基底上的正投影的范围之内，第六十五过孔V65内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十三有源层的第一区的表面，第六十五过孔V65被配置为使后续形成的低电压线通过该过孔与第二十三有源层的第一区连接。
在示例性实施方式中，第六十六过孔V66在基底上的正投影位于第二十三有源层的第二区在基底上的正投影的范围之内，第六十六过孔V66内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十三有源层的第二区的表面，第六十六过孔V66被配置为使后续形成的第三十四连接电极通过该过孔与第二十三有源层的第二区连接。
在示例性实施方式中，第六十七过孔V67在基底上的正投影位于第二十四有源层的第一区在基底上的正投影的范围之内，第六十七过孔V67内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十四有源层的第一区的表面，第六十七过孔V67被配置为使后续形成的第三十七连接电极通过该过孔与第二十四有源层的第一区连接。
在示例性实施方式中，第六十八过孔V68在基底上的正投影位于第二十四有源层的第二区在基底上的正投影的范围之内，第六十八过孔V68内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十四有源层的第二区的表面，第六十八过孔V68被配置为使后续形成的第三十八连接电极通过该过孔与第二十四有源层的第二区连接。
在示例性实施方式中，第六十九过孔V69在基底上的正投影位于第二十五有源层的第一区在基底上的正投影的范围之内，第六十九过孔V69内的第 三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十五有源层的第一区的表面，第六十九过孔V69被配置为使后续形成的第三十九连接电极通过该过孔与第二十五有源层的第一区连接。
在示例性实施方式中，第七十过孔V70在基底上的正投影位于第二十五有源层的第二区在基底上的正投影的范围之内，第七十过孔V70内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十五有源层的第二区的表面，第七十过孔V70被配置为使后续形成的第三十八连接电极通过该过孔与第二十五有源层的第二区连接。
在示例性实施方式中，第七十一过孔V71在基底上的正投影位于第二十六有源层的第一区在基底上的正投影的范围之内，第七十一过孔V71内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十六有源层的第一区的表面，第七十一过孔V71被配置为使后续形成的第三十五连接电极通过该过孔与第二十六有源层的第一区连接。
在示例性实施方式中，第七十二过孔V72在基底上的正投影位于第二十六有源层的第二区在基底上的正投影的范围之内，第七十二过孔V72内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十六有源层的第二区的表面，第七十二过孔V72被配置为使后续形成的第三十六连接电极通过该过孔与第二十六有源层的第二区连接。
在示例性实施方式中，第七十三过孔V73在基底上的正投影位于第二十七有源层的第一区在基底上的正投影的范围之内，第七十三过孔V73内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十七有源层的第一区的表面，第七十三过孔V73被配置为使后续形成的第三十六连接电极通过该过孔与第二十七有源层的第一区连接。由于第二十六有源层的第二区与第二十七有源层的第一区相互连接，因而第七十二过孔V72和第七十三过孔V73共用。
在示例性实施方式中，第七十四过孔V74在基底上的正投影位于第二十七有源层的第二区在基底上的正投影的范围之内，第七十四过孔V74内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十七有源层的第二区的表面，第七十四过孔V74被配置为使后续形成的第三十二连接电极通过该过孔与第二十七有源层的第二区连接。
在示例性实施方式中，第七十五过孔V75在基底上的正投影位于第二十八有源层的第一区在基底上的正投影的范围之内，第七十五过孔V75内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十八有源层的第一区的表面，第七十五过孔V75被配置为使后续形成的第四十连接电极CO40通过该过孔与第二十八有源层的第一区连接。
在示例性实施方式中，第七十六过孔V76在基底上的正投影位于第二十八有源层的第二区在基底上的正投影的范围之内，第七十六过孔V76内的第三绝缘层和第二绝缘层被刻蚀掉，暴露出第二十八有源层的第二区的表面，第七十六过孔V76被配置为使后续形成的第四十一连接电极通过该过孔与第二十八有源层的第二区连接。
在示例性实施方式中，第七十七过孔V77在基底上的正投影位于第二十二栅电极Gate22在基底上的正投影的范围之内，第七十七过孔V77内的第三绝缘层被刻蚀掉，暴露出第二十二栅电极Gate22的表面，第七十七过孔V77被配置为使后续形成的第四十连接电极通过该过孔与第二十二栅电极Gate22连接。
在示例性实施方式中，第七十八过孔V78在基底上的正投影位于第二十三栅电极Gate23在基底上的正投影的范围之内，第七十八过孔V78内的第三绝缘层被刻蚀掉，暴露出第二十三栅电极Gate23的表面，第七十八过孔V78被配置为使后续形成的第三十三连接电极通过该过孔与第二十三栅电极Gate23连接。
在示例性实施方式中，第七十九过孔V79在基底上的正投影位于第二十五栅电极Gate25在基底上的正投影的范围之内，第七十九过孔V79内的第三绝缘层被刻蚀掉，暴露出第二十五栅电极Gate25的表面，第七十九过孔V79被配置为使后续形成的第四十一连接电极通过该过孔与第二十五栅电极Gate25连接。
在示例性实施方式中，第八十过孔V80在基底上的正投影位于第二十六栅电极Gate26在基底上的正投影的范围之内，第八十过孔V80内的第三绝缘层被刻蚀掉，暴露出第二十六栅电极Gate26的表面，第八十过孔V80被配置为使后续形成的第三十四连接电极通过该过孔与第二十六栅电极 Gate26连接。
在示例性实施方式中，第八十一过孔V81在基底上的正投影位于第二十七栅电极Gate27在基底上的正投影的范围之内，第八十一过孔V81内的第三绝缘层被刻蚀掉，暴露出第二十七栅电极Gate27的表面，第八十一过孔V81被配置为使后续形成的第三十九连接电极通过该过孔与第二十七栅电极Gate27连接。
在示例性实施方式中，第八十二过孔V82在基底上的正投影位于第十一极板CF11在基底上的正投影的范围之内，第八十二过孔V82内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第十一极板CF11的表面，第八十二过孔V82被配置为使后续形成的第三十八连接电极通过该过孔与第十一极板CF11连接。
在示例性实施方式中，第八十三过孔V83在基底上的正投影位于第十二极板CF12在基底上的正投影的范围之内，第八十三过孔V83内的第三绝缘层、第二绝缘层和第一绝缘层被刻蚀掉，暴露出第十二极板CF12的表面。在示例性实施方式中，第八十三过孔V83可以设置在两个位置，两个位置的第八十三过孔V83被配置为分别使后续形成的第三十五连接电极和第三十七连接电极CO37通过该过孔与第十二极板CF12连接。
在示例性实施方式中，第八十四过孔V84在基底上的正投影位于第三栅极块GK3的第一端在基底上的正投影的范围之内，第八十四过孔V84内的第三绝缘层被刻蚀掉，暴露出第三栅极块GK3的第一端的表面，第八十四过孔V84被配置为使后续形成的第三十五连接电极通过该过孔与第三栅极块GK3的第一端连接。
在示例性实施方式中，第八十五过孔V85在基底上的正投影位于第一栅极块GK1在基底上的正投影的范围之内，第八十五过孔V85内的第三绝缘层被刻蚀掉，暴露出第一栅极块GK1的表面，第八十五过孔V85被配置为使后续形成的第一时钟信号线通过该过孔与第一栅极块GK1连接。
在示例性实施方式中，第八十六过孔V86在基底上的正投影位于第二栅极块GK2在基底上的正投影的范围之内，第八十六过孔V86内的第三绝缘层被刻蚀掉，暴露出第二栅极块GK2的表面，第八十六过孔V86被配置为 使后续形成的第二时钟信号线通过该过孔与第二栅极块GK2连接。
在示例性实施方式中，第八十七过孔V87在基底上的正投影位于第三栅极块GK3的第二端在基底上的正投影的范围之内，第八十七过孔V87内的第三绝缘层被刻蚀掉，暴露出第三栅极块GK3的第二端的表面，第八十七过孔V87被配置为使后续形成的高电压线通过该过孔与第三栅极块GK3的第二端连接。
在示例性实施方式中，第八十八过孔V88在基底上的正投影位于第四栅极块GK4在基底上的正投影的范围之内，第八十八过孔V88内的第三绝缘层被刻蚀掉，暴露出第四栅极块GK4的表面，第八十八过孔V88被配置为使后续形成的低电压线通过该过孔与第四栅极块GK4连接。
在示例性实施方式中，第八十九过孔V89在基底上的正投影位于上一级输出信号线G(n-1)在基底上的正投影的范围之内，第八十九过孔V89内的第三绝缘层被刻蚀掉，暴露出上一级输出信号线G(n-1)的表面，第八十九过孔V89被配置为使后续形成的第三十一连接电极通过该过孔与上一级输出信号线G(n-1)连接。
在示例性实施方式中，第九十过孔V90在基底上的正投影位于本级输出信号线G(n)在基底上的正投影的范围之内，第九十过孔V90内的第三绝缘层被刻蚀掉，暴露出本级输出信号线G(n)的表面，第九十过孔V90被配置为使后续形成的第三十八连接电极通过该过孔与本级输出信号线G(n)连接。
(5)形成第三导电层图案。在示例性实施方式中，形成第三导电层图案可以包括：在形成前述图案的基底上，沉积第三导电薄膜，采用图案化工艺对第三导电薄膜进行图案化，形成设置在第三绝缘层上的第三导电层图案，如图25、图26、图27和图28所示，图25为图7中A区域的结构，图26为图25中一个电路单元的放大图，图27为图25中一个栅极驱动电路的放大图，图28为图7中B区域的结构。在示例性实施方式中，第三导电层可以称为第一源漏金属(SD1)层。
如图25和图26所示，在示例性实施方式中，每个电路单元的第三导电层图案至少包括：数据信号线DataI、高频信号线Hf、第七极板CF7、第八 极板CF8、第九极板CF9、阳极连接块13和多个连接电极。
在示例性实施方式中，数据信号线DataI的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于电路单元第一方向X的反方向的一侧，数据信号线DataI一方面通过第十七过孔V17与第四有源层的第一区连接，另一方面通过第二十五过孔V25与第八有源层的第一区连接，又一方面，通过第二十九过孔V29与第十有源层的第一区连接，因而实现了数据信号线DataI将数据信号分别写入第四晶体管T4的第一极、第八晶体管T8的第一极和第十晶体管T10的第一极。
在示例性实施方式中，数据信号线DataI可以复用为时长信号线DataT。利用数据信号线DataI分别向第八晶体管T8的第一极和第十晶体管T10的第一极提供时长信号。
在示例性实施方式中，高频信号线Hf的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于数据信号线DataI第一方向X的反方向的一侧，一方面，高频信号线Hf通过第四十四过孔V44与第一连接电极CO1的第一端连接，另一方面，高频信号线Hf通过第四十过孔V40与高频连接线Hf-C连接，实现了沿着第一方向X延伸的高频连接线Hf-C与沿着第二方向Y延伸的高频信号线Hf之间的连接，形成传输高频信号的网状连通结构。
在示例性实施方式中，第七极板CF7的形状可以为矩形状，第七极板CF7在基底上的正投影与第四极板CF4在基底上的正投影至少部分交叠，第七极板CF7通过第三十三过孔V33与第一极板CF1连接。第七极板CF7可以作为第一电容的又一个极板，第四极板CF4和第七极板CF7构成像素驱动电路的另一个第一电容。由于第七极板CF7通过过孔与第一极板CF1连接，因而第一极板CF1和第七极板CF7具有相同的初始信号电位，使得第一极板CF1、第四极板CF4和第三极板97构成并联结构的第一电容，第一极板CF1和第四极板CF4构成像素驱动电路的一个第一电容，第四极板CF4和第七极板CF7构成像素驱动电路的另一个第一电容，两个第一电容并联。
在示例性实施方式中，第八极板CF8的形状可以为矩形状，第八极板CF8在基底上的正投影与第五极板CF5在基底上的正投影至少部分交叠，第八极板CF8通过第三十四过孔V34与第二极板CF2连接。第八极板CF8可 以作为第二电容的又一个极板，第五极板CF5和第八极板CF8构成像素驱动电路的另一个第二电容。由于第八极板CF8通过过孔与第二极板CF2连接，因而第二极板CF2和第八极板CF8具有相同的初始信号电位，使得第二极板CF2、第五极板CF5和第八极板CF8构成并联结构的第二电容，第二极板CF2和第五极板CF5构成像素驱动电路的一个第二电容，第五极板CF5和第八极板CF8构成像素驱动电路的另一个第二电容，两个第二电容并联。
在示例性实施方式中，第九极板CF9的形状可以为矩形状，第九极板CF9在基底上的正投影与第六极板CF6在基底上的正投影至少部分交叠，第九极板CF9通过第三十五过孔V35与第三极板CF3连接。第九极板CF9可以作为存储电容的又一个极板，第六极板CF6和第九极板CF9构成像素驱动电路的另一个存储电容。由于第九极板CF9通过过孔与第三极板CF3连接，因而第三极板CF3和第九极板CF9具有相同的第一电源电位，使得第三极板CF3、第六极板CF6和第九极板CF9构成并联结构的存储电容，第三极板CF3和第六极板CF6构成像素驱动电路的一个存储电容，第六极板CF6和第九极板CF9构成像素驱动电路的另一个存储电容，两个存储电容并联。
在示例性实施方式中，每个电路单元中的多个连接电极可以至少包括第十一连接电极CO11至第二十六连接电极CO26。
在示例性实施方式中，第十一连接电极CO11的形状可以为沿着第二方向Y延伸的条形状，第十一连接电极CO11的第一端通过第十一过孔V11与第一有源层的第一区(也是第七有源层的第一区)连接，第十一连接电极CO11的第二端通过第四十二过孔V42与初始信号线Vint连接，因而实现了初始信号线Vint将初始信号分别写入第一晶体管T1的第一极和第七晶体管T7的第一极。
在示例性实施方式中，第十一连接电极CO11还与第七极板CF7连接，由于第一极板CF1和第七极板CF7通过过孔连接，因而实现了初始信号线Vint将初始信号写入第一电容的第一极板CF1和第七极板CF7。
在示例性实施方式中，第十一连接电极CO11和第七极板CF7可以为相互连接的一体结构。
在示例性实施方式中，第十二连接电极CO12的形状可以为沿着第二方 向Y延伸的条形状，第十二连接电极CO12的第一端通过第四十三过孔V43与初始信号线Vint连接，第十二连接电极CO12的第二端与第八极板CF8连接。由于第二极板CF2和第八极板CF8通过过孔连接，因而实现了初始信号线Vint将初始信号写入第二电容的第二极板CF2和第八极板CF8。
在示例性实施方式中，第十二连接电极CO12和第八极板CF8可以为相互连接的一体结构。
在示例性实施方式中，第十三连接电极CO13的形状可以为沿着第二方向Y延伸的条形状，第十三连接电极CO13的第一端通过第三十九过孔V39与高压连接线VDD-C连接，第十三连接电极CO13的第二端与第九极板CF9连接。由于第三极板CF3和第九极板CF9通过过孔连接，高压连接线VDD-C被配置为与高压电源线连接，因而实现了高压电源线将高压信号写入存储电容的第三极板CF3和第九极板CF9。
在示例性实施方式中，第十三连接电极CO13和第九极板CF9可以为相互连接的一体结构。
在示例性实施方式中，第十四连接电极CO14的形状可以为沿着第二方向Y延伸的折线状，第十四连接电极CO14的第一端通过第十二过孔V12与第一有源层的第二区连接，第十四连接电极CO14的第二端通过第三十八过孔V38与第六极板CF6连接，第十四连接电极CO14使得第一晶体管T1的第二极和第六极板CF6具有相同的电位。
在示例性实施方式中，第十五连接电极CO15的形状可以为折线状，第十五连接电极CO15的第一端通过第十三过孔V13与第二有源层的第一区连接，第十五连接电极CO15的第二端通过第四十九过孔V49与第四连接电极CO4连接，第十五连接电极CO15的第一端和第二端之间的部分，通过第五十过孔V50与第三底栅电极Gate3-B连接。在示例性实施方式中，由于第四连接电极CO4分别与第三顶栅电极Gate3-T和第六极板CF6连接，因而第十五连接电极CO15不仅使得第三顶栅电极Gate3-T与第三底栅电极Gate3-B相互连接，而且使得第二晶体管T2的第一极、第三晶体管T3的栅电极和第六极板CF6具有相同的电位。
在示例性实施方式中，一方面，第六极板CF6与第二晶体管T2的第一 极和第三晶体管T3的栅电极连接，另一方面，第六极板CF6与第一晶体管T1的第二极连接，因而第十四连接电极CO14和第十五连接电极CO15使得第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的栅电极和第六极板CF6具有相同的电位(即像素驱动电路的第三节点N3)。
在示例性实施方式中，第十六连接电极CO16的形状为折线状，第十六连接电极CO16的第一端通过第十四过孔V14与第二有源层的第二区连接，第十六连接电极CO16的第二端通过第十六过孔V16与第三有源层的第二区连接，第十六连接电极CO16的第一端和第二端之间的部分，通过第二十一过孔V21与第六有源层的第一区连接，第十六连接电极CO16使得第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极具有相同的电位(即像素驱动电路的第四节点N4)。
在示例性实施方式中，第十七连接电极CO17的形状可以为折线状，第十七连接电极CO17的第一端通过第十五过孔V15与第三有源层的第一区连接，第十七连接电极CO17的第二端通过第二十过孔V20与第五有源层的第二区连接，第十七连接电极CO17的第一端和第二端之间的部分，通过第十八过孔V18与第四有源层的第二区连接，第十七连接电极CO17使得第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极具有相同的电位(即像素驱动电路的第五节点N5)。
在示例性实施方式中，第十八连接电极CO18的形状可以为折线状，第十八连接电极CO18的第一端通过第十九过孔V19与第五有源层的第一区连接，第十八连接电极CO18的第二端与第九极板CF9连接，第十八连接电极CO18使得第五晶体管T5的第一极和第九极板CF9具有相同的电位。由于第九极板CF9与第十三连接电极CO13连接，第十三连接电极CO13与高压连接线VDD-C连接，高压连接线VDD-C被配置为与高压电源线连接，因而实现了高压电源线将高压信号写入写入每个电路单元的第五晶体管T5的第一极。
在示例性实施方式中，第十八连接电极CO18和第九极板CF9可以为相互连接的一体结构。
在示例性实施方式中，第十九连接电极CO19的形状可以为沿着第二方 向Y延伸的条形状，第十九连接电极CO19的第一端通过第五十三过孔V53与第七连接电极CO7的第二端，第十九连接电极CO19的第二端通过第三十六过孔V36与第四极板CF4连接，第十九连接电极CO19使得第九晶体管T9的栅电极和第四极板CF4具有相同的电位。
在示例性实施方式中，第二十连接电极CO20的形状可以为沿着第一方向X延伸的条形状，第二十连接电极CO20的第一端通过第二十六过孔V26与第八有源层的第二区连接，第二十连接电极CO20的第二端通过第五十二过孔V52与第七连接电极CO7的第一端连接。由于第七连接电极CO7和第九栅电极Gate9连接，因而第十九连接电极CO19和第二十连接电极CO12使得第八晶体管T8的第二极、第九晶体管T9的栅电极和第四极板CF4具有相同的电位(即像素驱动电路的第六节点N6)。
在示例性实施方式中，第二十一连接电极CO21的形状可以为沿着第二方向Y延伸的条形状，第二十一连接电极CO21的第一端通过第五十四过孔V54与第八连接电极CO8连接，第二十一连接电极CO21的第二端通过第三十七过孔V37与第五极板CF5连接，第二十一连接电极CO21的第一端和第二端之间的部分通过第三十过孔V30与第十有源层的第二区连接。由于第八连接电极CO8与第十一栅电极Gate11连接，因而第二十一连接电极CO21使得第十晶体管T10的第二极、第十一晶体管T11的栅电极和第五极板CF5具有相同的电位(即像素驱动电路的第七节点N7)。
在示例性实施方式中，第二十二连接电极CO22的形状可以为沿着第一方向X延伸的折线状，第二十二连接电极CO22的第一端通过第三十二过孔V32与第十一有源层的第二区连接，第二十二连接电极CO22的第二端通过第四十六过孔V46与第二连接电极CO2的第一端连接，第二十二连接电极CO22的第一端和第二端之间的部分通过第二十八过孔V28与第九有源层的第二区连接，第二十二连接电极CO22使得第九晶体管T9的第二极和第十一晶体管T11的第二极相互连接。
在示例性实施方式中，第二十三连接电极CO23的形状可以为沿着第二方向Y延伸的条形状，第二十三连接电极CO23的第一端通过第四十七过孔V47与第二连接电极CO2的第二端连接，第二十三连接电极CO23的第二端 通过第五十一过孔V51与第六连接电极CO6连接。由于第二十二连接电极CO22和第二十三连接电极CO23通过第二连接电极CO2连接，第六连接电极CO6与第六栅电极Gate6连接，因而第二十二连接电极CO22和第二十三连接电极CO23使得第六栅电极Gate6、第九晶体管T9的第二极和第十一晶体管T11的第二极具有相同的电位(即像素驱动电路的第一节点N1)。
在示例性实施方式中，第二十四连接电极CO24的形状可以为“L”形状，第二十四连接电极CO24的第一端通过第三十一过孔V31与第十一有源层的第一区连接，第二十四连接电极CO24的第二端通过第四十五过孔V45与第一连接电极CO1的第二端连接。由于第一连接电极CO1的第一端通过过孔与高频信号线Hf连接，高频信号线Hf，因而实现了将高频信号写入第十一晶体管T11的第一极。
在示例性实施方式中，第二十五连接电极CO25的形状可以为“L”形状，第二十五连接电极CO25的第一端通过第二十七过孔V27与第九有源层的第一区连接，第二十五连接电极CO25的第二端通过第四十一过孔V41与发光信号线EM连接，第二十五连接电极CO25的第一端和第二端之间的部分通过第四十八过孔V48与第三连接电极CO3连接，因而实现了发光信号线EM将发光信号写入第九晶体管T9的第一极。
在示例性实施方式中，第二十六连接电极CO26的形状可以为沿着第二方向Y延伸的条形状，第二十六连接电极CO26的第一端通过第二十二过孔V22与第六有源层的第二区连接，第二十六连接电极CO26的第二端通过第二十四过孔V24与第七有源层的第二区连接，因而第二十六连接电极CO26使得第六晶体管T6的第二极和第七晶体管T7的第二极具有相同的电位(即像素驱动电路的第二节点N2)。
在示例性实施方式中，第三导电层还可以包括第二十七连接电极CO27。第二十七连接电极CO27的形状可以为沿着第二方向Y延伸的条形状，第二十七连接电极CO27可以设置在部分电路单元中，第二十七连接电极CO27通过第五十五过孔V55与低压连接线VSS-C连接，第二十七连接电极CO27被配置为与后续形成的低压电源线连接。
在示例性实施方式中，部分电路单元还可以包括第二阳极连接线12和阳 极连接块13
在示例性实施方式中，第二阳极连接线12的第一端被配置为通过连接线过孔与第一阳极连接线11连接，第二阳极连接线12的第二端被配置为与阳极连接块13直接连接。部分电路单元的阳极连接块13与第二十六连接电极CO26直接连接，部分电路单元的阳极连接块13通过第一阳极连接线11和第二阳极连接线12与阳极连接块13连接，以实现了每个电路单元中的阳极连接块13与第二十六连接电极CO26之间的连接，本公开在此不做限定。
如图25和图27所示，在示例性实施方式中，每个栅极驱动电路的第三导电层图案至少包括：第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH、低电压线VG和多个连接电极。
在示例性实施方式中，第一时钟信号线CLK的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于第十四极板CF14远离第十三极板CF13的一侧，第一时钟信号线CLK通过第八十五过孔V85与第一栅极块GK1连接。由于第一栅极块GK1与第二十一栅电极Gate21连接，第二十一栅电极Gate21和第二十三栅电极Gate23连接，因而实现了第一时钟信号线CLK可以控制第二十一晶体管T21和第二十三晶体管T23的导通和断开。
在示例性实施方式中，第二时钟信号线CLKB的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于第一时钟信号线CLK远离第十四极板CF14的一侧，第二时钟信号线CLKB通过第八十六过孔V86与第二栅极块GK2连接。由于第二栅极块GK2与第二十七栅电极Gate27连接，因而实现了第二时钟信号线CLKB可以控制第二十七晶体管T27的导通和断开。
在示例性实施方式中，高电压线VGH的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于第二时钟信号线CLKB远离第十四极板CF14的一侧，高电压线VGH通过第八十七过孔V87与第三栅极块GK3的第二端连接。
在示例性实施方式中，低电压线VGL的形状可以为主体部分沿着第二方向Y延伸的线形状，可以位于第十三极板CF13和第十四极板CF14之间，低电压线VGL一方面通过第八十八过孔V88与第四栅极块GK4连接，另一方面通过第九十过孔V90与第二十三有源层的第一区连接。由于第四栅极块 GK4与第二十八栅电极Gate28连接，因而实现了低电压线VGL可以控制第二十八晶体管T28的导通和断开，且将低电压信号写入第二十三晶体管T23的第一极。
在示例性实施方式中，栅极驱动电路在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，由于第一时钟信号线CLK和第二时钟信号线CLKB设置在空白列所在区域，数据信号线DataI可以设置在重复单元列所在区域，使得数据信号线DataI与第一时钟信号线CLK和第二时钟信号线CLKB之间没有交叠，第一时钟信号线CLK在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠，第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一时钟信号线CLK与数据信号线DataI可以基本上平行，第二时钟信号线CLKB与数据信号线DataI可以基本上平行，或者，第一时钟信号线CLK在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行，第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影可以基本上平行。
在示例性实施方式中，沿着第一方向X，第一时钟信号线CLK和第二时钟信号线CLKB可以设置在高电压线VGH和低电压线VGL之间，使得数据信号线DataI位于高电压线VGH远离第一时钟信号线CLK的一侧，数据信号线DataI位于低电压线VGL远离第二时钟信号线CLKB的一侧，传输恒压信号的高电压线VGH和低电压线VGL可以起到屏蔽作用，有效降低时钟信号线和数据信号线之间的耦合电容。
在示例性实施方式中，高电压线VGH靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近高电压线VGH一侧的边缘具有第一距离L，低电压线VGL靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近低电压线VGL一侧的边缘之间具有第二距离L2，第二距离L2可以大于第一距离L1。
在示例性实施方式中，第一距离L1可以大于或等于25μm，第二距离 L2可以大于或等于25μm。例如，第一距离L1可以约为28.5μm。
在示例性实施方式中，第一时钟信号线CLK靠近低电压线VGL一侧的边缘与低电压线VGL靠近第一时钟信号线CLK一侧的边缘之间具有第三距离L3，第二时钟信号线CLKB靠近高电压线VGH一侧的边缘与高电压线VGH靠近第二时钟信号线CLKB一侧的边缘之间具有第四距离L4，第三距离L3可以大于第四距离L4。
在示例性实施方式中，栅极驱动电路靠近数据信号线DataI一侧的边缘与数据信号线DataI靠近栅极驱动电路一侧的边缘之间的第五距离L5可以大于或等于50μm，例如，第五距离L5可以约为55.5μm。第五距离L5可以是第一方向X的尺寸。
在示例性实施方式中，每个栅极驱动电路的多个连接电极可以至少包括第三十一连接电极CO31至第四十一连接电极CO41。
在示例性实施方式中，第三十一连接电极CO31的形状可以为条形状，第三十一连接电极CO31的第一端通过第六十一过孔V61与第二十一有源层的第一区连接，第三十一连接电极CO31的第二端通过第八十九过孔V89与上一级输出信号线G(n-1)连接，使得上一级输出信号线G(n-1)传输的上一级输出信号可以写入第二十一晶体管T21的第一极。
在示例性实施方式中，第三十二连接电极CO32的形状可以为条形状，第三十二连接电极CO32的第一端通过第六十二过孔V62与第二十一有源层的第二区连接，第三十二连接电极CO32的第二端通过第七十四过孔V74与第二十七有源层的第二区连接，使得第二十一晶体管T21的第二极和第二十七晶体管T27的第二极相互连接(栅极驱动电路的第十一节点N11)。
在示例性实施方式中，第三十三连接电极CO33的形状可以为条形状，第三十三连接电极CO33的第一端通过第六十三过孔V63与第二十二有源层的第一区连接，第三十三连接电极CO33的第二端通过第七十八过孔V78与第二十三栅电极Gate23连接。由于第二十三栅电极Gate23与第一时钟信号线CLK连接，因而实现了第一时钟信号线CLK将第一时钟信号写入第二十二晶体管T22的第一极。
在示例性实施方式中，第三十四连接电极CO34的形状可以为折线状， 第三十四连接电极CO34的第一端通过第八十过孔V80与第二十六栅电极Gate26连接，第三十四连接电极CO34的第二端通过第六十六过孔V66与第二十三有源层的第二区连接，第三十四连接电极CO34的第一端和第二端之间的部分通过第六十四过孔V64与第二十二有源层的第二区连接。由于第二十六栅电极Gate26与第十四极板CF14连接，第十四极板CF14与第二十四栅电极Gate24连接，因而第三十四连接电极CO34使得第二十二晶体管T22的第二极、第二十三晶体管T23的第二极、第二十四晶体管T24的栅电极、第二十六晶体管T26的栅电极和第十四极板CF14具有相同的电位(栅极驱动电路的第十一节点N12)。
在示例性实施方式中，第三十五连接电极CO35的形状可以为条形状，第三十五连接电极CO35的第一端通过第七十一过孔V71与第二十六有源层的第一区连接，第三十五连接电极CO35的第二端一方面通过第八十三过孔V83与第十二极板CF12连接，另一方面通过第八十四过孔V84与第三栅极块GK3的第一端连接。由于第三栅极块GK3与高电压线VGH连接，因而实现了高电压线VGH将高电压信号写入第二十六晶体管T26的第一极，且第十二极板CF12与高电压线VGH具有相同的电位。
在示例性实施方式中，第三十六连接电极CO36的形状可以为矩形状，第三十六连接电极CO36通过第七十二过孔V72(也是第七十三过孔V73)与第二十六有源层的第二区(也是第二十七有源层的第一区)连接，实现了第二十六晶体管T26的第二极和第二十七晶体管T27的第一极的连接(栅极驱动电路的第十三节点N13)。
在示例性实施方式中，第三十七连接电极CO37的形状可以为梳形状，一方面，第三十七连接电极CO37通过第六十七过孔V67与第二十四有源层的第一区连接，另一方面，第三十七连接电极CO37通过第八十三过孔V83与第十二极板CF12连接。由于第十二极板CF12与高电压线VGH连接，因而实现了高电压线VGH将高电压信号写入第二十四晶体管T24的第一极。
在示例性实施方式中，第三十八连接电极CO38的形状可以为梳形状，一方面，第三十八连接电极CO38通过第六十八过孔V68与第二十四有源层的第二区连接，另一方面，第三十八连接电极CO38通过第七十过孔V70与 第二十五有源层的第二区连接，又一方面，第三十八连接电极CO38通过第九十过孔V90与本级输出信号线G(n)连接，又一方面，第三十八连接电极CO38通过第八十二过孔V82与第十一极板CF11连接，实现了第二十四晶体管T24的第二极、第二十五晶体管T25的第二极和第十一极板CF11具有相同的电位。在示例性实施方式中，第三十八连接电极CO38可以作为本级输出线，第三十八连接电极CO38远离栅极驱动电路的一端延伸到第一电路区后，通过栅线过孔与第二扫描信号线S2(或者第一扫描信号线S1、发光信号线EM)连接，
在示例性实施方式中，第三十九连接电极CO39的形状可以为梳形状，一方面，第三十九连接电极CO39通过第六十九过孔V69与第二十五有源层的第一区连接，另一方面，第三十九连接电极CO39通过第八十一过孔V81与第二十七栅电极Gate27连接。由于第二十七栅电极Gate27与第二时钟信号线CLKB连接，因而实现了第二时钟信号线CLKB将第二时钟信号写入第二十五晶体管T25的第一极。
在示例性实施方式中，第四十连接电极CO40的形状可以为条形状，一方面，第四十连接电极CO40通过第七十五过孔V75与第二十八有源层的第一区连接，另一方面，第四十连接电极CO40通过第七十七过孔V77与第二十二栅电极Gate22连接，使得第二十二晶体管T22的栅电极和第二十八晶体管T28的第一极相互连接(栅极驱动电路的第十一节点N11)。
在示例性实施方式中，第四十一连接电极CO41的形状可以为条形状，一方面，第四十一连接电极CO41通过第七十六过孔V76与第二十八有源层的第二区连接，另一方面，第四十一连接电极CO41通过第七十九过孔V79与第二十五栅电极Gate25连接。由于第二十五栅电极Gate25与第十三极板CF13连接，因而使得第二十五晶体管T25的栅电极、第二十八晶体管T28的第二极和第十三极板CF13具有相同的电位(栅极驱动电路的第十四节点N14)。
如图28所示，在示例性实施方式中，第二电路区220的第三导电层图案还可以包括第一标记MARK1，第一标记MARK1可以位于第二电路区220第一方向X的一侧边缘或者两侧边缘。第一标记MARK1被配置为作为拼接 标记，在进行显示基板拼接时通过第一标记MARK1进行定位。
在示例性实施方式中，第一标记MARK1的形状可以为十字形，至少一个第一标记MARK1在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，即第一标记MARK1可以设置在空白列所在区域，至少一个第一标记MARK1在基准线O1上的正投影与至少一个空白单元KB在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，第一标记MARK1邻近的数据信号线和高频连接线可以设置弯折段，弯折段可以向着远离第一标记MARK1的方向弯折，为第一标记MARK1留出相应的空间。
在示例性实施方式中，像素驱动电路及其相应的信号线、栅极驱动电路及其相应的信号线均避让第一标记MARK1，第一标记MARK1在基底上的正投影与像素驱动电路和栅极驱动电路在基底上的正投影没有交叠，第一标记MARK1在基底上的正投影与第一扫描信号线、第二扫描信号线、发光信号线、高频信号线、初始信号线、数据信号线、第一时钟信号线、第二时钟信号线、高电压线和低电压线等在基底上的正投影没有交叠。
(6)形成第四绝缘层和第一平坦层图案。在示例性实施方式中，形成第四绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先涂覆第一平坦薄膜，采用图案化工艺对第一平坦薄膜进行图案化，随后沉积第四绝缘薄膜，采用图案化工艺对第四绝缘薄膜进行图案化，形成覆盖第三导电层图案的第一平坦层以及设置在第一平坦层远离基底一侧的第四绝缘层，第四绝缘层和第一平坦层上设置有多个过孔，如图29、图30和图31所示，图29为图7中A区域的结构，图30为图29中一个电路单元的放大图，图31为图7中B区域的结构。
如图29和图30所示，在示例性实施方式中，每个电路单元的多个过孔可以至少包括第九十一过孔V91。
在示例性实施方式中，第九十一过孔V91在基底上的正投影位于阳极连接块13在基底上的正投影的范围之内，第九十一过孔V91内的第四绝缘薄膜和第一平坦薄膜被去掉，暴露出阳极连接块13的表面，第九十一过孔V91被配置为使后续形成的阳极连接电极通过该过孔与阳极连接块13连接。
在示例性实施方式中，部分电路单元还可以包括第九十二过孔V92。第九十二过孔V92在基底上的正投影位于第二十七连接电极CO27在基底上的正投影的范围之内，第九十二过孔V92内的第四绝缘薄膜和第一平坦薄膜被去掉，暴露出第二十七连接电极CO27的表面，第九十二过孔V92被配置为使后续形成的低压电源线通过该过孔与第二十七连接电极CO27连接。
在示例性实施方式中，部分电路单元还可以包括第九十三过孔V93。第九十三过孔V93在基底上的正投影位于第十三连接电极CO13在基底上的正投影的范围之内，第九十三过孔V93内的第四绝缘薄膜和第一平坦薄膜被去掉，暴露出第十三连接电极CO13的表面，第九十三过孔V93被配置为使后续形成的高压电源线通过该过孔与第十三连接电极CO13连接。
在示例性实施方式中，栅极驱动电路所在区域的第四绝缘层和第一平坦层上没有设置过孔。
如图31所示，在示例性实施方式中，第一标记MARK1所在区域的第一平坦层上设置有第一标记孔B1。
在示例性实施方式中，在通过图案化工艺形成第一平坦层的过程中，第一标记MARK1所在区域设置有第一标记孔B1，第一标记孔B1中的第一平坦层被去掉，暴露出第一标记MARK1。第一标记孔B1的形状可以为矩形状，第一标记孔B1在基底上的正投影可以包含第一标记MARK1在基底上的正投影。在形成第四绝缘层的过程中，第一标记孔B1所在区域被第四绝缘层覆盖，使得第四绝缘层覆盖第一标记MARK1，即第一标记MARK1上仅覆盖有第四绝缘层(也称为第一钝化层)，以保护第一标记MARK1。
(7)形成第四导电层图案。在示例性实施方式中，形成第四导电层图案可以包括：在形成前述图案的基底上，沉积第四导电薄膜，采用图案化工艺对第四导电薄膜进行图案化，形成设置在第四绝缘层上的第四导电层图案，如图32和图33所示，图32为图7中A区域的结构，图33为图7中B区域的结构。在示例性实施方式中，第四导电层可以称为第二源漏金属(SD2)层。
如图32所示，在示例性实施方式中，每个电路单元的第四导电层图案可以至少包括阳极连接电极14、高压电源线VDD和低压电源线VSS，高压电 源线可以称为第一电源线，低压电源线可以称为第二电源线。
在示例性实施方式中，阳极连接电极14的形状可以为矩形状，阳极连接电极14通过第九十一过孔V91与阳极连接块13连接，阳极连接电极14被配置为与发光二极管的第一极绑定连接。由于阳极连接块13与第二十六连接电极CO26连接，第二十六连接电极CO26分别与第六有源层的第二区和第七有源层的第二区连接，因而实现了阳极连接电极14与第六晶体管T6的第二极和第七晶体管T7的第二极的连接，像素驱动电路可以驱动发光二极管发光。
在示例性实施方式中，高压电源线VDD的形状可以为沿着第二方向Y延伸的线形状，高压电源线VDD通过部分电路单元中的第九十三过孔V93与第十三连接电极CO13连接。由于第十三连接电极CO13通过过孔与高压连接线VDD-C连接，因而沿着第一方向X延伸的高压连接线VDD-C和沿着第二方向Y延伸的高压电源线VDD构成网状连通结构，不仅可以最大限度地降低了电源传输线的电阻，减小了电源电压的压降，有效提升了显示基板中电源电压的均一性，有效提升了信号面内的均一性，有效提升了显示均一性，提高了显示品质和显示质量。
在示例性实施方式中，一部分低压电源线VSS的形状可以为沿着第二方向Y延伸的线形状，另一部分低压电源线VSS的形状可以为“T”形状，低压电源线VSS通过第九十二过孔V92与第二十七连接电极CO27连接。由于第二十七连接电极CO27通过过孔与低压连接线VSS-C连接，因而沿着第一方向X延伸的低压连接线VSS-C和沿着第二方向Y延伸的低压电源线VSS构成网状连通结构，不仅可以最大限度地降低了电源传输线的电阻，减小了电源电压的压降，有效提升了显示基板中电源电压的均一性，有效提升了信号面内的均一性，有效提升了显示均一性，提高了显示品质和显示质量。
如图33所示，在示例性实施方式中，第二电路区220的第四导电层图案还可以包括第二标记MARK2，第二标记MARK2可以位于第二电路区220第一方向X的一侧边缘或者两侧边缘，且位于第一标记MARK1靠近栅极驱动电路的一侧。第二标记MARK2被配置为作为绑定标记，在进行发光二极管绑定连接时通过第二标记MARK2进行定位。
在示例性实施方式中，第二标记MARK2的形状可以为圆形，至少一个第二标记MARK2在第二电路区220的设置位置与至少一个空白单元KB在第一电路区210中的设置位置可以基本上相对应，即第二标记MARK2可以设置在空白列所在区域。
在示例性实施方式中，像素驱动电路及其相应的信号线、栅极驱动电路及其相应的信号线均避让第二标记MARK2，第二标记MARK2在基底上的正投影与像素驱动电路和栅极驱动电路在基底上的正投影没有交叠，第二标记MARK2在基底上的正投影与第一扫描信号线、第二扫描信号线、发光信号线、高频信号线、初始信号线、数据信号线、第一时钟信号线、第二时钟信号线、高电压线和低电压线等在基底上的正投影没有交叠。
(8)形成第五绝缘层和第二平坦层图案。在示例性实施方式中，形成形成第五绝缘层和第二平坦层图案可以包括：在形成前述图案的基底上，先沉积第五绝缘薄膜，采用图案化工艺对第五绝缘薄膜进行图案化，形成覆盖第四导电层图案的第五绝缘层，随后涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成设置在第五绝缘层远离基底一侧的第二平坦层，第五绝缘层和第二平坦层上设置有多个过孔，如图34和图35所示，图34为图7中A区域的结构，图35为图7中B区域的结构。
如图34所示，在示例性实施方式中，每个电路单元中第五绝缘层和第二平坦层上设置有第一绑定孔K1和第二绑定孔K2。
在示例性实施方式中，第一绑定孔K1的形状可以为矩形状，第一绑定孔K1在基底上的正投影位于阳极连接电极14在基底上的正投影的范围之内，第一绑定孔K1内的第二平坦薄膜和第五绝缘薄膜被去掉，暴露出阳极连接电极14的表面，阳极连接电极14被第一绑定孔K1暴露的区域可以作为阳极焊盘，第一绑定孔K1被配置为使发光二极管的第一极通过该绑定孔与阳极连接电极14绑定连接。
在示例性实施方式中，第二绑定孔K2的形状可以为矩形状，第二绑定孔K2在基底上的正投影位于低压电源线VSS在基底上的正投影的范围之内，第二绑定孔K2内的第二平坦薄膜和第五绝缘薄膜被去掉，暴露出低压电源线VSS的表面，低压电源线VSS被第二绑定孔K2暴露的区域可以作为阴极 焊盘，第二绑定孔K2被配置为使发光二极管的第二极通过该绑定孔与低压电源线VSS连接。
如图35所示，在示例性实施方式中，第一标记MARK1和第二标记MARK2所在区域的第二平坦层上设置有第二标记孔B2和第三标记孔B3。
在示例性实施方式中，在形成第五绝缘层的过程中，第五绝缘层一方面覆盖第二标记MARK2，另一方面覆盖位于第一标记MARK1上的第四绝缘层。在通过图案化工艺形成第二平坦层的过程中，第二标记MARK2所在区域设置有第二标记孔B2，第一标记MARK1所在区域设置有第三标记孔B3，第二标记MARK2和第三标记孔B3中的第二平坦层被去掉，分别暴露出覆盖第一标记MARK1和第二标记MARK2的第五绝缘层。在示例性实施方式中，第一标记MARK1上分别覆盖有第四绝缘层和第五绝缘层，第二标记MARK2上覆盖有第五绝缘层(也称为第二钝化层)，以保护第一标记MARK1和第二标记MARK2。
在示例性实施方式中，第二标记孔B2的形状可以为圆形状，第二标记孔B2在基底上的正投影可以包含第二标记MARK2在基底上的正投影。
在示例性实施方式中，第三标记孔B3的形状可以为矩形状，第三标记孔B3在基底上的正投影可以包含第一标记MARK1在基底上的正投影。
至此，在基底上制备完成本示例性实施例的驱动结构层。在平行于显示基板的平面内，驱动结构层可以至少包括多个电路单元，每个电路单元可以包括像素驱动电路，以及与像素驱动电路连接的第一扫描信号线、第二扫描信号线、发光信号线、初始信号线、高频信号线、数据信号线和高压电源线。在垂直于显示基板的平面内，驱动结构层可以至少包括在基底上依次设置的第一导电层、第一绝缘层、半导体层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、第一平坦层、第四绝缘层、第四导电层、第五绝缘层和第二平坦层。
在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性基底可以包括但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维 中的一种或多种。
在示例性实施方式中，第一导电层、第二导电层、第三导电层和第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一平坦层和第二平坦层可以采用有机材料，如树脂等。半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等一种或多种材料，即本公开适用于基于氧化物(Oxide)技术、硅技术以及有机物技术制造的晶体管。例如，半导体层的材料可以为多晶硅(p-Si)。
在示例性实施方式中，后续制备流程可以包括：先利用点胶机向多个第一绑定孔和多个第二绑定孔内加入绑定材料(例如锡膏)，通过转印固晶工艺将多个发光二极管的第一极通过第一绑定孔与阳极连接电极绑定连接，多个发光二极管的第二极通过第二绑定孔与低压电源线绑定连接，完成发光二极管与对应像素驱动电路的连接。随后，在形成前述结构的衬底上涂覆覆盖薄膜形成覆盖层，覆盖层覆盖多个发光二极管。在示例性实施方式中，多个发光二极管和覆盖层可以构成发光结构层。
从以上描述的显示基板的结构以及制备过程可以看出，本公开示例性实施例所提供的显示基板，通过将第一时钟信号线和第二时钟信号线设置在空白列所在区域，使得第一时钟信号线和第二时钟信号线在显示基板平面上的正投影与数据信号线在显示基板平面上的正投影没有交叠，有效避免了时钟信号线和数据信号线之间产生交叠电容，两条信号线之间的交叠电容可以基本上约为0，有效避免了数据信号线上数据电压发生跳变，提高了显示品质。本公开示例性实施例通过将高电压线和低电压线设置在第一时钟信号线和第二时钟信号线的外侧，相当于在时钟信号线与数据信号线之间设置了屏蔽线，有效降低了时钟信号线和数据信号线之间的侧间电容。对于宽度为10μm、 长度为715μm的时钟信号线和数据信号线，在两条信号线之间距离为5μm时，两条信号线之间侧向电容约为2.8fF。当在两条信号线之间设置一条作为屏蔽线的高电压线或者低电压线时，两条信号线之间侧间电容约为3.3*10
-5fF。
本公开通过栅极驱动电路的位置设置，不仅有效减小了RC延迟，增加了充电时间，而且避开了显示基板两侧的走线焊盘和防静电电路，有效避免了栅极驱动电路防静电电路之间的相互干扰。本公开通过采用并联结构的第一电容、第二电容和存储电容，在保证电容容量的前提下，最大限度地减小了第一电容、第二电容和存储电容的占用空间，有利于实现高分辨率显示。本公开通过形成网络连通结构的高压电源线和低压电源线，可以最大限度地降低了电源传输线的电阻，减小了电源电压的压降，有效提升了显示基板中电源电压的均一性，有效提升了信号面内的均一性，有效提升了显示均一性，提高了显示品质和显示质量。本公开的制备工艺可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
需要说明的是，本公开示例性实施例所示结构及其制备过程仅仅是一种示例性说明，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开实施例在此不做具体的限定。
本公开示例性实施例所提供的显示基板可以适用于任何LED驱动像素电路，包括P型PAM、P型PAM+PWM、N型PAM、N型PAM+PWM、以及LTPO型PAM及PAM+PWM电路等。
图36为本公开示例性实施例另一种栅极驱动电路走线的示意图。如图36所示，电路单元Q中的像素驱动电路连接有数据信号线和驱动信号线，栅极单元G中的栅极驱动电路连接有第一时钟信号线、第二时钟信号线、高电压线和低电压线。
在示例性实施方式中，第一时钟信号线CLK、第二时钟信号线CLKB、高电压线VGH和低电压线VGL的形状可以为沿着第二方向Y延伸的线形状，数据信号线DataI的形状可以为沿着第二方向Y延伸的线形状，第一时钟信号线CLK和第二时钟信号线CLKB在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠，第一时钟信号线CLK和第二时钟信号线CLKB与数据信号线DataI可以基本上平行。
在示例性实施方式中，第一电路区210中一个单元行的驱动信号线可以至少包括第一扫描信号线S1、第二扫描信号线S2和发光信号线EM，一个栅极单元G中的栅极驱动电路可以至少包括第一GOA电路G1、第二GOA电路G2和EOA电路G3，第一GOA电路G1通过第一输出线OUT1与第一扫描信号线S1连接，第二GOA电路G2通过第二输出线OUT2与第二扫描信号线S2连接，EOA电路G3通过第三输出线OUT3与发光信号线EM连接。
在示例性实施方式中，一个栅极单元G中的第一GOA电路G1、第二GOA电路G2和EOA电路G3可以沿着第一方向X依次设置，并分别通过第一时钟连接线CK1与第一时钟信号线CLK连接，分别通过第二时钟连接线CK2与第二时钟信号线CLKB连接。
在示例性实施方式中，第一GOA电路G1、第二GOA电路G2和/或EOA电路G3在基准线O1上的正投影与至少一个像素驱动电路在基准线O1上的正投影至少部分交叠。
在示例性实施方式中，第一GOA电路G1、第二GOA电路G2和/或EOA电路G3在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一GOA电路G1、第二GOA电路G2和/或EOA电路G3在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影没有交叠。
在示例性实施方式中，第一时钟连接线CK1和第二时钟连接线CK2的形状可以为沿着第一方向X延伸的线形状，第一时钟连接线CK1和第二时钟连接线CK2在显示基板平面上的正投影与数据信号线DataI在显示基板平面上的正投影至少部分交叠。
在示例性实施方式中，由于第一时钟连接线CK1和第二时钟连接线CK2传输时钟信号，因而本实施例的时钟信号线和数据信号线之间存在交叠电容。如果时钟信号线的电压变化为VGH/VGL，时钟信号线与数据信号线的耦合电容为C
ck_cp，数据信号线的负载电容为C
data,则数据信号线受时钟信号线耦 合影响的电压跳变为ΔV
data，
在满足Gamma曲线后，在电压跳变ΔV
data小于相邻两灰阶的电压级别Vstep时，不会出现因导致电压跳变引起的灰阶差异。即满足
在示例性实施方式中，Vstep通常约为2mV至3mV，VGH-VGL差值通常约为20V，则耦合电容C
ck_cp应小于C
data/10fF。
本公开示例性实施例提出了一种将栅极单元进行拆分的方案，以适用于第二电路区空间有限等场景。虽然该方案中时钟信号线和数据信号线之间存在交叠电容，但只要满足耦合电容C
ck_cp小于C
data/10fF的设置要求，可以有效避免数据信号线上数据电压发生跳变，保证显示品质。
本公开示例性实施例还提供了一种显示基板的制备方法，以制备前述的显示基板。在示例性实施方式中，所述显示基板包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述重复单元包括多个电路单元，所述第二电路区包括至少一个栅极单元，所述第一方向和第二方向交叉；所述制备方法可以包括：
在所述电路单元内形成像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线，在所述栅极单元形成至少一个栅极驱动电路以及与所述栅极驱动电路连接的时钟信号线，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠。
本公开示例性实施例还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。 在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
Claims (18)
- 一种显示基板，包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述第一方向和第二方向交叉；所述重复单元包括多个电路单元，所述电路单元包括像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线；所述第二电路区包括至少一个栅极单元，所述栅极单元包括至少一个栅极驱动电路，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述栅极驱动电路在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。
- 根据权利要求1所述的显示基板，其中，至少一个第二电路区具有基准线，所述基准线为在所述第二方向上平分所述第二电路区且沿着所述第一方向延伸的直线；至少一个栅极驱动电路在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
- 根据权利要求2所述的显示基板，其中，至少一个栅极驱动电路还与时钟信号线、高电压线和低电压线连接，在所述第一方向上，所述时钟信号线设置在所述高电压线和所述低电压线之间，所述时钟信号线在显示基板平面上的正投影与所述数据信号线在显示基板平面上的正投影没有交叠。
- 根据权利要求3所述的显示基板，其中，在所述第一方向上，所述数据信号线设置在所述高电压线远离所述时钟信号线的一侧，或者，所述数据信号线设置在所述低电压线远离所述时钟信号线的一侧。
- 根据权利要求4所述的显示基板，其中，在所述第一方向上，所述高电压线靠近所述数据信号线一侧的边缘与所述数据信号线靠近所述高电压线一侧的边缘之间具有第一距离，所述低电压线靠近所述数据信号线一侧的边缘与所述数据信号线靠近所述低电压线一侧的边缘之间具有第二距离，所述第二距离大于所述第一距离。
- 根据权利要求5所述的显示基板，其中，所述第一距离大于或等于25μm，所述第二距离大于或等于25μm。
- 根据权利要求3所述的显示基板，其中，所述时钟信号线包括第一时 钟信号线和第二时钟信号线，所述第二时钟信号线设置在所述第一时钟信号线远离所述低电压线的一侧；所述第一时钟信号线靠近所述低电压线一侧的边缘与所述低电压线靠近所述第一时钟信号线一侧的边缘之间具有第三距离，所述第二时钟信号线靠近所述高电压线一侧的边缘与所述高电压线靠近所述第二时钟信号线一侧的边缘之间具有第四距离，所述第三距离大于所述第四距离。
- 根据权利要求1所述的显示基板，其中，至少一条驱动信号线与一个栅极驱动电路连接，所述栅极驱动电路设置在所述第二电路区的第一中线区，所述栅极驱动电路通过输出线与所述驱动信号线的第一中点区连接；所述第一中线区为包含第一中线的区域，所述第一中点区为包含第一中点的区域，所述第一中线区和所述第一中点区在所述第一方向上的宽度为显示基板宽度的1％至10％，所述第一中线为在所述第一方向上平分所述第二电路区且沿着所述第二方向延伸的直线，所述第一中点为在所述第一方向上平分所述驱动信号线的点，所述显示基板宽度为所述显示基板所述第一方向的尺寸。
- 根据权利要求1所述的显示基板，其中，至少一条驱动信号线分别与第一栅极驱动电路和第二栅极驱动电路连接，所述第一栅极驱动电路设置在所述第二电路区的第二中线区，且通过输出线与所述驱动信号线的第二中点区连接，所述第二栅极驱动电路设置在所述第二电路区的第三中线区，且通过输出线与所述驱动信号线的第三中点区连接；所述第二中线区为包含第二中线的区域，所述第三中线区为包含第三中线的区域，所述第二中点区为包含第二中点的区域，所述第三中点区为包含第三中点的区域，所述第二中线区、所述第三中线区、所述第二中点区和所述第三中点区在第一方向X上的宽度为显示基板宽度的1％至10％；所述第二电路区包括在所述第一方向上平分所述第二电路区且沿着所述第二方向延伸的第一中线，所述第一中线将所述第二电路区划分为第一区域和第二区域，所述第二中线为在所述第一方向上平分所述第一区域且沿着所述第二方向延伸的直线，所述第三中线为在所述第一方向上平分所述第二区域且沿着所述第二方向延伸的直线；所述驱动信号线包括在所述第一方向上平分所述驱动信号线的第一中点，所述第一中点将所述驱动信号线划分为第一线段和第二线段，所述第二中点为在所述 第一方向上平分所述第一线段的点，所述第三中点为在所述第一方向上平分所述第二线段的点。
- 根据权利要求2所述的显示基板，其中，至少一个第二电路区具有基准线，所述基准线为在所述第二方向上平分所述第二电路区且沿着所述第一方向延伸的直线，所述第二电路区所述第二方向两侧的第一电路区中的像素驱动电路相对于所述基准线镜像对称。
- 根据权利要求2所述的显示基板，其中，至少一个第二电路区还包括至少一个第一标记，至少一个第一标记在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
- 根据权利要求2所述的显示基板，其中，至少一个第二电路区还包括至少一个第二标记，至少一个第二标记在所述基准线上的正投影与至少一个空白单元在所述基准线上的正投影至少部分交叠。
- 根据权利要求1至12任一项所述的显示基板，其中，在垂直于显示基板的平面上，所述显示基板包括在基底上依次设置的第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层，所述驱动信号线设置在所述第二栅金属层中，所述数据信号线和所述时钟信号线设置在所述第一源漏金属层中。
- 根据权利要求13所述的显示基板，其中，至少一个第二电路区还包括至少一个第一标记和至少一个第二标记，所述第一标记设置在所述第一源漏金属层中，所述第二标记设置在所述第二源漏金属层中。
- 根据权利要求14所述的显示基板，其中，所述显示基板还包括第一平坦层和第一钝化层，所述第一平坦层设置在所述第一源漏金属层远离所述基底的一侧，所述第一钝化层设置在所述第一平坦层远离所述基底的一侧，所述第二源漏金属层设置在所述第一钝化层远离所述基底的一侧；所述第一平坦层上设置有暴露出所述第一标记的第一标记孔，所述第一标记孔在所述基底平面上的正投影包含所述第一标记在所述基底平面上的正投影，所述第一钝化层覆盖所述第一标记孔内的第一标记。
- 根据权利要求14所述的显示基板，其中，所述显示基板还包括第二 钝化层和第二平坦层，所述第二钝化层设置在所述第二源漏金属层远离所述基底的一侧，所述第二平坦层设置在所述第二钝化层远离所述基底的一侧；所述第二平坦层上设置有第二标记孔和第三标记孔，所述第二标记孔暴露出覆盖所述第二标记的第二钝化层，所述第二标记孔在所述基底平面上的正投影包含所述第二标记在所述基底平面上的正投影，所述第三标记孔暴露出覆盖所述第一标记的第二钝化层，所述第三标记孔在所述基底平面上的正投影包含所述第一标记在所述基底平面上的正投影。
- 一种显示装置，包括如权利要求1至16任一项所述的显示基板。
- 一种显示基板的制备方法，所述显示基板包括沿着第二方向交替设置的多个第一电路区和多个第二电路区，所述第一电路区包括沿着第一方向交替设置的多个重复单元和多个空白单元，所述重复单元包括多个电路单元，所述第二电路区包括至少一个栅极单元，所述第一方向和第二方向交叉；所述制备方法包括：在所述电路单元内形成像素驱动电路以及与所述像素驱动电路连接的数据信号线和驱动信号线，在所述栅极单元形成至少一个栅极驱动电路以及与所述栅极驱动电路连接的时钟信号线，所述栅极驱动电路与相邻电路单元中的驱动信号线连接，所述数据信号线在显示基板平面上的正投影与所述时钟信号线在显示基板平面上的正投影没有交叠。
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