CN117851319B - 串并转换电路、芯片、电子设备及串并转换方法 - Google Patents

Abstract

本发明涉及半导体领域，尤其涉及一种串并转换电路、芯片、电子设备及串并转换方法。该电路包括：时钟数据对齐电路、移位电路以及采样电路；其中，时钟数据对齐电路的补偿时钟输出端与移位电路连接，时钟数据对齐电路的数据输入端与移位电路的数据输入端连接，采样电路与移位电路的输出端连接；时钟数据对齐电路，用于对时钟进行补偿，以使补偿时钟输出端的补偿时钟与数据输入信号对齐；移位电路，用于在补偿时钟与数据输入信号对齐后，采用补偿时钟对数据输入信号进行串行移位处理，以在移位电路的输出端输出移位后的串行数据信号；采样电路，用于对移位后的串行数据信号进行并行采样，以得到并行数据信号。本发明能够节约电路成本。

Description

串并转换电路、芯片、电子设备及串并转换方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种串并转换电路、芯片、电子设备及串并转换方法。

背景技术

目前在现场可编程门阵列构（FPGA，Field Programmable Gate Array）中，串并转换电路中并不含有判断逻辑的功能。当串并转换电路需要某种判断能力，如时钟是否成功采样数据输入信号时，必须借用额外的逻辑电路进行配置，从而增加了电路成本。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种串并转换电路、芯片、电子设备以及串并转换方法，具有能够实现在串并转换电路内部实现数据输入信号与时钟对齐，以确保时钟能够正常采集数据输入信号，大大节约了电路成本的优点。

根据本发明实施例的第一方面，提供一种串并转换电路，包括：

时钟数据对齐电路、移位电路以及采样电路；其中，

所述时钟数据对齐电路的补偿时钟输出端与所述移位电路连接，所述时钟数据对齐电路的数据输入端与所述移位电路的数据输入端连接，所述采样电路与所述移位电路的输出端连接；

所述时钟数据对齐电路，用于对时钟进行补偿，以使所述补偿时钟输出端的补偿时钟与数据输入信号对齐；

所述移位电路，用于在所述补偿时钟与所述数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，以在所述移位电路的输出端输出移位后的串行数据信号；

所述采样电路，用于对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

在本公开的一种示例性实施例中，所述时钟数据对齐电路包括：

时钟处理电路、数据输入信号处理电路以及差异信号采集电路；其中，

所述时钟处理电路的补偿时钟输出端与所述差异信号采集电路以及所述移位电路连接，所述差异信号采集电路的输出端与所述时钟处理电路连接；

所述数据输入信号处理电路，用于对所述数据输入信号进行差异化处理，得到所述数据输入信号的差异信号；

所述差异信号采集电路，用于采用所述补偿时钟采集所述差异信号，并将所述差异信号的采集结果反馈至所述时钟处理电路，以将所述数据输入信号与补偿时钟对齐；

所述时钟处理电路，用于根据所述采集结果对所述时钟进行延时补偿，以得到所述补偿时钟。

在本公开的一种示例性实施例中，所述数据输入信号处理电路包括：非门以及与所述非门连接的与门，所述与门的输出端与所述差异信号采集电路连接；

所述非门，用于对所述数据输入信号进行取反，得到相反数据输入信号；

所述与门，用于对所述数据输入信号和所述相反数据输入信号进行与处理，得到所述差异信号。

在本公开的一种示例性实施例中，所述数据输入信号处理电路包括：第一延时电路以及与所述第一延时电路连接的异或门，所述异或门的输出端与所述差异信号采集电路连接；

所述第一延时电路，用于对所述数据输入信号进行延时，得到延时后的数据输入信号；

所述异或门，用于对所述数据输入信号和所述延时后的数据输入信号进行异或处理，得到所述差异信号。

在本公开的一种示例性实施例中，所述时钟处理电路包括第二延时电路以及与所述第二延时电路连接的时钟分频电路；所述第二延时电路的补偿时钟输出端与所述移位电路以及所述差异信号采集电路连接，所述时钟分频电路的分频时钟输出端与所述采样电路连接；

所述第二延时电路，用于对所述时钟进行延时补偿，得到所述补偿时钟；

所述时钟分频电路，用于对所述补偿时钟进行分频，得到所述分频时钟；

所述采样电路，用于采用所述分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

在本公开的一种示例性实施例中，所述时钟处理电路还包括第三延时电路，所述第三延时电路分别与所述时钟分频电路、所述差异信号采集电路以及所述采样电路连接；

所述第三延时电路，用于根据所述差异信号的采集结果对所述分频时钟进行延时补偿，得到补偿后的分频时钟；

所述采样电路，用于采用所述补偿后的分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

在本公开的一种示例性实施例中，所述时钟数据对齐电路还包括电压采集电路，所述电压采集电路与所述第二延时电路连接；

所述电压采集电路，用于采集所述第二延时电的工作电压；

所述第二延时电路，用于根据所述电压采集电路采集的工作电压控制所述时钟的延时补偿时长。

在本公开的一种示例性实施例中，所述时钟数据对齐电路还包括温度采集电路，所述温度采集电路与所述第二延时电路连接；

所述温度采集电路，用于采集所述第二延时电路的温度；

所述第二延时电路，用于根据所述温度采集电采集的温度控制所述时钟的延时补偿时长。

在本公开的一种示例性实施例中，所述移位电路包括N个串联连接的缓存器，N为大于1的整数。

在本公开的一种示例性实施例中，所述采样电路包括N个并联连接的缓存器，N为大于1的整数。

根据本公开的第二方面，提供一种芯片，包括第一方面中任一项所述的串并转换电路。

根据本公开的第三方面，提供一种电子设备，包括第二方面所述的芯片。

根据本公开的第四方面，提供一种串并转换方法，包括：

将补偿时钟与数据输入信号对齐；

在所述补偿时钟与数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，得到移位后的串行数据信号；

采用分频时钟对所述移位后的串行数据信号进行并行采样，得到并行数据信号。

综上所述，本发明提供的电路，能够在串并转换电路内部实现数据输入信号与时钟对齐，从而确保时钟能够正常的采集数据输入信号，不需要额外电路以及布线资源，大大节约了电路成本。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是根据一示例性实施例提供的一种串并转换电路的结构图一；

图2是根据一示例性实施例提供的一种串并转换电路的结构图二；

图3是根据一示例性实施例提供的一种串并转换电路的结构图三；

图4是根据一示例性实施例提供的一种数据输入信号处理电路的结构图一；

图5是根据一示例性实施例提供的一种数据输入信号处理电路的结构图二；

图6是根据一示例性实施例提供的一种信号和时钟的示意图；

图7是根据一示例性实施例提供的一种时钟数据对齐电路的结构图一；

图8是根据一示例性实施例提供的一种时钟数据对齐电路的结构图二；

图9是根据一示例性实施例提供的一种电路方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在FPGA架构中，串并转换电路通常分为移位电路和采样电路。但这种串并转换电路的缺点也很明显，电路中并不含有判断逻辑的功能，当串并转换电路需要某种判断逻辑，如时钟是否时钟正常采样数据输入信号时，必须借用其他逻辑电路进行配置。

如图1所示，目前对于串并转换电路的时钟能够采集数据输入信号的判断，需要采用额外的端口去输入校准时钟，并分配相关的时钟电路11产生不同频率的校准时钟，对应的也需要一些额外的布线资源。进一步的，采用时钟校准电路12对时钟进行校准，以使校准时钟电路12的输出作为串并转换电路13中tap级的延时电路131的控制电压。然后采用延时电路131对数据输入信号进行延时，以使移位电路132能够采用时钟对正常采集到延时后的数据输入信号，并对延时后的数据输入信号进行串行移位处理，以得到移位后的串行数据信号，进而采用采样电路133对移位后的串行数据信号进行并行采样，以得到并行数据信号。

因此，目前额外的时钟电路、时钟校准电路以及大量的布线资源才能实现时钟正常采样数据输入信号。

为了解决目前的串并转换电路存在的问题，本发明提供一种串并转换电路。下面参考附图描述本发明实施例的串并转换电路进行说明。参考图2所示，上述的串并转换电路20可以包括：

时钟数据对齐电路21、移位电路22以及采样电路23；其中，

所述时钟数据对齐电路21的补偿时钟输出端与所述移位电路22连接，所述时钟数据对齐电路21的数据输入端与所述移位电路22的数据输入端连接，所述采样电路23与所述移位电路22的输出端连接；

所述时钟数据对齐电路21，用于对时钟进行补偿，以使所述补偿时钟输出端的补偿时钟与数据输入信号对齐；

所述移位电路22，用于在所述补偿时钟与数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，以在所述移位电路22的输出端输出移位后的串行数据信号；

所述采样电路23，用于对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

综上所述，本公开提供的串并转换电路，通过串并转换电路内部时钟数据对齐电路将数据输入信号与时钟对齐，能够在串并转换电路内部实现数据输入信号与时钟对齐，从而确保时钟能够正常的采集数据输入信号，不需要额外电路以及布线资源，大大节约了电路成本。

下面结合图3至图8，对本公开提供的串并转换电路进行进一步详细说明。

在本公开的一种示例性实施例中，如图3所示，所述时钟数据对齐电路21包括：

时钟处理电路211、数据输入信号处理电路212以及差异信号采集电路213；其中，

所述时钟处理电路211的补偿时钟输出端与所述差异信号采集电路213以及所述移位电路22的时钟输入端连接，所述差异信号采集电路213的输出端与所述时钟处理电路211连接；

所述数据输入信号处理电路212，用于对所述数据输入信号进行差异化处理，得到所述数据输入信号的差异信号；

所述差异信号采集电路213，用于采用所述补偿时钟采集所述差异信号，并将所述差异信号的采集结果反馈至所述时钟处理电路211，以将所述数据输入信号与补偿时钟对齐；

所述时钟处理电路211，用于根据所述采集结果对所述时钟进行延时补偿，以得到所述补偿时钟。

在本公开的一种示例性实施例中，如图3所示，该时钟可以为时钟电路通过时钟输入生成的时钟，该时钟电路的输出端与该时钟处理电路211的输入端连接。该时钟电路生成该时钟后，该时钟处理电路211对该时钟进行延时补偿，得到补偿时钟。

在本公开的一种示例性实施例中，如图3所示，移位电路22包括N个串联连接的缓存器，N为大于1的整数。该补偿时钟为N个串联连接的缓存器的时钟输入。该N个串联连接的缓存器采用该补偿时钟对数据输入信号进行串行移位处理，以在所述移位电路22的输出端输出移位后的N位串行数据信号。在本公开的一种示例性实施例中该差异信号的第一个时钟周期内的信号为标志信号，差异信号采集电路213可以采用当前的补偿时钟对标志信号进行采样。

进一步地，若差异信号采集电路213成功采集到标志信号，则说明此时数据输入信号与当前的补偿时钟对齐，当前的补偿时钟能够正常采集数据。差异信号采集电路213将该差异信号的采集结果反馈至时钟处理电路211，时钟处理电路211根据该差异信号的采集结果保持当前的补偿时钟。若差异信号采集电路213未成功采集到标志信号，则说明此时数据输入信号与当前的补偿时钟未对齐，当前的补偿时钟不能正常采集数据。差异信号采集电路213将该差异信号的采集结果反馈至时钟处理电路211，时钟处理电路211继续对当前的补充时钟进行延时补偿，直至差异信号采集电路213采用补偿时钟采集到该差异信号，时钟处理电路211再根据该差异信号的采集结果保持此时的补偿时钟。

下面结合图4和图5，对数据输入信号处理电路如何生成该差异信号进行说明。

在本公开的一种示例性实施例中，如图4所示，数据输入信号处理电路212包括：

非门2121以及与非门2121连接的与门2122，与门2122的输出端与差异信号采集电路213的数据输入端连接；

非门2121，用于对所述数据输入信号进行取反，得到相反数据输入信号；

与门2122，用于对所述数据输入信号和所述相反数据输入信号进行与处理，得到所述差异信号。

在本公开的另一种示例性实施例中，如图5所示，数据输入信号处理电路212包括：第一延时电路2123以及与所述第一延时电路2123连接的异或门2124，所述异或门2124的输出端与所述差异信号采集电路的数据输入端连接；

第一延时电路2123，用于对所述数据输入信号进行延时，得到延时后的数据输入信号；

异或门2124，用于对所述数据输入信号和所述延时后的数据输入信号进行异或处理，得到所述差异信号。

在本公开的一种示例性实施例中，该第一延时电路2123可以为两个级联的反相器。可以数据输入信号输入两个级联的反相器进行延时。然后通过异或门2124将经过两个反相器延时的数据输入信号和未延时的数据输入信号输入信号进行异或逻辑处理，得到该差异信号。

基于上述内容，在本公开的一种示例性实施例中，如图3所示，所述时钟处理电路211包括第二延时电路2111以及与所述第二延时电路2111连接的时钟分频电路2112，所述第二延时电路2111的补偿时钟输出端与所述移位电路22以及所述差异信号采集电路213的时钟输入端连接，所述时钟分频电路2112的分频时钟输出端与所述采样电路23的时钟输入端连接；

所述第二延时电路2111，用于对所述时钟进行延时补偿，得到所述补偿时钟；

所述时钟分频电路2112，用于对所述补偿时钟进行分频，得到所述分频时钟；

所述采样电路23，用于采用所述分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

在本公开的一种示例性实施例中，第二延时电路2111对所述时钟进行延时补偿，得到所述补偿时钟。进一步地，差异信号采集电路213可以采用当前的补偿时钟对标志信号进行采样。若差异信号采集电路213成功采集到标志信号，则说明此时数据输入信号与当前的补偿时钟对齐，当前的补偿时钟能够正常采集数据。差异信号采集电路213将该差异信号的采集结果反馈至第二延时电路2111，第二延时电路2111根据该差异信号的采集结果保持当前的补偿时钟。进而，时钟分频电路2112对当前补偿时钟进行分频，得到分频时钟。进一步的，采样电路23采用该分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

若差异信号采集电路213未成功采集到标志信号，则说明此时数据输入信号与当前的补偿时钟未对齐，当前的补偿时钟不能正常采集数据。差异信号采集电路213将该差异信号的采集结果反馈至第二延时电路2111，第二延时电路2111对当前的补充时钟进行延时补偿，直至差异信号采集电路213采用补偿时钟采集到该差异信号，第二延时电路2111再根据该差异信号的采集结果保持此时的补偿时钟。进而，时钟分频电路2112对此时的补偿时钟进行分频，得到分频时钟。进一步的，采样电路23采用该分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

基于上述内容，在本公开的一种示例性实施例中，如图3所示，时钟处理电路211还包括第三延时电路2113，第三延时电路2113分别与所述时钟分频电路2112的输入端、所述差异信号采集电路213以及所述采样电路23的时钟输入端连接；

所述第三延时电路2113，用于根据所述差异信号的采集结果对所述分频时钟进行延时补偿，得到补偿后的分频时钟；

所述采样电路23，用于采用补偿后的分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

在本公开的一种示例性实施例中，为了确保采样电路23输出的并行数据信号的顺序正确，即并行数据信号的第一个比特位是该数据输入信号的首个比特位，可以采用第三延时电路2123根据所述差异信号的采集结果对分频时钟进行补偿，得到补偿后的分频时钟，以使采样电路23采用补偿后的分频时钟对所述移位后的串行数据信号进行并行采样，进而使采样电路23输出顺序正确的并行数据信号。具体来说，可以在第三延时电路2113设置计数器，该计数器用于确定差异信号采集电路在几个时钟周期内没有采集到该差异信号。即差异信号采集电路每次采用补偿时钟没有采集到该差异信号时，该计数器加1，直至差异信号采集电路采集到该差异信号，保持当前的计数数字，第三延时电路2113再根据该计数数字对分频时钟进行补偿。

下面对第三延时电路2113如何根据该计数器的计数数字对分频时钟进行补偿。

在本公开的一种示例性实施例中，第三延时电路2113可以根据采样电路23的位数以及该计数数字对分频时钟进行补偿。在本公开的一种示例性实施例中，如图3所示，采样电路23包括N个并联连接的缓存器，N为大于1的整数。该补偿后的分频时钟为该N个并联连接的缓存器的时钟，即该N个并联连接的缓存器采用该补偿后的分频时钟对所述移位后的串行数据信号进行并行采样，得到并行数据信号。N即为采样电路23的位数。第三延时电路2113可以根据采样电路23的位数N与该计数数字的差值对分频时钟进行补偿。例如当N取值为4，计数数字为1，则将分频时钟延时补偿4-1，即3个时钟周期。

在本公开的一种示例性实施例中，上述实施例中的各信号和时钟如图6所示。

基于上述内容，在本公开的一种示例性实施例中，如图7所示，所述时钟数据对齐电路21还包括电压采集电路214，所述电压采集电路214与所述第二延时电路2111连接；

电压采集电路214，用于采集第二延时电路2111的工作电压；

所述第二延时电路2111，用于根据所述电压采集电路214采集的工作电压控制所述时钟的延时补偿时长。

在本公开的一种示例性实施例中，该电压采集电路214可以采用传统电气接口电路，以进行电压的检测，使FPGA中每块串并转换电路，均可进行独立的进行时钟补偿，从而达到更高的时钟精度，使时序更为可靠。

基于上述内容，在本公开的一种示例性实施例中，如图8所示，所述时钟数据对齐电路还包括温度采集电路，所述温度采集电路与所述第二延时电路连接；

所述温度采集电路215，用于采集所述第二延时电路的温度；

所述第二延时电路，用于根据所述温度采集电采集的温度控制所述时钟的延时补偿时长。

在本公开的一种示例性实施例中，该温度采集电路可以采用传统电气接口电路，以进行电压的检测，使FPGA中每块串并转换电路，均可进行独立的进行时钟补偿，从而达到更高的时钟精度，使时序更为可靠。

在本公开的一种示例性实施例中，还可以在差异信号采集电路213上设置调试debug信号输出端。若第二延时电路2111对时钟延时补偿一个时钟周期的时长，差异信号采集电路213仍然未采集到该差异信号，则差异信号采集电路213对将debug信号拉至高电平，以表明该串并转换电路出现问题。

由于目前的串并转换电路需要额外时钟电路以及时钟校准电路。因此，时钟电路以及时钟校准电路本身存在的问题可能影响到串并转换电路的数据输入信号采集结果。因此，在串并转换电路的数据输入信号采集结果出现问题时，需要确定是时钟电路、时钟校准电路或者串并转换电路的问题导致的。但是在FPGA架构中存在大量的串并转换电路，因此，当数据输入信号采集结果出现问题时，会大大增加问题的定位难度。因此，还可以在差异信号采集电路输出一位调试debug信号，FPGA内有任意串并转换电路未成功采集到该差异信号，则差异信号采集电路串并转换电路将debug信号拉至高电平，进而能够根据debug信号快速定位产生问题的串并转换电路的位置，大大减少了问题的定位难度。

综上所述，本公开提供的串并转化电路，一方面，能够在串并转换电路内部实现数据输入信号与时钟对齐，从而确保时钟能够正常的采集数据输入信号，不需要额外电路以及布线资源，大大节约了电路成本；另一方面，能够快速定位产生问题的串并转换电路的位置，大大减少了定位难度。

在本公开的一种示例性实施例中，还提供一种芯片，该芯片包括如图2至图8所示的串并转换电路。

在本公开的一种示例性实施例中，还提供一种电子设备，该电子设备包括上述的芯片。

在介绍了本发明示例性实施方式的串并转换电路之后，接下来，参考图9对本发明示例性实施方式的串并转换方法进行描述。如图9所示，该串并转换方法包括以下步骤：

S1、将补偿时钟与数据输入信号对齐；

S2、在所述补偿时钟与数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，得到移位后的串行数据信号；

S3、采用分频时钟对所述移位后的串行数据信号进行并行采样，得到并行数据信号。

在本发明的一种示例性实施例中，该方法应用于图2所示的串并转换电路。具体来说，所述时钟数据对齐电路21，用于对时钟进行补偿，以使所述补偿时钟输出端的补偿时钟与所述数据输入信号对齐；所述移位电路22，用于在所述补偿时钟与数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，以在所述移位电路22的输出端输出移位后的串行数据信号；所述采样电路23，用于对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

综上所述，本发明提供的串并转换方法，能够实现在串并转换电路内部实现数据输入信号与时钟对齐，从而确保时钟能够正常的采集数据输入信号，不需要额外电路以及布线资源，大大节约了电路成本。

在本发明的一种示例性实施例中，该串并转换方法还可以应用于图3至图8所示的串并转换电路，该串并转换方法的具体过程可以参考上述图3至图8所示的串并转换电路的具体工作工程，此处不在赘述。

此外，尽管在附图中以特定顺序描述了本发明方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。

虽然已经参考若干具体实施方式描述了本发明的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

Claims (12)

1.一种串并转换电路，其特征在于，包括：

时钟数据对齐电路、移位电路以及采样电路；其中，

所述时钟数据对齐电路的补偿时钟输出端与所述移位电路连接，所述时钟数据对齐电路的数据输入端与所述移位电路的数据输入端连接，所述采样电路与所述移位电路的输出端连接；

所述时钟数据对齐电路，用于对时钟进行补偿，以使所述补偿时钟输出端的补偿时钟与数据输入信号对齐；

所述移位电路，用于在所述补偿时钟与所述数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，以在所述移位电路的输出端输出移位后的串行数据信号；

所述采样电路，用于对所述移位后的串行数据信号进行并行采样，以得到并行数据信号；

所述时钟数据对齐电路包括：

时钟处理电路、数据输入信号处理电路以及差异信号采集电路；其中，

所述时钟处理电路的补偿时钟输出端与所述差异信号采集电路以及所述移位电路连接，所述差异信号采集电路的输出端与所述时钟处理电路连接；

所述数据输入信号处理电路，用于对所述数据输入信号进行差异化处理，得到所述数据输入信号的差异信号；

所述差异信号采集电路，用于采用所述补偿时钟采集所述差异信号，并将所述差异信号的采集结果反馈至所述时钟处理电路，以将所述数据输入信号与补偿时钟对齐；

所述时钟处理电路，用于根据所述采集结果对所述时钟进行延时补偿，以得到所述补偿时钟。

2.根据权利要求1所述的电路，其特征在于，所述数据输入信号处理电路包括：非门以及与所述非门连接的与门，所述与门的输出端与所述差异信号采集电路连接；

所述非门，用于对所述数据输入信号进行取反，得到相反数据输入信号；

所述与门，用于对所述数据输入信号和所述相反数据输入信号进行与处理，得到所述差异信号。

3.根据权利要求1所述的电路，其特征在于，所述数据输入信号处理电路包括：第一延时电路以及与所述第一延时电路连接的异或门，所述异或门的输出端与所述差异信号采集电路连接；

所述第一延时电路，用于对所述数据输入信号进行延时，得到延时后的数据输入信号；

所述异或门，用于对所述数据输入信号和所述延时后的数据输入信号进行异或处理，得到所述差异信号。

4.根据权利要求1所述的电路，其特征在于，所述时钟处理电路包括第二延时电路以及与所述第二延时电路连接的时钟分频电路，所述第二延时电路的补偿时钟输出端与所述移位电路以及所述差异信号采集电路连接，所述时钟分频电路的分频时钟输出端与所述采样电路连接；

所述第二延时电路，用于对所述时钟进行延时补偿，得到所述补偿时钟；

所述时钟分频电路，用于对所述补偿时钟进行分频，得到所述分频时钟；

所述采样电路，用于采用所述分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

5.根据权利要求4所述的电路，其特征在于，所述时钟处理电路还包括第三延时电路，所述第三延时电路分别与所述时钟分频电路、所述差异信号采集电路以及所述采样电路连接；

所述第三延时电路，用于根据所述差异信号的采集结果对所述分频时钟进行延时补偿，得到补偿后的分频时钟；

所述采样电路，用于采用所述补偿后的分频时钟对所述移位后的串行数据信号进行并行采样，以得到并行数据信号。

6.根据权利要求4所述的电路，其特征在于，所述时钟数据对齐电路还包括电压采集电路，所述电压采集电路与所述第二延时电路连接；

所述电压采集电路，用于采集所述第二延时电的工作电压；

所述第二延时电路，用于根据所述电压采集电路采集的工作电压控制所述时钟的延时补偿时长。

7.根据权利要求4所述的电路，其特征在于，所述时钟数据对齐电路还包括温度采集电路，所述温度采集电路与所述第二延时电路连接；

所述温度采集电路，用于采集所述第二延时电路的温度；

所述第二延时电路，用于根据所述温度采集电采集的温度控制所述时钟的延时补偿时长。

8.根据权利要求1所述的电路，其特征在于，所述移位电路包括N个串联连接的缓存器，N为大于1的整数。

9.根据权利要求1所述的电路，其特征在于，所述采样电路包括N个并联连接的缓存器，N为大于1的整数。

10.一种芯片，其特征在于，包括权利要求1至9任一项所述的串并转换电路。

11.一种电子设备，其特征在于，包括权利要求10所述的芯片。

12.一种串并转换方法，其特征在于，包括：

将补偿时钟与数据输入信号对齐；

在所述补偿时钟与所述数据输入信号对齐后，采用所述补偿时钟对所述数据输入信号进行串行移位处理，得到移位后的串行数据信号；

采用分频时钟对所述移位后的串行数据信号进行并行采样，得到并行数据信号，其中，所述将补偿时钟与数据输入信号对齐，包括：

对所述数据输入信号进行差异化处理，得到所述数据输入信号的差异信号；

采用所述补偿时钟采集所述差异信号，并将所述差异信号的采集结果反馈，以将所述数据输入信号与补偿时钟对齐；

根据所述采集结果对所述时钟进行延时补偿，以得到所述补偿时钟。