CN117030078B - 一种硅力敏感芯片及其制备方法、封装方法 - Google Patents
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Abstract
本发明公开了一种硅力敏感芯片及其制备方法、封装方法，属于敏感元件与传感器领域。所述芯片包括：N型硅基体1、第一介质层2、N型掺杂区域3、P型轻掺杂区域4、P型重掺杂区域5、N型外延层6、第二介质层7、第一引线孔8、金属层9、掩蔽层10、第二引线孔11；本发明芯片既可以选择在CMOS工艺线上进行流片加工，也可以选择在MEMS工艺线上进行流片加工，且采用CMOS工艺具备成本优势；此外本发明的芯片表面无梁、岛、槽、腔体等结构，易于通过吸笔、夹爪等自动化设备进行批量吸取、转移，在对其进行压力传感器封装时，可以实现芯片的自动化贴装，提升产品的一致性，降低产品的工艺难度，缩减产品的综合成本。
Description
技术领域
本发明涉及一种硅力敏感芯片及其制备方法、封装方法，属于敏感元件与传感器领域。
背景技术
压力传感器是一种能将外界压力载荷信号转化为电信号的装置，其中用于信号转换的元件也被称为力敏感元件。按工艺路线来区分，力敏感元件可以细分为硅力敏感芯片以及厚膜电路两种工艺路线。其中，硅力敏感芯片因具有体积小、成本高、一致性好等优点，而被广泛应用，占据了压力传感器绝大部分的市场份额。
在现有技术中，硅力敏芯片的加工常采用MEMS(Micro Electro MechanicalSystems，微机电系统)工艺线进行生产，而非IC(Integrated Circuit Chip，集成电路)工艺线生产，这主要是因为在现有技术中，硅力敏芯片的部分加工工艺与IC工艺不兼容。例如公开号CN115790921A的专利，一种MEMS高温压力传感器芯片及其设计方法，其在硅力敏芯片的加工过程中采用湿法刻蚀工艺来形成背腔；再例如申请号为CN202222662172.8的专利，一种MEMS压力传感器，采用深反应离子刻蚀工艺来形成背腔。不论是湿法刻蚀工艺还是深反应离子刻蚀工艺，均与IC工艺，例如CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)工艺线不兼容，因此需要为此单独构建MEMS工艺线。
在实际的生产过程中，IC工艺更具成本优势，比如若采用CMOS工艺线，则所选用晶圆直径，可以从MEMS工艺路线常用的6英寸提高至8英寸或12英寸，从而降低单颗芯片的成本。
此外，在现有技术中，例如公开号为CN114136202A的专利，应变计和应变测量组件，提出了一种用于金属微熔压力传感器的硅力敏芯片结构，其采用MEMS工艺线加工，芯片为镂空结构，因此难以通过吸笔、夹爪等自动化生产装置对其进行转移，故而在后道封装时工艺难度大，必须通过工人手动操作，将芯片贴装至金属基体上，这不仅会导致该工序不兼容全自动化生产线生产，降低产品的一致性，还会增加额外的产品质量检测和人工目视检判定工序，进一步提高了生产总成本。
发明内容
为了降低硅力敏感芯片的制造成本和封装的工艺难度和生产成本，本发明提供了一种硅力敏感芯片及其制备方法、封装方法，所述技术方案如下：
本发明的第一个目的在于提供一种硅力敏感芯片，所述芯片包括：N型硅基体1、第一介质层2、N型掺杂区域3、P型轻掺杂区域4、P型重掺杂区域5、N型外延层6、第二介质层7、第一引线孔8、金属层9、掩蔽层10、第二引线孔11；
所述第一介质层2包埋于所述N型硅基体1中，形成了N型硅基体上层101、第一介质层2、N型硅基体下层102的三层结构；
所述N型掺杂区域3形成于所述N型硅基体上层101表面，所述N型掺杂区域3的体电阻率低于所述N型硅基体1的体电阻率；
所述P型轻掺杂区域4形成于所述N型硅基体上层101表面；
所述P型重掺杂区域5形成于所述N型硅基体上层101表面，离子掺杂浓度大于所述P型轻掺杂区域4的离子掺杂浓度；
所述N型外延层6形成于所述N型硅基体上层101的上方，覆盖了所述N型硅基体上层101、N型掺杂区域3、P型轻掺杂区域4、P型重掺杂区域5；
所述第二介质层7形成于所述N型外延层6的上方；
所述金属层9形成于所述第二介质层7上方，通过所述第一引线孔8分别与所述P型重掺杂区域5、所述N型掺杂区域3形成电连接；
所述掩蔽层10形成于所述第二介质层7和金属层9上方，屏蔽外界环境对芯片电信号的干扰；
所述第二引线孔11用于将所述金属层9部分暴露，使用时将所述金属层9与外界输入/输出端子形成电连接。
可选的，所述P型轻掺杂区域4为四个中心对称的、位于芯片中心位置的曲流形状图案，所述P型轻掺杂区域4的短边部分与所述P型重掺杂区域5重合。
可选的，所述金属层9的包括：电源正极金属垫901、信号输出正极金属垫902、电源负极金属垫903和信号输出负极金属垫904，分别与所述P型重掺杂区域5连接。
可选的，所述第一介质层2的材料包括：二氧化硅。
可选的，所述N型掺杂区域3的掺杂离子种类包括：磷、砷。
可选的，所述P型轻掺杂区域4和P型重掺杂区域5的掺杂离子种类包括：硼。
可选的，所述第二介质层7的材料包括：二氧化硅。
可选的，所述掩蔽层10的材料包括：氮化硅。
本发明的第二个目的在于提供一种硅力敏感芯片的制备方法，用于制备上述的硅力敏感芯片，所述方法包括：
步骤1：准备N型晶圆；
步骤2：通过离子注入的工艺，将氧离子注入所述N型晶圆内，形成包埋于所述N型晶圆内部的氧离子掺杂区域，然后经过高温退火，所述氧离子掺杂区域形成致密的、均匀的氧化硅层，形成N型硅基体上层101、第一介质层2、N型硅基体下层102的三层结构；
步骤3：将离子注入所述N型硅基体上层101，形成N型掺杂区域3；
步骤4：将离子注入所述N型硅基体上层101，形成P型轻掺杂区域4；
步骤5：将离子注入所述N型硅基体上层101，形成P型重掺杂区域5，所述P型重掺杂区域5的掺杂浓度高于所述P型轻掺杂区域4；
步骤6：通过外延工艺，将N型硅外延生长于所述N型硅基体上层101的上方，覆盖所述N型掺杂区域3、P型轻掺杂区域4和P型重掺杂区域5，形成N型外延层6；
步骤7：通过化学气相沉积法或热氧化法，在所述N型外延层6上形成第二介质层7；
步骤8：制备第一引线孔，通过干法刻蚀所述N型外延层6和第二介质层7，将所述P型重掺杂区域5和N型掺杂区域3部分暴露出来；
步骤9：在所述第二介质层7制备金属层9，所述金属层9与所述P型重掺杂区域5和N型掺杂区域3形成电连接；
步骤10：在所述金属层9上制备掩蔽层10；
步骤11：通过干法刻蚀在所述掩蔽层10进行刻蚀，将所述金属层部分暴露；
步骤12：将芯片背面减薄，减薄区域为所述N型硅基体下层102的下方。
本发明的第三个目的在于提供一种硅力敏感芯片的封装方法，用于封装上述任一项所述的硅力敏感芯片，包括：
步骤一：对金属端子表面进行喷砂、清洗和烘干处理；
步骤二：在处理后的金属端子表面进行玻璃浆料印刷烧结；
步骤三：使用临时粘附剂，将所述硅力敏感芯片贴装至所述玻璃浆料印刷烧结的玻璃层上方；
步骤四：进行玻璃层二次烧结，所述硅力敏感芯片和所述金属端子通过玻璃层实现机械连接；
步骤五：对封装好的产品进行质量检测。
可选的，所述玻璃层二次烧结后还进行老化，老化时间为：10-48h，老化温度为150-300℃
本发明有益效果是：
本发明提出了一种硅力敏感芯片及其制造方法、封装方法，其中，硅力敏芯片的所有工艺步骤均可通过IC工艺完成，而不涉及到MEMS加工工艺。因此，该芯片既可以选择在CMOS工艺线上进行流片加工，也可以选择在MEMS工艺线上进行流片加工，这为芯片的使用者提供了更多的选择空间。而且，若采用CMOS工艺线，则所选用初始晶圆的直径，可以从MEMS工艺路线常用的6英寸提高至8英寸或12英寸，从而降低单颗芯片的成本。
本发明的芯片，其表面无梁、岛、槽、腔体等结构，易于通过吸笔、夹爪等自动化设备，进行批量吸取、转移，在对其进行压力传感器封装时，可以实现芯片的自动化贴装，提升产品的一致性，降低产品的工艺难度，缩减产品的综合生产成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明硅力敏感芯片剖面示意图。
图2是本发明的N型掺杂区域版图。
图3是本发明的P型轻掺杂区域版图。
图4是本发明的P型重掺杂区域版图。
图5是本发明的金属区域版图。
图6是本发明的N型掺杂区域、P型轻掺杂区域、P型重掺杂区域、金属区域版图叠加示意图。
图7是本发明的硅力敏感芯片加工工艺流程示意图。
图8是本发明硅力敏感芯片加工工艺流程图。
图9是本发明硅力敏芯片的封装工艺流程图。
其中，1、N型硅基体；2、第一介质层；3、N型掺杂区域；4、P型轻掺杂区域；5、P型重掺杂区域；6、N型外延层；7、第二介质层；8、第一引线孔；9、金属层；10、掩蔽层；11、第二引线孔；
101、N型硅基体上层；102、N型硅基体下层；301、N型掺杂区域版图；401、P型轻掺杂区域版图；501、P型重掺杂区域版图；901、电源正极金属垫版图；902、信号输出正极金属垫版图；903、电源负极金属垫版图；904、信号输出负极金属垫版图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一：
本实施例提供一种硅力敏感芯片，包括：N型硅基体1、第一介质层2、N型掺杂区域3、P型轻掺杂区域4、P型重掺杂区域5、N型外延层6、第二介质层7、第一引线孔8、金属层9、掩蔽层10、第二引线孔11；
第一介质层2的材料为二氧化硅，包埋于N型硅基体1中，形成了N型硅基体上层101、第一介质层2、N型硅基体下层102的三层结构；
N型掺杂区域3形成于N型硅基体上层101表面，掺杂离子种类为磷、砷等，N型掺杂区域3的体电阻率低于N型硅基体1的体电阻率；
P型轻掺杂区域4形成于N型硅基体上层101表面，掺杂离子种类为硼等；
P型重掺杂区域5形成于N型硅基体上层101表面，掺杂离子种类为硼等，离子掺杂浓度大于P型轻掺杂区域4的离子掺杂浓度，即P型重掺杂区域5的体电阻率低于P型轻掺杂区域4的体电阻率
N型外延层6形成于N型硅基体上层101的上方，覆盖了N型硅基体上层101、N型掺杂区域3、P型轻掺杂区域4、P型重掺杂区域5，N型外延层6的体电阻率与N型硅基体1相当；
第二介质层7形成于N型外延层6的上方，材料为二氧化硅；
第一引线孔8是通过将N型外延层6和第二介质层7的部分结构被去除而形成的，从而使得N型掺杂区域3和P型重掺杂区域5部分暴露出来，以便于N型掺杂区域3和P型重掺杂区域5与金属层9形成电连接。
金属层9形成于第二介质层7上方，通过第一引线孔8分别与P型重掺杂区域5、N型掺杂区域3形成电连接；通过金属层9电连接，N型外延层6、N型掺杂区域3、N型硅基体上层101，在硅力敏感芯片使用时会被持续施加正电压偏置，形成片内PN结结构，将位于P型轻掺杂区域4的压敏电阻物理上可以有效的减小器件工作时的漏电流，提升器件的信号稳定性。
掩蔽层10形成于第二介质层7和金属层9上方，材料为氮化硅，用于屏蔽外界环境对芯片电信号的干扰。
第二引线孔11是通过将掩蔽层10的部分结构被去除而形成的，从而使得金属层9部分暴露出来，以便于在芯片使用时，将金属层9与外界输入/输出端子形成电连接。
图2-图6为本实施例的硅力敏感芯片关键区域：N型掺杂区域、P型轻掺杂区域、P型重掺杂区域、金属区域的版图及版图叠加。
如图2、图6所示，N型掺杂区域版图301，位于电源正极金属垫版图901内部。N型掺杂区域版图301，其版图形状可以为正方形，也可以为其他形状，如圆形、矩形等。
如图3、图6所示，P型轻掺杂区域版图401，为四个中心对称的、位于芯片中心位置的曲流形状图案构成。P型轻掺杂区域版图401的短边部分与所述P型重掺杂区域版图501重合。
如图4、图6所示，P型重掺杂区域版图501除了与P型轻掺杂区域版图401的短边部分重合的区域外，也包括用于连接P型轻掺杂区域版图401和金属垫区域901-904的连接段。
如图5、图6所示，金属区域版图包括901、电源正极金属垫版图；902、信号输出正极金属垫版图；903、电源负极金属垫版图；904、信号输出负极金属垫版图，共计四个输入/输出端子，用于后续与外界输入/输出端子连接，实现电信号的传输。
本实施例的硅力敏感芯片的制备步骤均可通过IC工艺完成，而不涉及到MEMS加工工艺。可以选择在CMOS工艺线上进行流片加工，也可以选择在MEMS工艺线上进行流片加工，这为芯片的使用者提供了更多的选择空间。而且，若采用CMOS工艺线，则所选用初始晶圆的直径，可以从MEMS工艺路线常用的6英寸提高至8英寸或12英寸，从而降低单颗芯片的成本。
本发明的芯片，其表面无梁、岛、槽、腔体等结构，易于通过吸笔、夹爪等自动化设备，进行批量吸取、转移，在对其进行压力传感器封装时，可以实现芯片的自动化贴装，提升产品的一致性，降低产品的工艺难度，缩减产品的综合生产成本。
实施例二：
本实施例提供一种硅力敏感芯片的制备方法，参见图8，所述方法包括：
S1、N型(100)晶圆准备；
以N型晶圆为起始，晶面为(100)，直径可以为6英寸、8英寸或12英寸。
起始晶圆的直径尺寸越大，分摊至单颗芯片的制造成本越低。通常MEMS压力传感器工艺线常用6英寸晶圆，IC工艺线常用8英寸或12英寸工艺线，后者更具备成本优势。
S2、第一介质层制备；
第一介质层制备方法为氧离子注入制备，通过离子注入的工艺，将氧离子注入N型晶圆内，形成包埋于N型晶圆内部的氧离子掺杂区域。
之后，晶圆经过高温退火，氧离子掺杂区域可形成致密的、均匀的氧化硅层，即第一介质层。
第一介质层的作用为隔离N型硅基体上层和N型硅基体下层，以减小外界环境，尤其是移动离子对N型硅基体上层中电路电信号的影响。
第一介质层的厚度为100-1000纳米。
S3、N型掺杂层制备；
N型掺杂层通过离子注入的工艺进行制备，将磷、砷等杂质离子注入N型硅基体上层，形成N型掺杂层。
N型掺杂层与电源正极金属垫连接，当器件通电使用时，形成的片内PN结，可以有效的减小漏电流，实现对其包覆的由P-轻掺杂区域构成的压敏电阻的电信号保护。
N型掺杂层的有效厚度为0.2-5μm。
S4、P型轻掺杂层制备；
P型轻掺杂层通过离子注入的工艺进行制备，将硼等杂质离子注入N型硅基体上层，形成P型轻掺杂层。
P型轻掺杂层用于构成压敏元件，实现感知外界应力载荷，并将之转化为电信号的功能。
P型轻掺杂层在芯片空间上，除了与之连接的P型重掺杂区域外，四周均被N型区域包覆，包括N型硅基体上层、N型外延层，在器件工作时，可以形成片内PN结，实现对其的保护。
P型轻掺杂层的有效厚度为0.2-2μm。
S5、P型重掺杂层制备；
P型重掺杂层通过离子注入的工艺进行制备，将硼等杂质离子注入N型硅基体上层，形成P型重掺杂层。
P型重掺杂层的掺杂浓度高于P型轻掺杂层。
P型重掺杂层因电阻率低，可等效于导体，用于实现P型轻掺杂层与金属层之间的电连接。
不使用金属层与P型轻掺杂层直接连接的原因是金属层，如铝，与硅的热膨胀系数差别很大，会造成较大的热应力，影响器件的性能。
P型重掺杂层的有效厚度为0.2-5μm。
S6、N型外延层制备；
N型外延层通过外延的工艺进行制备，将N型硅外延生长于N型硅基体上层的上方，覆盖N型掺杂层、P型轻掺杂层、P型重掺杂层。
N型外延层为单晶硅，晶向与基体硅一致，为(100)。
N型外延层的厚度为0.2-5μm。
N型外延层的电阻率与N型硅基体上层相当。
S7、第二介质层制备；
第二介质层通过化学气相沉积法或热氧化法制备。
第二介质层成分为氧化硅。
第二介质层的厚度为0.2-1μm。
第二介质层的作用为实现N型外延层与掩蔽层的缓冲，减小掩蔽层热应力对N型外延层及N型外延层下方的P型轻掺杂层的影响。
S8、第一引线孔制备；
第一引线孔通过干法刻蚀的方法制备。
第一引线孔的位置为P型重掺杂层上方，通过干法刻蚀工艺去除部分包埋P型重掺杂层的N型外延层材料，将P型重掺杂层部分暴露出来，以实现S9工序金属层制备过程中，金属层与P型重掺杂层的电连接。
S9、金属层制备；
金属层通过物理气相沉积法、溅射法、剥离法等方法制备。
金属层的成分为铝、金、铂、钛铂金等。
金属层的厚度为1-3μm。
金属层的作用为形成输入/输出端子，后续通过引线键合等工艺，实现芯片与外界的电连接。
S10、掩蔽层制备；
掩蔽层通过化学气相沉积法制备。
掩蔽层成分为氮化硅。
掩蔽层的厚度为0.2-1μm。
掩蔽层的作用为屏蔽外界环境对芯片电信号的干扰。
S11、第二引线孔制备；
第二引线孔通过干法刻蚀的方法制备。
第二引线孔的位置为金属层上方，通过干法刻蚀工艺去除部分包埋金属层的掩蔽层，将金属层部分暴露出来，以保证在后续可以通过引线键合等工艺，实现芯片与外界的电连接。
S12、背面减薄；
将芯片背面减薄，减薄区域为N型硅基体下层的下方。
减薄的方法包括化学机械研磨、机械研磨等。
减薄后的芯片厚度为10-50μm。
本实施例的制备步骤均可通过IC工艺完成，可以选择在CMOS工艺线上进行流片加工，也可以选择在MEMS工艺线上进行流片加工，这为芯片的使用者提供了更多的选择空间。
而且，若采用CMOS工艺线，则所选用初始晶圆的直径，可以从MEMS工艺路线常用的6英寸提高至8英寸或12英寸，从而降低单颗芯片的成本。
实施例三：一种硅力敏感芯片的封装方法
本实施例提供一种硅力敏感芯片的封装方法，参见图9，所述方法包括：
S13、金属端子表面处理
本发明的硅力敏芯片，主要用于金属微熔型压力传感器，硅力敏芯片为敏感元件，需要将其装配至感压元件上，实现硅力敏芯片的封装，方可实现对外界压力等信号的感应。
金属端子为感压元件，需要对其贴装硅力敏芯片的一面进行表面处理。
表面处理的方法为喷砂。
喷砂砂料种类包括氧化铝、氧化锆等陶瓷材料。
喷砂后金属端子的表面粗糙度为2-10μm。
表面处理工序中还包括金属端子喷砂后的清洗、烘干工序。
清洗溶剂为水、酒精等。
S14、玻璃浆料印刷烧结
玻璃是用于实现硅力敏芯片和金属端子机械连接的材料，其优点在于可通过印刷玻璃浆料方法实现可控的图案、在300℃的常规应用环境下有高稳定性、应力传导损失小等。
玻璃浆料印刷采用钢网印刷法。
烧结采用隧道炉法，通过控制隧道炉多个温区的温度、时间，优化温度曲线，将印刷的玻璃浆料中的有机溶剂除去，得到均匀、一致、图案可控的玻璃层。
烧结后的玻璃层的厚度为30-150μm。
S15、芯片自动化贴装
本发明的硅力敏感芯片，为实心的体结构，其表面无梁、岛、槽、腔体等结构，可以通过吸笔、夹爪等生产装置辅助进行自动化生产。
在进行自动化贴装时，为了防止贴装好芯片的金属端子在转运过程中的因振动导致其上方的芯片位置移动，需要在玻璃层上方喷涂具有粘度、无毒、易挥发的液体作为临时粘附剂。
可选择的临时粘附剂包括各类沸点不高于400℃的植物性油，如橄榄油等。
本工序将硅力敏感芯片贴装至完成玻璃浆料印刷烧结的金属端子上的玻璃层上方，相较于人工作业，可以提升产品的一致性，降低工艺难度，缩减产品的综合成本。
S16、玻璃层二次烧结
在S15工序中，芯片通过临时粘附剂被暂时固定于金属端子的玻璃层上方。
在本工序，需要再次进行烧结。
烧结方法为隧道炉法。
在过隧道炉时，在小于400℃时，临时粘附剂挥发完毕，芯片落入玻璃层上方。
随后，温度进一步升高，玻璃层开始软化，芯片会部分沉入玻璃层内。
在温度峰值保持的时间通过工艺控制，既需要保证芯片沉入玻璃层足够多的空间，又需要保证芯片不被玻璃淹没。
最后，温度回到室温，芯片和金属端子通过玻璃层实现机械连接。
可选的，完成二次烧结后，部分产品出于稳定性的考虑，会进行老化。
老化时间可选10-48h。
老化温度可选150-300℃。
至此，芯片封装完成。
S17、位置度和性能检测
需要对完成封装的产品进行质量检测。
位置度检测主要包括芯片贴装的位置度、角度等。
位置度检测方法为AOI(Automated Optical Inspection，自动光学检测)机台。
性能检测主要包括芯片的零位电压输出、电阻值等。
性能检测方法为探针台。
S18、终检
产品打包入库前的最后一道检测，主要检测产品的外观。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种硅力敏感芯片，其特征在于，所述芯片包括：N型硅基体(1)、第一介质层(2)、N型掺杂区域(3)、P型轻掺杂区域(4)、P型重掺杂区域(5)、N型外延层(6)、第二介质层(7)、第一引线孔(8)、金属层(9)、掩蔽层(10)、第二引线孔(11)；
所述第一介质层(2)包埋于所述N型硅基体(1)中，形成了N型硅基体上层(101)、第一介质层(2)、N型硅基体下层(102)的三层结构；
所述N型掺杂区域(3)形成于所述N型硅基体上层(101)表面，所述N型掺杂区域(3)的体电阻率低于所述N型硅基体(1)的体电阻率；
所述P型轻掺杂区域(4)形成于所述N型硅基体上层(101)表面；
所述P型重掺杂区域(5)形成于所述N型硅基体上层(101)表面，离子掺杂浓度大于所述P型轻掺杂区域(4)的离子掺杂浓度；
所述N型外延层(6)形成于所述N型硅基体上层(101)的上方，覆盖了所述N型硅基体上层(101)、N型掺杂区域(3)、P型轻掺杂区域(4)、P型重掺杂区域(5)；
所述第二介质层(7)形成于所述N型外延层(6)的上方；
所述金属层(9)形成于所述第二介质层(7)上方，通过所述第一引线孔(8)分别与所述P型重掺杂区域(5)、所述N型掺杂区域(3)形成电连接；
所述掩蔽层(10)形成于所述第二介质层(7)和金属层(9)上方，屏蔽外界环境对芯片电信号的干扰；
所述第二引线孔(11)用于将所述金属层(9)部分暴露，使用时将所述金属层(9)与外界输入/输出端子形成电连接。
2.根据权利要求1所述的硅力敏感芯片，其特征在于，所述P型轻掺杂区域(4)为四个中心对称的、位于芯片中心位置的曲流形状图案，所述P型轻掺杂区域(4)的短边部分与所述P型重掺杂区域(5)重合。
3.根据权利要求2所述的硅力敏感芯片，其特征在于，所述金属层(9)的包括：电源正极金属垫(901)、信号输出正极金属垫(902)、电源负极金属垫(903)和信号输出负极金属垫(904)，分别与所述P型重掺杂区域(5)连接。
4.根据权利要求1所述的硅力敏感芯片，其特征在于，所述第一介质层(2)的材料包括：二氧化硅。
5.根据权利要求1所述的硅力敏感芯片，其特征在于，所述N型掺杂区域(3)的掺杂离子种类包括：磷、砷。
6.根据权利要求1所述的硅力敏感芯片，其特征在于，所述P型轻掺杂区域(4)和P型重掺杂区域(5)的掺杂离子种类包括：硼。
7.根据权利要求1所述的硅力敏感芯片，其特征在于，所述掩蔽层(10)的材料包括：氮化硅。
8.一种硅力敏感芯片的制备方法，其特征在于，用于制备权利要求1-7任一项所述的硅力敏感芯片，所述方法包括：
步骤1：准备N型晶圆；
步骤2：通过离子注入的工艺，将氧离子注入所述N型晶圆内，形成包埋于所述N型晶圆内部的氧离子掺杂区域，然后经过高温退火，所述氧离子掺杂区域形成致密的、均匀的氧化硅层，形成N型硅基体上层(101)、第一介质层(2)、N型硅基体下层(102)的三层结构；
步骤3：将离子注入所述N型硅基体上层(101)，形成N型掺杂区域(3)；
步骤4：将离子注入所述N型硅基体上层(101)，形成P型轻掺杂区域(4)；
步骤5：将离子注入所述N型硅基体上层(101)，形成P型重掺杂区域(5)，所述P型重掺杂区域(5)的掺杂浓度高于所述P型轻掺杂区域(4)；
步骤6：通过外延工艺，将N型硅外延生长于所述N型硅基体上层(101)的上方，覆盖所述N型掺杂区域(3)、P型轻掺杂区域(4)和P型重掺杂区域(5)，形成N型外延层(6)；
步骤7：通过化学气相沉积法或热氧化法，在所述N型外延层(6)上形成第二介质层(7)；
步骤8：制备第一引线孔，通过干法刻蚀所述N型外延层(6)和第二介质层(7)，将所述P型重掺杂区域(5)和N型掺杂区域(3)部分暴露出来；
步骤9：在所述第二介质层(7)制备金属层(9)，所述金属层(9)与所述P型重掺杂区域(5)和N型掺杂区域(3)形成电连接；
步骤10：在所述金属层(9)上制备掩蔽层(10)；
步骤11：通过干法刻蚀在所述掩蔽层(10)进行刻蚀，将所述金属层部分暴露；
步骤12：将芯片背面减薄，减薄区域为所述N型硅基体下层(102)的下方。
9.一种硅力敏感芯片的封装方法，其特征在于，用于封装权利要求1-7任一项所述的硅力敏感芯片，包括：
步骤一：对金属端子表面进行喷砂、清洗和烘干处理；
步骤二：在处理后的金属端子表面进行玻璃浆料印刷烧结；
步骤三：使用临时粘附剂，将所述硅力敏感芯片贴装至所述玻璃浆料印刷烧结的玻璃层上方；
步骤四：进行玻璃层二次烧结，所述硅力敏感芯片和所述金属端子通过玻璃层实现机械连接；
步骤五：对封装好的产品进行质量检测。
10.根据权利要求9所述的硅力敏感芯片的封装方法，其特征在于，所述玻璃层二次烧结后还进行老化，老化时间为：10-48h，老化温度为150-300℃。
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