CN116646381A - 一种高效能的sgtmosfet器件及其制备方法 - Google Patents
一种高效能的sgtmosfet器件及其制备方法 Download PDFInfo
- Publication number
- CN116646381A CN116646381A CN202310926380.0A CN202310926380A CN116646381A CN 116646381 A CN116646381 A CN 116646381A CN 202310926380 A CN202310926380 A CN 202310926380A CN 116646381 A CN116646381 A CN 116646381A
- Authority
- CN
- China
- Prior art keywords
- source
- polycrystalline silicon
- epitaxial layer
- sgtmosfet
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000003287 optical effect Effects 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 23
- 238000012937 correction Methods 0.000 claims description 12
- 238000013527 convolutional neural network Methods 0.000 claims description 10
- 238000012549 training Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000001376 precipitating effect Effects 0.000 claims description 6
- 238000012360 testing method Methods 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000005457 optimization Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000009825 accumulation Methods 0.000 abstract description 4
- 230000009286 beneficial effect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 230000004075 alteration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H01L29/0603—
-
- H01L29/0684—
-
- H01L29/4236—
-
- H01L29/66477—
-
- H01L29/78—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种高效能的SGTMOSFET器件，包括衬底,衬底上生长有外延层，外延层上刻蚀有沟槽，沟槽内沉淀有源极多晶硅，源极多晶硅与沟槽内壁之间填充有氮化硅，氮化硅外侧设置参杂区，且参杂区位于外延层内，源极多晶硅上方沉淀有栅极多晶硅，栅极多晶硅外侧设置有基区和源区，且基区、源区位于外延层、参杂区上方，栅极多晶硅设置介质层。本发明通过在外延层内设置参杂区，当栅极多晶硅的电压值达到阈值时，参杂区靠近沟槽的一侧形成反型层沟道，基区靠近沟槽的一侧形成多子空穴积累层，在漏极金属接负电位的反向偏压下，电流从基区经参杂区流向外延层，最终抵达漏极金属，通过设置参杂区形成反型层沟道减小了半导体功率开关器件的导通电阻。
Description
技术领域
本发明涉及于半导体功率器件技术领域，具体为一种高效能的SGTMOSFET器件及其制备方法。
背景技术
具有屏蔽栅沟槽(Shield Gate Trench，SGT)结构的功率MOSFET器件是目前最先进的功率MOSFET器件技术，降低了系统的导通损耗和开关损耗，提高了系统使用效率。
但计算应用需要功率MOSFET在很高的开关频率下运行。因此，需要一种可以在高速下开关且具有较低的导通电阻的半导体功率开关器件。
发明内容
针对现有技术的不足，本发明提供了一种高效能的SGTMOSFET器件及其制备方法，解决了上述背景技术中提出的问题。
为实现以上目的，本发明通过以下技术方案予以实现：
一种高效能的SGTMOSFET器件，其特征在于：包括衬底,衬底上生长有外延层，外延层上刻蚀有沟槽，沟槽内沉淀有源极多晶硅，源极多晶硅与沟槽内壁之间填充有氮化硅，氮化硅外侧设置参杂区，且参杂区位于外延层内，源极多晶硅上方沉淀有栅极多晶硅，栅极多晶硅外侧设置有基区和源区，且基区、源区位于外延层、参杂区上方，栅极多晶硅设置介质层。
优选的，衬底下方设置漏极金属，基区、介质层、源区上方设置有源极金属。
优选的，沟槽内壁与氮化硅之间形成有第一氧化层，源极多晶硅与氮化硅、栅极多晶硅之间形成第二氧化层。
优选的，参杂区下端高度高于沟槽下端高度。
一种高效能的SGTMOSFET器件制备方法，用于制备的一种高效能的SGTMOSFET器件。
优选的，包括以下步骤：
S1：提供衬底，在衬底上生长外延层；
S2：在外延层上进行刻蚀形成沟槽，并形成第一氧化层，之后，在沟槽内填充氮化硅；
S3：蚀刻氮化硅，待蚀刻位氧化后沉淀源极多晶硅；
S4：刻蚀源极多晶硅，形成第二氧化层；
S5：沉淀栅极多晶硅；
S6：在外延层内注入硼，形成参杂区；
S7：离子注入形成基区、源区；
S8：沉淀形成介质层；
S9：形成漏极金属、源极金属。
优选的，在步骤S2中，在外延层上通过光刻刻蚀工艺进行刻蚀形成沟槽。
优选的，在步骤S9中，漏极金属、源极金属均进行钝化处理，且对漏极金属、源极金属进行减薄处理。
优选的，对漏极金属、源极金属减薄处理遵循以下方法，包括：
S91：确定减薄测试训练集，并获取减薄测试训练集包括的图形数据及漏极金属、源极金属的轮廓数据；
S92：根据图形数据确定对应的模拟光学图像数据；
S93：根据图形数据、漏极金属、源极金属的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及图像阈值，得到光学邻近修正的减薄模型；
优选的，光学邻近修正的减薄模型包括：
S931：在预设的阈值范围内，确定多个光学图像预选值；
S932：根据图形数据、漏极金属、源极金属的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及多个光学图像预选值，得到与光学图像预选值对应的待选减薄模型；
S933：确定全部的待选蚀刻模型对应的损失函数值，并将最小的损失函数值对应的待选蚀刻模型作为光学邻近修正的蚀刻模型；
S934：根据模拟光学图像数据中的代表点位的光学图像值，确定误差值的最小值对应的优化光学图像阈值：
S935：根据图形数据、漏极金属、源极金属轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及优化图像阈值，得到待修正蚀刻模型；
S936：根据优化光学图像阈值，在阈值范围内，通过单参数优化算法得到最终图像阈值及与最终图像阈值对应的光学邻近修正的减薄模型。
相比现有技术，本发明至少包括以下有益效果：
本发明通过在外延层内设置参杂区，当栅极多晶硅的电压值达到阈值时，参杂区靠近沟槽的一侧形成反型层沟道，基区靠近沟槽的一侧形成多子空穴积累层，在漏极金属接负电位的反向偏压下，电流从基区经参杂区流向外延层，最终抵达漏极金属，通过设置参杂区形成反型层沟道减小了半导体功率开关器件的导通电阻。
附图说明
图1为本发明的主体结构示意图制备流程图；
图2为本发明的制备流程图；
图3为本发明的减薄处理方法流程图；
图4为本发明的减薄模型流程图。
图中：1、漏极金属；2、衬底；3、沟槽；4、氮化硅；5、源极多晶硅；6、栅极多晶硅；7、基区；8、外延层；9、参杂区；10、介质层；11、源区；12、源极金属。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
实施例1
请参阅图1，本发明提供一种技术方案：一种高效能的SGTMOSFET器件，包括衬底2,衬底2上生长有外延层8，外延层8上刻蚀有沟槽3，沟槽3内沉淀有源极多晶硅5，源极多晶硅5与沟槽3内壁之间填充有氮化硅4，氮化硅4外侧设置参杂区9，且参杂区9位于外延层8内，源极多晶硅5上方沉淀有栅极多晶硅6，栅极多晶硅6外侧设置有基区7和源区11，且基区7、源区11位于外延层8、参杂区9上方，栅极多晶硅6设置介质层10。
优选的，衬底2下方设置漏极金属1，基区7、介质层10、源区11上方设置有源极金属12。
优选的，沟槽3内壁与氮化硅4之间形成有第一氧化层，源极多晶硅5与氮化硅4、栅极多晶硅6之间形成第二氧化层。
优选的，参杂区9下端高度高于沟槽3下端高度。
上述方案的工作原理及有益效果：
本发明通过在外延层8内设置参杂区9，当栅极多晶硅6的电压值达到阈值时，参杂区9靠近沟槽3的一侧形成反型层沟道，基区7靠近沟槽3的一侧形成多子空穴积累层，在漏极金属1接负电位的反向偏压下，电流从基区7经参杂区9流向外延层8，最终抵达漏极金属1，通过设置参杂区9形成反型层沟道减小了半导体功率开关器件的导通电阻。
实施例2
请参阅图2，一种高效能的SGTMOSFET器件制备方法，用于制备的一种高效能的SGTMOSFET器件。
包括以下步骤：
S1：提供衬底2，在衬底2上生长外延层8；
S2：在外延层8上进行刻蚀形成沟槽3，并形成第一氧化层，之后，在沟槽3内填充氮化硅4；
S3：蚀刻氮化硅4，待蚀刻位氧化后沉淀源极多晶硅5；
S4：刻蚀源极多晶硅5，形成第二氧化层；
S5：沉淀栅极多晶硅6；
S6：在外延层8内注入硼，形成参杂区9；
S7：离子注入形成基区7、源区11；
S8：沉淀形成介质层10；
S9：形成漏极金属1、源极金属12。
优选的，在步骤S2中，在外延层8上通过光刻刻蚀工艺进行刻蚀形成沟槽3。
优选的，在步骤S9中，漏极金属1、源极金属12均进行钝化处理，且对漏极金属1、源极金属12进行减薄处理。
上述方案的工作原理及有益效果：
本发明通过在外延层8内设置参杂区9，当栅极多晶硅6的电压值达到阈值时，参杂区9靠近沟槽3的一侧形成反型层沟道，基区7靠近沟槽3的一侧形成多子空穴积累层，在漏极金属1接负电位的反向偏压下，电流从基区7经参杂区9流向外延层8，最终抵达漏极金属1，通过设置参杂区9形成反型层沟道减小了半导体功率开关器件的导通电阻。
实施例3
请参阅图3-4，在上述实施例2的基础上，对漏极金属1、源极金属12减薄处理遵循以下方法，包括：
S91：确定减薄测试训练集，并获取减薄测试训练集包括的图形数据及漏极金属1、源极金属12的轮廓数据；
S92：根据图形数据确定对应的模拟光学图像数据；
S93：根据图形数据、漏极金属1、源极金属12的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及图像阈值，得到光学邻近修正的减薄模型；
优选的，光学邻近修正的减薄模型包括：
S931：在预设的阈值范围内，确定多个光学图像预选值；
S932：根据图形数据、漏极金属1、源极金属12的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及多个光学图像预选值，得到与光学图像预选值对应的待选减薄模型；
S933：确定全部的待选蚀刻模型对应的损失函数值，并将最小的损失函数值对应的待选蚀刻模型作为光学邻近修正的蚀刻模型；
S934：根据模拟光学图像数据中的代表点位的光学图像值，确定误差值的最小值对应的优化光学图像阈值：
S935：根据图形数据、漏极金属1、源极金属12轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及优化图像阈值，得到待修正蚀刻模型；
S936：根据优化光学图像阈值，在阈值范围内，通过单参数优化算法得到最终图像阈值及与最终图像阈值对应的光学邻近修正的减薄模型。
上述技术方案的工作原理及有益效果为：
本发明在对漏极金属1、源极金属12进行减薄处理时通过专用减薄处理方法进行处理，利用光学图像训练模型对漏极金属1、源极金属12进行减薄处理，节省了模型训练成本，缩短了模型训练时间，同时，基于卷积神经网络训练的蚀刻模型具有很高的准确度，有利于提高成品的品质。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性，此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (10)
1.一种高效能的SGTMOSFET器件，其特征在于：
包括衬底（2）,衬底（2）上生长有外延层（8），外延层（8）上刻蚀有沟槽（3），沟槽（3）内沉淀有源极多晶硅（5），源极多晶硅（5）与沟槽（3）内壁之间填充有氮化硅（4），氮化硅（4）外侧设置参杂区（9），且参杂区（9）位于外延层（8）内，源极多晶硅（5）上方沉淀有栅极多晶硅（6），栅极多晶硅（6）外侧设置有基区（7）和源区（11），且基区（7）、源区（11）位于外延层（8）、参杂区（9）上方，栅极多晶硅（6）设置介质层（10）。
2.根据权利要求1所述的一种高效能的SGTMOSFET器件，其特征在于：
衬底（2）下方设置漏极金属（1），基区（7）、介质层（10）、源区（11）上方设置有源极金属（12）。
3.根据权利要求1所述的一种高效能的SGTMOSFET器件，其特征在于：
沟槽（3）内壁与氮化硅（4）之间形成有第一氧化层，源极多晶硅（5）与氮化硅（4）、栅极多晶硅（6）之间形成第二氧化层。
4.根据权利要求1所述的一种高效能的SGTMOSFET器件，其特征在于：
参杂区（9）下端高度高于沟槽（3）下端高度。
5.一种高效能的SGTMOSFET器件制备方法，其特征在于：
用于制备如权利要求1-4任一项所述的一种高效能的SGTMOSFET器件。
6.根据权利要求5所述的一种高效能的SGTMOSFET器件制备方法，其特征在于：
包括以下步骤：
S1：提供衬底（2），在衬底（2）上生长外延层（8）；
S2：在外延层（8）上进行刻蚀形成沟槽（3），并形成第一氧化层，之后，在沟槽（3）内填充氮化硅（4）；
S3：蚀刻氮化硅（4），待蚀刻位氧化后沉淀源极多晶硅（5）；
S4：刻蚀源极多晶硅（5），形成第二氧化层；
S5：沉淀栅极多晶硅（6）；
S6：在外延层（8）内注入硼，形成参杂区（9）；
S7：离子注入形成基区（7）、源区（11）；
S8：沉淀形成介质层（10）；
S9：形成漏极金属（1）、源极金属（12）。
7.根据权利要求6所述的一种高效能的SGTMOSFET器件制备方法，其特征在于：
在步骤S2中，在外延层（8）上通过光刻刻蚀工艺进行刻蚀形成沟槽（3）。
8.根据权利要求6所述的一种高效能的SGTMOSFET器件制备方法，其特征在于：
在步骤S9中，漏极金属（1）、源极金属（12）均进行钝化处理，且对漏极金属（1）、源极金属（12）进行减薄处理。
9.根据权利要求8所述的一种高效能的SGTMOSFET器件制备方法，其特征在于：
对漏极金属（1）、源极金属（12）减薄处理遵循以下方法，包括：
S91：确定减薄测试训练集，并获取减薄测试训练集包括的图形数据及漏极金属（1）、源极金属（12）的轮廓数据；
S92：根据图形数据确定对应的模拟光学图像数据；
S93：根据图形数据、漏极金属（1）、源极金属（12）的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及图像阈值，得到光学邻近修正的减薄模型。
10.根据权利要求9所述的一种高效能的SGTMOSFET器件制备方法，其特征在于：
光学邻近修正的减薄模型包括：
S931：在预设的阈值范围内，确定多个光学图像预选值；
S932：根据图形数据、漏极金属（1）、源极金属（12）的轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及多个光学图像预选值，得到与光学图像预选值对应的待选减薄模型；
S933：确定全部的待选蚀刻模型对应的损失函数值，并将最小的损失函数值对应的待选蚀刻模型作为光学邻近修正的蚀刻模型；
S934：根据模拟光学图像数据中的代表点位的光学图像值，确定误差值的最小值对应的优化光学图像阈值：
S935：根据图形数据、漏极金属（1）、源极金属（12）轮廓数据及模拟光学图像数据，通过原始卷积神经网络模型及优化图像阈值，得到待修正蚀刻模型；
S936：根据优化光学图像阈值，在阈值范围内，通过单参数优化算法得到最终图像阈值及与最终图像阈值对应的光学邻近修正的减薄模型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310926380.0A CN116646381A (zh) | 2023-07-27 | 2023-07-27 | 一种高效能的sgtmosfet器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310926380.0A CN116646381A (zh) | 2023-07-27 | 2023-07-27 | 一种高效能的sgtmosfet器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116646381A true CN116646381A (zh) | 2023-08-25 |
Family
ID=87625141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310926380.0A Pending CN116646381A (zh) | 2023-07-27 | 2023-07-27 | 一种高效能的sgtmosfet器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116646381A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
| CN113224148A (zh) * | 2021-04-29 | 2021-08-06 | 电子科技大学 | 具有氮化硅阻挡层的sgt器件及制备方法 |
| CN113594255A (zh) * | 2021-08-04 | 2021-11-02 | 济南市半导体元件实验所 | 沟槽型mosfet器件及其制备方法 |
| CN113990922A (zh) * | 2021-10-18 | 2022-01-28 | 深圳市威兆半导体有限公司 | 一种半导体纵向器件及其生产方法 |
| CN113990930A (zh) * | 2021-10-28 | 2022-01-28 | 电子科技大学 | 击穿电压温度系数可调的sgt-mosfet器件及制备方法 |
| CN114937692A (zh) * | 2022-07-25 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法 |
| CN115457350A (zh) * | 2022-11-08 | 2022-12-09 | 华芯程(杭州)科技有限公司 | 光学邻近修正的蚀刻模型训练方法及光学邻近修正方法 |
| CN115799339A (zh) * | 2022-12-28 | 2023-03-14 | 龙腾半导体股份有限公司 | 一种屏蔽栅沟槽mosfet结构及其制造方法 |
-
2023
- 2023-07-27 CN CN202310926380.0A patent/CN116646381A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
| CN113224148A (zh) * | 2021-04-29 | 2021-08-06 | 电子科技大学 | 具有氮化硅阻挡层的sgt器件及制备方法 |
| CN113594255A (zh) * | 2021-08-04 | 2021-11-02 | 济南市半导体元件实验所 | 沟槽型mosfet器件及其制备方法 |
| CN113990922A (zh) * | 2021-10-18 | 2022-01-28 | 深圳市威兆半导体有限公司 | 一种半导体纵向器件及其生产方法 |
| CN113990930A (zh) * | 2021-10-28 | 2022-01-28 | 电子科技大学 | 击穿电压温度系数可调的sgt-mosfet器件及制备方法 |
| CN114937692A (zh) * | 2022-07-25 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法 |
| CN115457350A (zh) * | 2022-11-08 | 2022-12-09 | 华芯程(杭州)科技有限公司 | 光学邻近修正的蚀刻模型训练方法及光学邻近修正方法 |
| CN115799339A (zh) * | 2022-12-28 | 2023-03-14 | 龙腾半导体股份有限公司 | 一种屏蔽栅沟槽mosfet结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101958283B (zh) | 获得交替排列的p型和n型半导体薄层结构的方法及结构 | |
| CN103151309B (zh) | 深沟槽功率mos器件及其制备方法 | |
| CN103151310B (zh) | 深沟槽功率mos器件及其制造方法 | |
| CN101834142A (zh) | 一种具有厚绝缘底部的沟槽及其半导体器件的制造方法 | |
| CN114420761A (zh) | 一种耐高压碳化硅器件及其制备方法 | |
| CN108172563A (zh) | 一种带有自对准接触孔的沟槽形器件及其制造方法 | |
| CN106653612B (zh) | 一种采用化学机械抛光技术制造ldmos器件的方法 | |
| CN112582477A (zh) | 一种低损耗和漏电的沟槽mos功率器件和制备方法 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN110797412A (zh) | Sgt mosfet结构及其工艺制造方法 | |
| CN103050405B (zh) | 一种dmos器件及其制作方法 | |
| CN112242446A (zh) | 一种mosfet终端结构及其制备方法 | |
| CN215578581U (zh) | 一种低压屏蔽栅mosfet器件 | |
| CN116646381A (zh) | 一种高效能的sgtmosfet器件及其制备方法 | |
| CN105355559A (zh) | 一种制备半导体器件的方法 | |
| CN206697482U (zh) | 一种沟槽金属－氧化物半导体 | |
| CN213878101U (zh) | 一种低损耗和漏电的沟槽mos功率器件 | |
| CN105097545A (zh) | 一种沟槽型vdmos器件及其制造方法 | |
| US11329147B2 (en) | Insulated gate bipolar transistor with epitaxial layer formed on recombination region | |
| CN209029387U (zh) | 一种超低功耗半导体功率器件 | |
| CN211480035U (zh) | 一种半导体器件 | |
| CN106340537A (zh) | 高集成度的低压沟槽栅dmos器件及制造方法 | |
| CN109004030B (zh) | 一种沟槽型mos器件结构及其制造方法 | |
| CN113517350A (zh) | 一种低压屏蔽栅mosfet器件及其制作方法 | |
| CN103021853B (zh) | 处理半导体器件的方法及半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |