CN115862513B - 移位寄存器及其驱动方法、扫描驱动电路和显示面板 - Google Patents

Abstract

本申请实施例提供了一种移位寄存器及其驱动方法、扫描驱动电路和显示面板，涉及显示面板技术领域。该移位寄存器包括：第一输出模块、第二输出模块、第三输出模块和第一耦合模块，第一输出模块响应于第一节点的导通电平，将第一电平电压信号传输至移位寄存器输出端；第二输出模块响应于第二节点的导通电平，将第二电平电压信号传输至移位寄存器输出端；在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第三输出模块响应于第三节点的导通电平，将第二电平电压信号传输至移位寄存器输出端。根据本申请实施例，能够有效改善移位寄存器的输出电平的拖尾问题，从而更好地改善了显示面板性能，提升了显示面板的显示效果以及竞争力。

Description

移位寄存器及其驱动方法、扫描驱动电路和显示面板

技术领域

本申请属于显示技术领域，尤其涉及一种移位寄存器及其驱动方法、扫描驱动电路和显示面板。

背景技术

在显示面板技术领域，为了实现扫描显示或其他功能，常常需要用到移位寄存器为像素电路提供电平信号。然而，由于移位寄存器工作时，对应开关模块往往无法完全导通，从而导致传输至移位寄存器输出端的电平达不到目标电压，产生拖尾现象，进而影响显示面板的显示效果。

发明内容

本申请实施例提供了一种移位寄存器及其驱动方法、扫描驱动电路和显示面板，能够有效改善移位寄存器的输出电平的拖尾问题。

第一方面，本申请实施例提供了一种移位寄存器，该移位寄存器包括：

第一输出模块，其控制端与第一节点电连接、其第一端与第一电平电压端电连接、其第二端与移位寄存器输出端电连接，用于响应于第一节点的导通电平，将第一电平电压端的第一电平电压信号传输至移位寄存器输出端；

第二输出模块，其控制端与第二节点电连接，其第一端与移位寄存器输出端电连接、其第二端和第二电平电压端电连接，用于响应于第二节点的导通电平，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端；

第三输出模块，其控制端与第三节点电连接、其第一端与移位寄存器输出端电连接、其第二端与第二电平电压端电连接；

第一耦合模块，第一耦合模块的第一端与第三节点电连接，第一耦合模块的第二端与第三输出模块的第一端电连接；

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第三输出模块响应于第三节点的导通电平，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

第二方面，本申请实施例提供了一种移位寄存器的驱动方法，应用于如本申请第一方面的实施方式提供的移位寄存器，该驱动方法包括：

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，向第三节点提供导通电平，以使第三输出模块响应于第三节点的导通电平，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

第三方面，本申请实施例提供了一种扫描驱动电路，该扫描驱动电路包括多个级联的如本申请第一方面的实施方式提供的移位寄存器。

第四方面，本申请实施例提供了一种显示面板，其特征在于，包括如本申请第三方面的实施方式提供的扫描驱动电路。

第五方面，本申请实施例提供了一种显示装置，该显示装置包括如本申请第四方面的实施方式提供的显示面板。

本申请实施例提供了一种移位寄存器及其驱动方法、扫描驱动电路和显示面板，针对现有移位寄存器中由于第二输出模块无法完全导通而产生的输出拖尾问题，本申请新增了第一耦合模块和第三输出模块，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，通过第一耦合模块将第三节点电位耦合拉低，第三输出模块响应于电位较低的第三节点的导通电平导通，能够将第二电平电压端的第二电平电压信号较好地传输至移位寄存器输出端，有效改善输出第二电平电压信号时的拖尾问题。这样一来，可以避免因第二输出模块无法完全导通而产生的输出拖尾现象，能够有效改善移位寄存器的输出电平的拖尾问题，从而更好地改善了显示面板性能，提升了显示面板的显示效果以及竞争力。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的移位寄存器的一种电路示意图；

图2为本申请实施例提供的移位寄存器的另一种电路示意图；

图3为本申请实施例提供的移位寄存器的又一种电路示意图；

图4为本申请实施例提供的移位寄存器的又一种电路示意图；

图5为本申请实施例提供的移位寄存器的又一种电路示意图；

图6为本申请实施例提供的移位寄存器的又一种电路示意图；

图7为本申请实施例提供的移位寄存器的又一种电路示意图；

图8为图7所示的移位寄存器的一种时序示意图；

图9是本申请实施例提供的移位寄存器的驱动方法的一种流程示意图；

图10是本申请实施例提供的移位寄存器的驱动方法的另一种流程示意图；

图11是本申请实施例提供的移位寄存器的驱动方法的又一种流程示意图；

图12为本申请实施例提供的显示面板的一种结构示意图；

图13为本申请实施例提供的显示装置的一种结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

需要说明的是，本申请实施例中的晶体管可以为N型晶体管，也可以为P型晶体管。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的栅极为高电平时，其第一极和第二极之间导通，N型晶体管的栅极为低电平时，其第一极和第二极之间关断。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的控制极为低电平时，其第一极和第二极之间导通，P型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。

在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。

在本申请实施例中，第一节点、第二节点和第三节点只是为了便于描述电路结构而定义的，第一节点、第二节点和第三节点并不是一个实际的电路单元。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：

如前所述，经本申请的发明人研究发现，在移位寄存器工作过程中，由于现有移位寄存器的电路特性，会使得用于控制输出的晶体管的阈值电压存在差异。如此，使得该输出晶体管无法完全导通，从而导致传输至移位寄存器输出端的电平达不到目标电压，进而导致移位寄存器输出电平产生拖尾。

鉴于发明人的上述研究发现，本申请实施例提供了一种移位寄存器及其驱动方法、扫描驱动电路和显示面板，能够有效解决相关技术中存在的移位寄存器输出电平拖尾的技术问题。下面首先对本申请实施例所提供的移位寄存器进行介绍。

图1为本申请实施例提供的移位寄存器的一种电路示意图。如图1所示，该移位寄存器10具体可以包括第一输出模块101、第二输出模块102、第三输出模块103和第一耦合模块104。第一输出模块101，其控制端与第一节点N1电连接、其第一端与第一电平电压端VGH电连接、其第二端与移位寄存器输出端OUT电连接。第二输出模块102，其控制端与第二节点N2电连接，其第一端与移位寄存器输出端OUT电连接、其第二端和第二电平电压端VGL电连接。第三输出模块103，其控制端与第三节点N3电连接、其第一端与移位寄存器输出端OUT电连接、其第二端与第二电平电压端VGL电连接。第一耦合模块104，第一耦合模块104的第一端与第三节点N3电连接，第一耦合模块104的第二端与第三输出模块103的第一端电连接。其中，数字驱动模块103的第二端可以理解为数字驱动模块103的驱动电流的输出端。示例性地，上述第一输出模块101、第二输出模块102和第三输出模块103均可以为晶体管，其控制端具体可以为晶体管的栅极。

在移位寄存器10具体工作过程时，上述第一输出模块101可以响应于第一节点N1的导通电平，将第一电平电压端VGH的第一电平电压信号传输至移位寄存器输出端OUT。上述第二输出模块102可以响应于第二节点N2的导通电平，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT。

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，在移位寄存器输出端OUT输出的第二电平电压信号的影响下，第一耦合模块104将第三节点N3的节点电位耦合拉低。这样，第三输出模块103响应于第三节点N3的导通电平导通，从而将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT，使得移位寄存器输出端OUT输出稳定无拖尾的第二电平电压信号。

需要说明，本申请中的第一电平电压端VHG的第一电平电压信号为截止电平，第二电平电压端VGL提供的第二电平电压信号为导通电平。

本申请实施例提供了一种移位寄存器10，针对现有移位寄存器中由于第二输出模块102无法完全导通而产生的输出拖尾问题，本申请新增了第一耦合模块104和第三输出模块103，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，通过第一耦合模块104将第三节点N3电位耦合拉低，第三输出模块103响应于电位较低的第三节点N3的导通电平导通，能够将第二电平电压端VGL的第二电平电压信号较好地传输至移位寄存器输出端OUT，有效改善输出第二电平电压信号时的拖尾问题。这样一来，可以避免因第二输出模块102无法完全导通而产生的输出拖尾现象，能够有效改善移位寄存器的输出电平的拖尾问题，从而更好地改善了显示面板性能，提升了显示面板的显示效果以及竞争力。

请参见图2，图2为本申请实施例提供的移位寄存器的另一种电路示意图。如图2所示，在一些更为具体的实施方式中，可选地，为了保障第二节点N2和第三节点N3各自节点电位的稳定，上述移位寄存器10还可以包括：

第一开关模块105，其控制端与第二电平电压端VGL电连接，其第一端与第二节点N2电连接，其第二端与第三节点N3电连接。

本实施例中，在第二节点N2和第三节点N3之间设置第一开关模块104，该第一开关模块104在第二电平电压端VGL的第二电平电压信号的作用下持续导通，从而保持常开状态。该常开状态的第一开关模块104在第二节点N2和第三节点N3之间起到电位阻断作用，从而可以确保在低电压状态下，第二节点N2和第三节点N3各自的节点电位保持不变。

请参见图3，图3为本申请实施例提供的移位寄存器的又一种电路示意图。如图3所示，在一些更为具体的实施方式中，可选地，上述移位寄存器10还可以包括：

第一存储模块106，第一存储模块106的第一端可以与第二节点N2电连接，第一存储模块106的第二端可以与第一时钟信号端XCK电连接。

具体地，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第一时钟信号端XCK输出高电平电压信号。此时，对于第二输出模块102自身的自举耦合，由于第二节点同时连接有该第一存储模块106，所以第二节点N2不会被拉低至低于第二电平电压端VGL的第二电平电压信号，第二输出模块102的控制端和第一端之间不存在压差，第二输出模块102最终没有导通。

需要补充地是，在后续第二电平电压信号输出阶段，当第二输出模块102需要导通，以将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT的情况下，上述第一时钟信号端XCK跳低输出低电平电压信号。此时，第一存储模块106在第一时钟信号端XCK输出电平的影响下，会将第二节点N2的节点电位拉低，从而使得第二输出模块102在第二节点N2的导通电平的控制下导通，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT。

请参见图4，图4为本申请实施例提供的移位寄存器的又一种电路示意图。如图4所示，在一些更为具体的实施方式中，可选地，为了更为合理地实现对移位寄存器输出电平的控制，上述移位寄存器10还可以包括：

第一输入模块107，其控制端与第二时钟信号端CK电连接，其第一端与移位寄存器输入端IN电连接，其第二端与第二节点N2电连接。

具体地，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第二时钟信号端CK提供导通电平，第一输入模块107在第二时钟信号端CK的控制下导通，从而将移位寄存器输入端IN的低电平电压信号写入至第二节点N2，第一开关模块105将第二节点N2的低电平电压信号传输至第三节点N3。

而由于在第一电平电压信号输出阶段切换至第二电平电压信号输出阶段的前一时刻，移位寄存器输出端OUT输出第一电平电压信号，该第一电平电压信号为截止电平，即第二输出模块102和第三输出模块103的第一端为截止电平。故此时第二输出模块102的控制端和第一端会短暂存在压差，第三输出模块103的控制端和第一端短暂存在压差，第二输出模块102和第三输出模块103短暂导通，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出的电平信号由第一电平电压信号切换至第二电平电压信号。

在移位寄存器输出端OUT输出的电平信号由第一电平电压信号切换至第二电平电压信号后，第一耦合模块104的第二端受到第三输出模块103的第一端电位(移位寄存器输出端OUT输出电平)影响，将第三节点N3的电位耦合拉低。最终，第三节点N3的节点被拉低至低于第二电平电压信号，第三输出模块103在第三节点N3的导通电平的控制下导通，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT，使得移位寄存器输出端OUT输出稳定无拖尾的第二电平电压信号。

请参见图5，图5为本申请实施例提供的移位寄存器的又一种电路示意图。如图5所示，在一些更为具体的实施方式中，可选地，上述第一输出模块101可以包括第一晶体管T1，第二输出模块102可以包括第二晶体管T2，第三输出模块103可以包括第三晶体管T3，第一耦合模块104可以包括第一耦合电容C1，第一开关模块105可以包括第四晶体管T4，其中：

第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第一电平电压端VGH电连接，第一晶体管T1的第二极与移位寄存器输出端OUT电连接。

第二晶体管T2的栅极与第二节点N2电连接，第二晶体管T2的第一极与移位寄存器输出端OUT电连接，第二晶体管T2的第二极与第二电平电压端VGL电连接。

第三晶体管T3的栅极与第三节点N3电连接，第三晶体管T3的第一极与移位寄存器输出端OUT电连接、第三晶体管T3的第二极与第二电平电压端VGL电连接。

第一耦合电容C1的第一极板与第三节点N3电连接，第一耦合电容C1的第二极板与第三晶体管T3的第一极电连接。

第四晶体管T4的栅极与第二电平电压端VGL电连接，第四晶体管T4的第一极与第二节点N2电连接，第四晶体管T4的第二极与第三节点N3电连接。

具体实现时，在移位寄存器10工作过程中，第一晶体管T1响应于第一节点N1的导通电平，将第一电平电压端VGH的第一电平电压信号传输至移位寄存器输出端OUT。上述第二晶体管T2响应于第二节点N2的导通电平，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT。

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第一耦合电容C1的第一极板受到移位寄存器输出端OUT输出的第二电平电压信号的影响，将与其第二极板电连接的第三节点N3的节点电位耦合拉低低至第二电平电压信号。这样，第三晶体管T3在第三节点N3的导通电平的控制下导通，将第二电平电压端VGL的第二电平电压信号传输至移位寄存器输出端OUT。同时，第四晶体管T4作为常开管，在第二节点N2和第三节点N3之间起到电压阻断作用，隔段了第二节点N2和第三节点N3的低电位连接，使得第三节点N3的电位不会受到第二节点N2的电位影响，从而在第一耦合电容C1的自举耦合作用下保持在低于第二电平电压信号的状态。

请参见图6，图6为本申请实施例提供的移位寄存器的又一种电路示意图。如图6所示，在一些更为具体的实施方式中，可选地，该移位寄存器10还可以包括第二输出模块108、第三输入模块109、第二存储模块110和第二开关模块111。

具体地，第二输入模块108的第一控制端与第一时钟信号端XCK电连接，第二输入模块108的第二控制端与第四节点N4电连接，第二输入模块108的第一端与第二节点N2电连接，第二输入模块108的第二端与第一电压电平端电连接。

第三输入模块109电连接于第一节点N1、第二节点N2、第四节点N4、第一电压电平端、第二电压电平端、第一时钟信号端XCK、第二时钟信号端CK，用于调节第一节点N1和第四节点N4的电位。

第二存储模块110，第二存储模块110的第一端与第四节点N4电连接。

第二开关模块111，第二开关模块111的控制端与第一时钟信号端XCK电连接，第二开关模块111的第一端与第二存储模块110的第二端电连接，第二开关模块111的第二端与第一节点N1电连接。

请参见图7，图7为本申请实施例提供的移位寄存器的又一种电路示意图。如图7所示，在一些更为具体的实施方式中，可选地，在一些可能的实施方式中，第二输入模块108还可以包括第五晶体管T5和第六晶体管T6，第三输入模块109还可以包括第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10，第二存储模块110可以包括第二存储电容C3，第二开关模块111可以包括第十一晶体管T11。

具体地，第五晶体管T5的栅极与第四节点N4电连接，第五晶体管T5的第一极与第一电平电压端VGH电连接，第五晶体管T5的第二极与第六晶体管T6的第一极电连接。第六晶体管T6的栅极与第一时钟信号端XCK电连接，第六晶体管T6的第二极与第二节点N2电连接。第七晶体管T7的栅极与第二节点N2电连接，第七晶体管T7的第一极与第一电压电平端电连接，第七晶体管T7的第二极与第一节点N1电连接。第八晶体管T8的栅极与第四节点N4电连接，第八晶体管T8的第一极与第二存储电容C3的第二极板电连接，第八晶体管T8的第二极与第一时钟信号端XCK电连接。第九晶体管T9的栅极与第二节点N2电连接，第九晶体管T9的第一极与第四节点N4电连接，第九晶体管T9的第二极与第二时钟信号端CK电连接。第十晶体管T10的栅极与第二时钟信号端CK电连接，第十晶体管T10的第一极与第四节点N4电连接，第十晶体管T10的第二极与第二电平电压端VGL电连接。第二存储电容C3的第一极板与第四节点N4电连接，第二存储电容C3的第二极板与第十一晶体管T11的第一极电连接。第十一晶体管T11的栅极与第一时钟信号端XCK电连接，第十一晶体管T11的第二极与第一节点N1电连接。

为了便于理解本申请提供的移位寄存器，下面结合一些具体的应用实施例进行说明。

请继续参见图9，根据本申请的一些实施例，可选地，本实施例提供的移位寄存器10中，除去上述实施例中的第二输入模块108包括的第五晶体管T5和第六晶体管T6，第三输入模块109包括的第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10，第二存储模块110所包括的第二存储电容C3，第二开关模块111所包括的第十一晶体管T11之外，本申请的移位寄存器10中，上述第一输出模块101可以包括第一晶体管T1，第二输出模块102包括第二晶体管T2，第三输出模块103包括第三晶体管T3，第一耦合模块104包括第一耦合电容C1，第一开关模块105包括第四晶体管T4，第一存储模块106包括第一存储电容C2，第一输入模块107包括第十二晶体管T12。其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第一耦合电容C1的具体连接关系可类比与前述图5中的连接关系，本申请对此不做赘述。

上述第一存储电容C2的第一极板与第二节点N2电连接，第一存储电容C2的的第二极板与第一时钟信号端XCK电连接。上述第十二晶体管T12的栅极与第二时钟信号端CK电连接，第十二晶体管T12的第一极与第二节点N2电连接，第十二晶体管T12的第二极与移位寄存器输出端IN电连接。需要说明，本实施例中，上述晶体管均可以为P型晶体管，但在其他实施方式中，上述晶体管的沟道类型也可以根据实际需求进行灵活调整，本申请对此不作具体限制。

需要补充的是，为了更好地维持第一节点N1的节点电位稳定，以进一步保障移位寄存器输出端OUT的稳定输出，如图7所示，在图7中还可以包括第三存储模块C4，该第三存储模块C4的第一极板与第一电平电压端VGH电连接，第三存储模块C4的第二极板与第一节点N1电连接。

图8为图7所示的移位寄存器的一种时序示意图。下面结合图8所示的时序对图7所示的移位寄存器进行介绍。需要注意的是，本申请实施例给出的驱动时序仅为可能的一个示例，在其他一些实施例中，该移位寄存器的工作时序还可以是根据实际情况及需求进行灵活调整，本申请在此对其不做具体限制。

图11中的移位寄存器的工作过程整体上可以分为第一电平电压信号输出阶段和第二电平电压信号输出阶段。本示例中，在上述晶体管均为P型晶体管的情况下，上述第一电平电压信号可以为截止电平，具体为高电平，上述第二电平电压可以为导通电平，具体为低电平。

下面分别对图8中示出的高电平输出阶段和低电平输出阶段中的主要时段进行重点介绍。

在t2时段，第二时钟信号端CK跳低，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下导通，第二电平电压端VGL的低电平通过第十晶体管T10传输至第四节点N4，第五晶体管T5和第八晶体管T8在第四节点N4的控制下导通。移位寄存器输入端IN输出高电平，移位寄存器输入端IN提供的高电平通过导通的第十二晶体管T12传输至第二节点N2，并由常开状态的第四晶体管T4传输至第三节点N3，第二晶体管T2和第三晶体管T3截断。第一时钟信号端XCK在此阶段输出高电平，第十一晶体管T11截断，第一节点N1保持上一时刻的高电平，第一晶体管T1截止，移位寄存器输出端OUT保持上一时刻的低电平。

在t3时段，第二时钟信号端CK输出高电平，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下截断。第四节点N4保持低电平，第五晶体管T5和第八晶体管T8导通。第一时钟信号端XCK跳低，第六晶体管T6和第十一晶体管T11导通，第一电平电压端VGH的高电平由导通的第五晶体管T5、第六晶体管T6传输至第二节点N2，并由常开状态的第四晶体管T4传输至第三节点N3，第二晶体管T2和第三晶体管T3截止。第一时钟信号端XCK的低电平通过导通的第八晶体管T8和第十一晶体管T11传输至第一节点N1，第一晶体管T1导通，将第一电平电压端VGH的高电平传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

在t4时段，第二时钟信号端CK跳低，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下导通，第二电平电压端VGL的低电平通过第十晶体管T10传输至第四节点N4，第五晶体管T5和第八晶体管T8在第四节点N4的控制下导通。移位寄存器输入端IN输出高电平，移位寄存器输入端IN提供的高电平通过导通的第十二晶体管T12传输至第二节点N2，并由常开状态的第四晶体管T4传输至第三节点N3，第二晶体管T2和第三晶体管T3截断。第一时钟信号端XCK在此阶段输出高电平，第十一晶体管T11截断，第一节点N1保持上一时刻的低电平，第一晶体管T1截止，移位寄存器输出端OUT保持上一时刻的高电平。

在t5时段，移位寄存器输入端IN输出低电平，第二时钟信号端CK输出高电平，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下截断。第四节点N4保持低电平，第五晶体管T5和第八晶体管T8导通。第一时钟信号端XCK跳低，第六晶体管T6、第十一晶体管T11导通。第一电平电压端VGH的高电平由导通的第五晶体管T5、第六晶体管T6传输至第二节点N2，并由常开状态的第四晶体管T4传输至第三节点N3，第二晶体管T2和第三晶体管T3截止。第一时钟信号端XCK的低电平通过导通的第八晶体管T8和第十一晶体管T11传输至第一节点N1，第一晶体管T1导通，将第一电平电压端VGH的高电平传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

在t6时段，移位寄存器输入端IN输出低电平，第二时钟信号端CK跳低，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下导通，第二电平电压端VGL的低电平通过第十晶体管T10传输至第四节点N4，第五晶体管T5和第八晶体管T8在第四节点N4的控制下导通。移位寄存器输入端IN输出的低电平通过导通的第十二晶体管T12传输至第二节点N2，并由常开状态的第四晶体管T4传输至第三节点N3。此时由于前一时刻移位寄存器输出端OUT输出为高电平，故此时第二晶体管T2和第三晶体管T3的栅极和第一极之间存在压差，第二晶体管T2和第三晶体管T3短暂导通，将第二电平电压端VGL的低电平传输至移位寄存器输出端OUT，移位寄存器输出端OUT电位降低。移位寄存器输出端OUT电位降低，第一耦合电容C1的第一极板在移位寄存器输出端OUT端电位的影响下，将与其第二极板电连接的第三节点N3的节点电位拉低至低于第二电平电压端VGL的低电平，最终第三晶体管T3导通，将第二电平电压端VGL的低电平传输至移位寄存器输入端OUT，移位寄存器输出端OUT输出稳定无拖尾的低电平信号。

对于第二晶体管T2自身的自举耦合对于第二节点N2的影响，本实施例中由于第二节点N2同时连接有第一存储电容C2，且与该第一存储电容C2的第二极板电连接的第一时钟信号端XCK输出高电平，因此，此时第一节点N1的节点电位在第一存储电容C1的作用下保持移位寄存器输入端IN输出的低电平，第二晶体管T2的栅极与第一极之间不存在压差，因而第二晶体管T2在此时段截止，不会输出带拖尾的低电平，从而影响显示面板的显示效果。

在t7时段，移位寄存器输入端IN输出低电平，第二时钟信号端CK输出高电平，第十晶体管T10、第十二晶体管T12在第二时钟信号端CK的控制下截断。第四节点N4保持低电平，第五晶体管T5和第八晶体管T8导通。第一时钟信号端XCK跳低，第六晶体管T6、第十一晶体管T11导通。第一存储电容C2的第二极板在第一时钟信号端XCK跳低的影响下，将与第一极板电连接的第二节点N2的节点电位耦合拉低，第二节点N2的节点电位远低于移位寄存器输出端OUT输出的低电平(第一存储电容C1可以为大电容)，此时第二晶体管T2导通，将第二电平电压端VGL输出的低电平传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出低电平。

与此同时，第三晶体管T3在第一耦合电容C1的耦合作用下继续导通，但由于第一耦合电容C1不断放电，会使得其对第三节点N3的节点电位的耦合拉低作用逐渐减弱，第三节点N3的节点电位逐渐上升，第三节点N3的节点电位与移位寄存器输出端OUT输出的低电平之间的压差此后会逐渐减小。但在t6时段之后的低电平输出阶段主要是由第二晶体管T2来负责将第二电平电压端VGL的低电平传输至移位寄存器输出端OUT，因此，第三节点N3的节点电位变化并不影响t6时段之后移位寄存器输出端OUT的低电平输出。

本实施例中，上述移位寄存器10相较于现有移位寄存器，在第二节点N2新增了第一耦合电容C1和第三晶体管T3。如此，在由高电平输出阶段切换至低电平输出阶段时，上述第一耦合电容C1可以将第三节点N3电位耦合拉低。第三晶体管T3得以响应于第三节点N3的导通电平导通，将第二电平电压端VGL的低电平传输至移位寄存器输出端OUT。

本申请实施例的一种移位寄存器10，避免了现有移位寄存器中由于第二晶体管T2在下降沿初始输出阶段无法完全导通而产生的输出拖尾现象，能够有效改善移位寄存器的输出电平的拖尾问题，从而更好地改善了显示面板性能，提升了显示面板的显示效果以及竞争力。

需要说明的是，除上述列出的晶体管之外，本申请移位寄存器10还可以包括其他晶体管，这些晶体管共同构成多种类型的移位寄存器，本申请对此不做具体限制。

基于相同的发明构思，相应地，本申请还提供了一种移位寄存器的驱动方法，应用于本申请上述任一实施例提供的移位寄存器。请参考图9，图9为本申请实施例提供的移位寄存器的驱动方法的一种流程示意图。

如图9所示，该移位寄存器的驱动方法包括：

S910、在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，向第三节点提供导通电平，以使第三输出模块响应于第三节点的导通电平，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

示例性地，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，可以是通过相应的时钟信号来控制与第三节点电连接的开关模块，从而可以通过该开关模块来实现导通电平的传递。或者，结合前述实施例中对本申请移位寄存器的描述，还可以是结合耦合电容来控制第三节点的节点电位，从而将导通电平提供给第三节点。

这样，使得第三输出模块能够响应于第三节点的导通电平，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

本申请实施例提供了一种移位寄存器的驱动方法，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，通过向第三节点提供导通电平，使得第三输出模块响应于第三节点的导通电平导通，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

这样一来，本申请实施例的一种移位寄存器的驱动方法，通过在原先的拖尾阶段向第三节点提供导通电平，使得第三输出模块导通，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端，从而避免了现有移位寄存器中由于第二输出模块无法完全导通而产生的输出拖尾现象。如此，有效改善了移位寄存器的输出电平的拖尾问题，有效提升了显示面板性能，提升了显示面板的显示效果以及竞争力。

在一些更为具体的实施方式中，可选地，为了更好地实现移位寄存器中第二输出模块和第三输出模块对于第二电平电压信号的输出控制，上述移位寄存器还可以包括第一存储模块，该移位寄存器的驱动方法还可以包括步骤，具体请参见图10。

图10是本申请实施例提供的移位寄存器的驱动方法的另一种流程示意图。如图10所示，根据本申请的一些实施例，可选地，该移位寄存器的驱动方法还可以包括步骤S1010。

S1010、在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，向第一时钟信号端提供高电平电压信号。

这样一来，在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，第一时钟信号端输出高电平电压信号，第一存储电容对于第二节点的电位起到维持作用，使得第二输出模块在第二节点的控制下截断。如此，进一步地改善了移位寄存器输出电平的拖尾现象。

在一些更为具体的实施方式中，可选地，为了进一步保障第二电平电压信号的稳定输出，该移位寄存器的驱动方法还可以包括步骤，具体请参见图11。

图11是本申请实施例提供的移位寄存器的驱动方法的另一种流程示意图。如图11所示，根据本申请的一些实施例，可选地，该移位寄存器的驱动方法还可以包括步骤S1110。

S1110、在第二电平电压信号输出阶段之后的稳定输出阶段，向第二节点提供导通电平，以使第二输出模块响应于第二节点的导通电平而导通，将第二电平电压端的第二电平电压信号传输至移位寄存器输出端。

具体实现时，通过向第二节点提供导通电平，使得第二输出模块在第二节点的控制下导通，从而将第二电平电压端的第二电平电压信号传输至移位寄存器输出端，有效保障了移位寄存器输出端对于第二电平电压信号的持续稳定输出。

应理解地是，考虑到对节点电位控制的手段的多样性，本申请对具体如何实现对第二节点的电位控制不做严格限制。

基于上述任一实施例提供的移位寄存器，相应地，本申请还提供了一种扫描驱动电路，该扫描驱动电路包括多个级联的如本申请上述实施例提供的移位寄存器10。

基于上述任一实施例提供的移位寄存器，相应地，本申请还提供了一种显示面板，包括本申请提供的移位寄存器10。请参考图12，图12为本申请实施例提供的显示面板的一种结构示意图。如图12所示，本申请实施例提供的显示面板100可以包括上述任一实施例所述的移位寄存器。图12所示的显示面板可以为有机发光二极管(Organic Light-EmittingDiode，OLED)显示面板。

本领域内技术人员应该理解，在本申请的其他实现方式中，显示面板还可以微型发光二极管(Micro LED)显示面板，量子点显示面板等。

本申请实施例提供的显示面板，具有本申请实施例提供的移位寄存器10的有益效果，具体可以参考上述各实施例对于移位寄存器10的具体说明，本实施例在此不再赘述。

基于上述实施例提供的显示面板，相应地，本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图13，图13为本申请实施例提供的显示装置的一种结构示意图。图13提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图13实施例例如以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板100的有益效果，具体可以参考上述各实施例对于显示面板100的具体说明，本实施例在此不再赘述。

应当理解的是，本申请实施例附图提供的电路的具体结构以及显示面板结构仅仅是一些示例，并不用于限定本申请。另外，在不矛盾的情况下，本申请提供的上述各实施例可以相互结合。

需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他结构；数量涉及“一个”但不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (11)

1.一种移位寄存器，其特征在于，包括：

第一输出模块，其控制端与第一节点电连接、其第一端与第一电平电压端电连接、其第二端与移位寄存器输出端电连接，用于响应于所述第一节点的导通电平，将所述第一电平电压端的第一电平电压信号传输至所述移位寄存器输出端；

第二输出模块，其控制端与第二节点电连接，其第一端与所述移位寄存器输出端电连接、其第二端和第二电平电压端电连接，用于响应于所述第二节点的导通电平，将所述第二电平电压端的第二电平电压信号传输至所述移位寄存器输出端；

第三输出模块，其控制端与第三节点电连接、其第一端与所述移位寄存器输出端电连接、其第二端与所述第二电平电压端电连接；

第一耦合模块，所述第一耦合模块的第一端与所述第三节点电连接，所述第一耦合模块的第二端与所述第三输出模块的第一端电连接；

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，所述第三输出模块响应于所述第三节点的导通电平，将所述第二电平电压端的第二电平电压信号传输至所述移位寄存器输出端；

所述移位寄存器还包括：

第一开关模块，其控制端与所述第二电平电压端电连接，其第一端与所述第二节点电连接，其第二端与所述第三节点电连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：

第一存储模块，所述第一存储模块的第一端与所述第二节点电连接，所述第一存储模块的第二端与第一时钟信号端电连接；

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，所述第一时钟信号端输出高电平电压信号。

3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：

第一输入模块，其控制端与第二时钟信号端电连接，其第一端与移位寄存器输入端电连接，其第二端与所述第二节点电连接；

在由第一电平电压信号输出阶段切换至第二电平电压信号输出阶段时，所述第一输入模块响应于所述第二时钟信号端的导通电平，将所述移位寄存器输入端的低电平电压信号写入至所述第二节点，所述第一开关模块将所述第二节点的低电平电压信号传输至所述第三节点。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括第一晶体管，所述第二输出模块包括第二晶体管，所述第三输出模块包括第三晶体管，所述第一耦合模块包括第一耦合电容，所述第一开关模块包括第四晶体管，其中：

所述第一晶体管的栅极与所述第一节点电连接，所述第一晶体管的第一极与所述第一电平电压端电连接，所述第一晶体管的第二极与所述移位寄存器输出端电连接；

所述第二晶体管的栅极与所述第二节点电连接，所述第二晶体管的第一极与所述移位寄存器输出端电连接，所述第二晶体管的第二极与所述第二电平电压端电连接；

所述第三晶体管的栅极与所述第三节点电连接，所述第三晶体管的第一极与所述移位寄存器输出端电连接、所述第三晶体管的第二极与所述第二电平电压端电连接；

所述第一耦合电容的第一极板与所述第三节点电连接，所述第一耦合电容的第二极板与所述第三晶体管的第一极电连接；

所述第四晶体管的栅极与所述第二电平电压端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第三节点电连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：

第二输入模块，所述第二输入模块的第一控制端与第一时钟信号端电连接，所述第二输入模块的第二控制端与第四节点电连接，所述第二输入模块的第一端与所述第二节点电连接，所述第二输入模块的第二端与所述第一电平电压端电连接；

第三输入模块，电连接于所述第一节点、所述第二节点、所述第四节点、所述第一电平电压端、所述第二电平电压端、所述第一时钟信号端、第二时钟信号端，用于调节所述第一节点和所述第四节点的电位；

第二存储模块，所述第二存储模块的第一端与所述第四节点电连接；

第二开关模块，所述第二开关模块的控制端与所述第一时钟信号端电连接，所述第二开关模块的第一端与所述第二存储模块的第二端电连接，所述第二开关模块的第二端与所述第一节点电连接。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第二输入模块还包括第五晶体管和第六晶体管，所述第三输入模块还包括第七晶体管、第八晶体管、第九晶体管和第十晶体管，所述第二存储模块包括第二存储电容，所述第二开关模块包括第十一晶体管；

所述第五晶体管的栅极与所述第四节点电连接，所述第五晶体管的第一极与所述第一电平电压端电连接，所述第五晶体管的第二极与所述第六晶体管的第一极电连接；

所述第六晶体管的栅极与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述第二节点电连接；

所述第七晶体管的栅极与所述第二节点电连接，所述第七晶体管的第一极与所述第一电平电压端电连接，所述第七晶体管的第二极与所述第一节点电连接；

所述第八晶体管的栅极与所述第四节点电连接，所述第八晶体管的第一极与所述第二存储电容的第二极板电连接，所述第八晶体管的第二极与所述第一时钟信号端电连接；

所述第九晶体管的栅极与所述第二节点电连接，所述第九晶体管的第一极与所述第四节点电连接，所述第九晶体管的第二极与所述第二时钟信号端电连接；

所述第十晶体管的栅极与所述第二时钟信号端电连接，所述第十晶体管的第一极与所述第四节点电连接，所述第十晶体管的第二极与所述第二电平电压端电连接；

所述第二存储电容的第一极板与所述第四节点电连接，所述第二存储电容的第二极板与所述第十一晶体管的第一极电连接；

所述第十一晶体管的栅极与所述第一时钟信号端电连接，所述第十一晶体管的第二极与所述第一节点电连接。

7.一种驱动方法，其特征在于，应用于如权利要求1-6任一项所述的移位寄存器，所述驱动方法包括：

在由所述第一电平电压信号输出阶段切换至所述第二电平电压信号输出阶段时，向所述第三节点提供导通电平，以使所述第三输出模块响应于所述第三节点的导通电平，将所述第二电平电压端的第二电平电压信号传输至所述移位寄存器输出端。

8.根据权利要求7所述的驱动方法，其特征在于，所述移位寄存器还包括第一存储模块，所述驱动方法还包括：

在由所述第一电平电压信号输出阶段切换至所述第二电平电压信号输出阶段时，向第一时钟信号端提供高电平电压信号。

9.根据权利要求7所述的驱动方法，其特征在于，所述驱动方法还包括：

在所述第二电平电压信号输出阶段之后的稳定输出阶段，向所述第二节点提供导通电平，以使所述第二输出模块响应于所述第二节点的导通电平而导通，将所述第二电平电压端的第二电平电压信号传输至所述移位寄存器输出端。

10.一种扫描驱动电路，其特征在于，包括多个级联的如权利要求1-6任一项所述的移位寄存器。

11.一种显示面板，其特征在于，包括如权利要求10所述的扫描驱动电路。