CN115617739B - 一种基于Chiplet架构的芯片及控制方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000007771 core particle Substances 0.000 claims abstract description 139
- 230000000737 periodic effect Effects 0.000 claims abstract description 66
- 238000003860 storage Methods 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000003993 interaction Effects 0.000 claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 238000004364 calculation method Methods 0.000 claims description 92
- 230000006870 function Effects 0.000 claims description 22
- 230000002159 abnormal effect Effects 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 238000012545 processing Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 210000004556 brain Anatomy 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 238000012942 design verification Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- Physics & Mathematics (AREA)
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- Microcomputers (AREA)
Abstract
本发明公开了一种基于Chiplet架构的芯片，包括CPU芯粒、管壳、IO芯粒、第一计算系、第二计算系、硅转接板和基板；所述第一计算系与第二计算系的结构相同，分别包括两件存储单元和两件计算芯粒；CPU芯粒(1)分别通过UCIe总线与IO芯粒、第一计算系和第二计算系进行数据交互。本发明的控制方法为：在周期工作阶段，第一计算系和第二计算系之间的周期脉冲信号互相同步，每个计算系内的周期脉冲信号相互检测。本发明采用周期脉冲信号实现了整个芯片中计算芯粒的同步与检测，同时还实现了对整个芯片的性能和功耗的控制。
Description
技术领域
本发明涉及Chiplet架构的芯片，尤其涉及一种基于Chiplet架构的芯片及控制方法。
背景技术
System on Chip，简称SoC，也即片上系统。从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上；从广义角度讲，SoC是一个微小型系统，如果说中央处理器(CPU)是大脑，那么SoC就是包括大脑、心脏、眼睛和手的系统。一般将SoC定义为将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，它通常是客户定制的，或是面向特定用途的标准产品。SoC强调的是一个整体，换句话来说是尽可能的将多的IP集成在一块芯片里。优点如下：集成电路的整体面积会更小，功耗会更低，可靠性会更高。并且每个IP之间都是用数据总线相连，信息传输的效率会更高。虽然SoC设计的芯片具有众多优点，但其缺点也十分明显，有如下几个：
1)SoC从设计到量产的周期较长，一般为12个月左右；
2)SoC的设计验证环节周期较长，一般占据整个周期的70％；
3)IP授权以及兼容情况会大大影响上市时间；
4)先进的制造工艺产生的成本呈指数上升；
5)小批量产品，比如航空类器件，SoC并不是最好的选择，因为成本会陡增；
6)SoC芯片中存储和IO部分占据了芯片大部分面积，因此随着芯片制程的提升，所带来的CPU性能提升收益甚微。
为了解决SoC上述的缺点，Chiplet技术应运而生，其特点为：
1)Chiplet可以大幅提高大型芯片的良率；
2)Chiplet可以降低设计的复杂度和设计成本；
3)Chiplet还能降低芯片制造的成本；
4)Chiplet大大缩减了芯片研发的周期；
5)Chiplet可以提升性能。
考虑到并非所有电路都需要用高级节点设计和制造，且同一个芯片上的电路并不是所有都能从尺寸缩放中受益。在这种情况下，将一个较大的芯片分解成多个更小的芯片，并根据需要进行混合和匹配的成本更低，产量更高的Chiplets方式应运而生，一块芯片中集成了很多的不同工艺节点的Chiplet。
现有的大多数芯片不带有安全计算功能，也就是其芯片内部无法实现了二取一的功能。现有技术中，芯片内部其他芯粒若是出现故障，那么整颗芯片都可能死机。
发明内容
发明目的：本发明的目的是提供一种高性能、高安全性的计算芯片，用来解决大型服务器、自动驾驶以及其他需要高带宽和高安全性应用场景的问题。
技术方案：本发明的Chiplet架构的芯片，包括CPU芯粒、管壳、IO芯粒、第一计算系、第二计算系、硅转接板和基板；所述第一计算系与第二计算系的结构相同，分别包括两件存储单元和两件计算芯粒；每件存储单元分别设于一件计算芯粒上，所述存储单元通过第一TSV通孔与计算芯粒连接，第一TSV通孔通过微凸点与RDL相连；CPU芯粒、计算芯粒以及IO芯粒分别通过微凸点与硅转接板相连；硅转接板通过第二TSV通孔、铜凸点与基板相连，基板底部设有焊球；所述CPU芯粒、IO芯粒、存储单元、计算芯粒、硅转接板和基板均置于管壳内；
IO芯粒通过UCIe总线与CPU芯粒，CPU芯粒分别通过UCIe总线与IO芯粒、向第一计算系和第二计算系发送配置参数进行数据交互。
进一步，所述每件存储单元包括四块相同的存储芯粒，四块存储芯粒依次堆叠在一件计算芯粒上，每块存储芯粒分别通过第一TSV通孔与计算芯粒连接。
进一步，所述第一计算系包括两件存储单、第一计算芯粒和第二计算芯粒，第一计算芯粒产生周期脉冲信号并检测第二计算芯粒转发过来的周期脉冲信号，第二计算芯粒负责检验并向第一计算芯粒转发该周期脉冲信号；同时，第一计算芯粒将第二计算系输入的周期脉冲信号进行同步。
一种基于Chiplet架构的芯片的控制方法，所述的芯片，在工作时分为：初始化阶段和周期工作阶段；上电之后，芯片内部就会处在初始化阶段中，此时CPU芯粒、计算芯粒、IO芯粒以及存储芯粒均开始初始化；
当初始化完成后，CPU芯粒通过UCIe总线向每件计算芯粒发送配置参数，当CPU芯粒接收到所有计算芯粒配置完成的回码后，完成整个芯片的初始化，然后芯片开始进行周期工作阶段。
进一步，在周期工作阶段，第一计算系和第二计算系之间的周期脉冲信号互相同步，每个计算系内的周期脉冲信号相互检测；
如果某一计算系内一旦检测到周期脉冲信号存在异常，则CPU芯粒会根据报错位置，来关闭该系的计算通道；如果两计算系的周期脉冲信号均有异常，此时CPU芯粒(1)将会报错。
进一步，在周期工作过程中，有四种工作模式：性能模式、安全模式、单系模式和低功耗模式；
性能模式：四件计算芯粒均为工作状态，用于计算大批量数据；
安全模式：工作时，将四件计算芯粒分成两个计算系，两计算系分别计算相同的数据；然后两计算系的计算结果均回传至CPU芯粒并进行比对，如果计算结果相同，则CPU芯粒将计算后的结果送出；如果计算结果不同，CPU芯粒将根据计算芯粒对周期信号的检测结果来判断出现异常的计算系，然后将正常工作计算系的数据送出；
单系模式：工作时，仅一件计算系工作，另外一件计算系则处在睡眠状态；处在睡眠状态的计算系，仅保留同步与检测功能，其余功能全部关闭；
低功耗模式：仅一件计算芯粒会工作，其余计算芯粒都会处于睡眠模式；处在睡眠模式的计算芯粒仅保留脉冲信号同步与检测功能，其他功能全部关闭
本发明与现有技术相比，其显著效果如下：
1、与现有Chiplet架构的芯片相比，本发明采用周期脉冲信号实现了整个芯片中计算芯粒的同步与检测，同时还实现了对整个芯片的性能和功耗的控制；
2、与其他类似功能芯片相比，本发明任一计算系内的两颗计算芯粒可以相互检测，若其中一颗计算芯粒故障，该系则会保护性关闭，但并不会影响芯片中其他计算系的正常工作；
3、与传统的SOC技术相比，本发明的芯片通过采用Chiplet架构模式，采用了设计成熟的芯粒，大大缩短了上市时间；由于该芯片采用四件计算芯粒，可用于处理大规模计算场景，因此在提升性能的同时还节约了大量的成本。
附图说明
图1为本发明芯片Chiplet架构图；
图2为本发明的芯片内部集成结构示意图；
图3为本发明的计算芯粒间5ms周期脉冲的同步与检测示意图；
图4为本发明的芯片工作流程图；
图5为图3的5ms周期脉冲信号示意图；
图6为本发明实施例中的CPU芯粒与计算和IO芯粒通信示意图。
具体实施方式
下面结合说明书附图和具体实施方式对本发明做进一步详细描述。
为了解决现有的SoC先进制造的成本问题，本发明提出了一种异构集成芯片，采用先进封装将不同的工艺制程芯片封装在一起。在这些芯粒间，采用UCIe总线作为芯粒间的通信方案，其低延时和高速度保证了芯粒间传输数据的可靠性。采用此种异构集成方式的芯片，可以大大降低研发成本，同时也缩短了上市时间。
如图1所示，本发明为基于Chiplet架构的专用计算芯片，其内部包含了一件CPU芯粒，四件计算芯粒，四件存储单元，以及一件IO芯粒；其中每件存储单元由四块存储芯粒堆叠而成。CPU芯粒不直接与存储单元直连，而是通过计算芯粒与存储单元进行数据交互。如此，可以节省一件单独与CPU芯粒进行交互的存储单元成本，同时还可以节约整个芯片的面积以及封装成本。由于计算芯粒和CPU芯粒之间采用UCIe总线，其具有低延时、高可靠性等优点，因此并不会影响CPU芯粒与存储单元之间的交互速度。本发明的芯片是采用CoWoS(Chip on Wafer on Substrate)封装工艺将这些芯粒封装在一起，该工艺是在底板(Substrate)上面增加一层硅片转接板(Interposer)用于芯粒间的布局布线，然后将各个芯粒安装在这层硅片转接板上，最后注入其他封装和散热材料即可完成整个芯片封装。
计算芯粒主要功能如下：A1)数据加密解密，计算芯粒内置加密算法将CPU芯粒传入的原始数据进行加密，同时其内部还内置解密算法负责解析CPU芯粒传入的已加密的数据；A2)实现周期脉冲信号同步与检测；A3)存储压缩，计算芯粒内置压缩算法对数据进行压缩。
CPU芯粒主要功能如下：B1)智能管理芯片的工作模式，CPU芯粒负责解析用户指令以及计算芯粒交互的数据，根据用户指令来智能分配计算芯粒的工作模式；B2)初始化芯片，CPU芯粒在芯片的初始化阶段，负责下发和收集各个芯粒的初始化配置参数；B3)数据加工，周期工作中CPU芯粒会根据当前的工作模式来切分和组装计算芯粒的数据。
IO芯粒主要功能如下：C1)处理芯片的输入和输出数据，IO芯粒用于接收芯片外部引脚传来的数据，同时将芯片内部数据通过外部引脚向外部发送；C2)芯片数据的串并转换，由于IO芯粒使用UCIe总线与CPU芯粒实现通信，因此要实现数据的串并转换。
整体封装效果如图2所示，该芯片内部集成结构包括：CPU芯粒1、微凸点2、管壳3、IO芯粒4、TSV通孔51、存储芯粒6、计算芯粒7、硅转接板8、RDL(水平布线层)9、焊球10、基板11、铜凸点21。四块存储芯粒6分别通过第一TSV通孔51与一件计算芯粒7连接，第一TSV通孔51通过微凸点2与RDL 9连接，如此，将一件计算芯粒7和四块存储芯粒6组在一起，节约大量的芯片面积。如图3所示，四件计算芯粒7通过物理层(PHY)引线，相互连接在一起，每件计算芯粒7需要引出四个pin脚分别用于同步和检测周期脉冲信号。以第一计算系中第一计算芯粒为例，第一计算芯粒引出四根线：一根用于向对系(即第二计算系)发送本系的周期脉冲信号，一根用于同步对系(即第二计算系)周期脉冲信号，一根向本系的第二计算芯粒发送周期脉冲信号，一根用于检测本系的第二计算芯粒的周期脉冲信号。CPU芯粒1、计算芯粒7以及IO芯粒4，分别通过微凸点2与硅转接板8相连，RDL 9负责将这些芯粒的信号线互联。硅转接板8通过第二TSV通孔52和铜凸点21与基板11相连，然后盖上管壳3，最后再通过焊球10将信号线从基板11引出，即完成封装。
本发明中，计算芯粒主要功能是对数据进行加密和解密，同时还实现了对数据路径的监控和可视化流量服务，提升了芯片处理数据的安全性。计算芯粒内部还集成了存储压缩和对一些特殊协议的处理功能，这些能够帮助CPU芯粒大大减轻计算负担。各计算芯粒间周期脉冲信号的同步与检测，其可以实现计算芯粒之间的数据的同步处理，同时也可以实现CPU芯粒性能的分配与调度，该实现方式是在四件计算芯粒之间通过物理层(PHY)互联在一起，组成如图3所示的拓扑结构。本实施例中以5ms周期脉冲信号为例，还可以采用类似的周期脉冲信号，比如5us、10us等类似于图6的周期脉冲信号。如图3所示，对于第一计算系，第一计算芯粒会产生5ms周期脉冲信号，第二计算芯粒负责检验并向第一计算芯粒转发该5ms周期脉冲信号；对于第二计算系，第三计算芯粒会产生5ms周期脉冲信号，第四计算芯粒负责检验并向第一计算芯粒转发该5ms周期脉冲信号。以第一计算系为例，第一计算芯粒不仅仅要负责产生本系的5ms周期脉冲信号，以及检测由本系第二计算芯粒转发过来的5ms周期脉冲信号，同时还要将第二计算系输入的5ms周期脉冲信号进行同步，以确保两系处在相同的周期内。在周期工作中，5ms周期脉冲信号一直都在互相检测与同步，目的就是为了实现芯片在四种工作模式之间的切换，从而实现了性能模式、安全模式和功耗模式之间的动态选择。另外，一旦出现5ms周期脉冲信号故障，CPU芯粒则会关掉该系相应的计算通道，此时性能模式和安全模式无法开启，只能切换至低功耗模式和单系模式。
本发明的芯片在工作时有两个阶段：初始化阶段和周期工作阶段，如图4所示。上电之后芯片内部就会处在初始化阶段中，此时的CPU芯粒1、计算芯粒7、IO芯粒4以及存储芯粒6都开始初始化。当初始化完成后CPU芯粒1会通过UCIe总线向四件计算芯粒7发送配置参数，当CPU芯粒1接收到所有计算芯粒7配置完成的回码后，即完成整个芯片的初始化，此时的芯片开始进行周期工作阶段。在周期工作阶段中，四件计算芯粒7被分成两系，分别为第一计算系和第二计算系，系与系之间的5ms周期脉冲信号互相同步，系内5ms周期脉冲信号相互检测，如图3所示。其中该5ms周期脉冲信号的高电平为100us，如图5所示。在正常周期工作中，IO芯粒4与四件计算芯粒7的数据信号不需直接连接，而是通过CPU芯粒1完成信息交互，其具体架构如图6所示。举例说明：外部的原始数据通过IO芯粒4传输进芯片内，此时IO芯粒4会将原始数据通过UCIe总线传送至CPU芯粒1，CPU芯粒1会判断此时计算芯粒7的工作模式，假如此时是高性能模式，也就是四件计算芯粒7同时在工作，那么此时CPU芯粒1会将数据拆分成四份，分别通过UCIe总线转发至四件计算芯粒7用于计算，下个周期每件计算芯粒7会将各自计算完成的数据回传给CPU芯粒1，然后CPU芯粒1会向IO芯粒4送出计算完成的数据，最后IO芯粒4将计算完成的数据送出至芯片外部。如果在周期工作的过程中，第一计算系和第二计算系中的任一个系内部一旦检测到5ms周期脉冲信号存在故障，则CPU芯粒1会根据报错位置，来关闭该系的计算通道，此时，芯片只能使用单系模式和低功耗模式，计算的性能会大打折扣，但是还是可以继续使用。如果两系5ms周期脉冲信号均存在有异常，那么此芯片处于严重损坏，不再适合用于计算，此时CPU芯粒1会报错。
本发明的芯片在周期工作过程中一共有四种工作模式，分别为性能模式、安全模式、单系模式和低功耗模式：
性能模式为四件计算芯粒同时工作，用于计算大批量数据，其在处理数据时工作表现为高带宽和低延时。
安全模式其优点在于保证了数据的安全性和可靠性，该工作模式下将四件计算芯粒分成两个系，两系计算相同的数据，这也就意味着数据处理效率仅为性能模式的一半。然后两系的计算结果都会回传至CPU芯粒1并进行比对，如果计算结果相同，则CPU芯粒1将计算后的结果送出；如果计算结果不同，CPU芯粒1将会根据计算芯粒系内对5ms周期信号的检测结果来判断哪一系故障，然后CPU芯粒1将无故障计算系的数据送出。
单系模式工作时，仅一个计算系工作，即第一计算系(或者第二计算系)处于工作状态，第二计算系(或第一计算系)则处在睡眠状态。处在睡眠状态的那一个系，仅会保留5ms同步与检测这个功能，其余功能全部关闭。保留5ms同步与检测功能目的就是方便CPU芯粒1快速切换至性能模式和安全模式。单系模式优点在于保留一定的计算性能的同时还降低了部分功耗。
低功耗模式时，四件计算芯粒中仅一件计算芯粒工作，其余三件计算芯粒都会处于睡眠模式。处在睡眠模式的计算芯粒仅保留5ms脉冲同步与检测功能，其他功能全部关闭。保留5ms同步与检测功能目的就是方便CPU芯粒1快速切换至单系模式、性能模式和安全模式。低功耗模式便于处理一些计算量比较小的数据，具有极低的功耗。
CPU芯粒1负责整块芯片的资源调度，同时也负责处理一些芯片外部其他接口的数据，是整个芯片核心部分，因此采用成本较高、制程较为先进的台积电EUV 7nm工艺生产。CPU芯粒1与四件计算芯粒7、CPU芯粒1与IO芯粒4之间均是采用UCIe协议作为通信协议，如图6所示。UCIe即Universal Chiplet Interconnect Express，是一种由英特尔领衔几大半导体公司联合推出的Die-to-Die互连标准，其主要目的是统一芯粒之间的互连接口标准，打造一个开放性的Chiplet生态系统。UCIe具有很多优点，支持PCIe6.0、CXL2.0、CXL3.0，还支持用户自定义的Streaming协议来映射其他传输协议，协议层把数据转换成Flit包进行传输。用户通过用UCIe的适配层和PHY来替换PCIe/CXL的PHY和Link重传功能，可以实现更低功耗和性能更优的Die-to-Die互连接口。
本发明的计算芯粒被分成两系，在周期工作中，芯片若处在安全模式时，两计算系会计算相同的数据，然后将数据都发至CPU芯粒1内部进行比对，在CPU芯粒1内部设有一个二取一逻辑单元，该逻辑单元会根据两部分数据结果和周期脉冲信号检测的结果来判断该取哪一系数据，以此来保证数据的安全可靠。同时，周期脉冲信号能实现四件计算芯粒的同步与检测，若其中有一件计算芯粒故障，那么该计算芯粒可以正常工作在单系模式和低功耗模式，芯片仍可以继续工作，以此来防止芯片死机导致其数据在计算周期内出现问题。
以上实施例仅用于说明本发明的设计思想和特点，其目的在于使本领域内的技术人员能够了解本发明的内容并据以实施，本发明的保护范围不限于上述实施例。所以，凡依据本发明所揭示的原理、设计思路所作的等同变化或修饰，均在本发明的保护范围之内。
Claims (5)
1.一种基于Chiplet架构的芯片，其特征在于，包括CPU芯粒（1）、管壳（3）、IO芯粒（4）、第一计算系、第二计算系、硅转接板（8）和基板（11）；所述第一计算系与第二计算系的结构相同，分别包括两件存储单元和两件计算芯粒（7）；每件存储单元分别设于一件计算芯粒（7）上，所述存储单元通过第一TSV通孔（51）与计算芯粒（7）连接，第一TSV通孔（51）通过微凸点（2）与RDL（9）相连；CPU芯粒（1）、计算芯粒（7）以及IO芯粒（4）分别通过微凸点（2）与硅转接板（8）相连；硅转接板（8）通过第二TSV通孔（52）、铜凸点（21）与基板（11）相连，基板（11）底部设有焊球（10）；所述CPU芯粒（1）、IO芯粒（4）、存储单元、计算芯粒（7）、硅转接板（8）和基板（11）均置于管壳（3）内；
CPU芯粒（1）分别通过UCIe总线与IO芯粒（4）、第一计算系和第二计算系进行数据交互；其中，所述第一计算系包括两件存储单元、第一计算芯粒和第二计算芯粒，第一计算芯粒产生周期脉冲信号并检测第二计算芯粒转发过来的周期脉冲信号，第二计算芯粒负责检验并向第一计算芯粒转发该周期脉冲信号；同时，第一计算芯粒将第二计算系输入的周期脉冲信号进行同步。
2.根据权利要求1所述的基于Chiplet架构的芯片，其特征在于，所述每件存储单元包括四块相同的存储芯粒（6），四块存储芯粒（6）依次堆叠在一件计算芯粒（7）上，每块存储芯粒（6）分别通过第一TSV通孔（51）与计算芯粒（7）连接。
3.一种基于Chiplet架构的芯片的控制方法，其特征在于，如权利要求1-2任一项所述的芯片，在工作时分为：初始化阶段和周期工作阶段；上电之后，芯片内部处在初始化阶段中，此时CPU芯粒（1）、计算芯粒（7）、IO芯粒（4）以及存储芯粒（6）均开始初始化；
当初始化完成后，CPU芯粒（1）通过UCIe总线向每件计算芯粒（7）发送配置参数，当CPU芯粒（1）接收到所有计算芯粒（7）配置完成的回码后，完成整个芯片的初始化，然后芯片开始进行周期工作阶段。
4.根据权利要求3所述的基于Chiplet架构的芯片的控制方法，其特征在于，在周期工作阶段，第一计算系和第二计算系之间的周期脉冲信号互相同步，每个计算系内的周期脉冲信号相互检测；
如果某一计算系内一旦检测到周期脉冲信号存在异常，则CPU芯粒（1）会根据报错位置，来关闭该系的计算通道；
如果两计算系的周期脉冲信号均有异常，此时CPU芯粒（1）将会报错。
5.根据权利要求3所述的基于Chiplet架构的芯片的控制方法，其特征在于，在周期工作过程中，有四种工作模式：性能模式、安全模式、单系模式和低功耗模式；
性能模式：四件计算芯粒均为工作状态，用于计算大批量数据；
安全模式：工作时，将四件计算芯粒分成两个计算系，两计算系分别计算相同的数据；然后两计算系的计算结果均回传至CPU芯粒（1）并进行比对，如果计算结果相同，则CPU芯粒（1）将计算后的结果送出；如果计算结果不同，CPU芯粒（1）将根据计算芯粒对周期信号的检测结果来判断出现异常的计算系，然后将正常工作计算系的数据送出；
单系模式：仅一件计算系工作，另外一件计算系则处在睡眠状态；处在睡眠状态的计算系，仅保留同步与检测功能，其余功能全部关闭；
低功耗模式：仅一件计算芯粒会工作，其余计算芯粒都会处于睡眠模式；处在睡眠模式的计算芯粒仅保留脉冲信号同步与检测功能，其他功能全部关闭。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211183717.5A CN115617739B (zh) | 2022-09-27 | 2022-09-27 | 一种基于Chiplet架构的芯片及控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211183717.5A CN115617739B (zh) | 2022-09-27 | 2022-09-27 | 一种基于Chiplet架构的芯片及控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115617739A CN115617739A (zh) | 2023-01-17 |
| CN115617739B true CN115617739B (zh) | 2024-02-23 |
Family
ID=84860980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211183717.5A Active CN115617739B (zh) | 2022-09-27 | 2022-09-27 | 一种基于Chiplet架构的芯片及控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115617739B (zh) |
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-
2022
- 2022-09-27 CN CN202211183717.5A patent/CN115617739B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN115617739A (zh) | 2023-01-17 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |