CN1153296C - 堆叠栅极存储单元的结构及其制造方法 - Google Patents

Abstract

一种堆叠栅极存储单元的结构及其制造方法，包括在半导体衬底中注入深扩散阱；在其中注入第二扩散阱；在第二扩散阱中注入一源/漏极扩散区，形成金属氧化物半导体晶体管。在源/漏极间的沟道区上的衬底的表面上，淀积隧穿氧化层。在沟道区上面的隧穿氧化层上淀积多晶硅栅极。在半导体衬底的表面上淀积绝缘层。在金属氧化物半导体晶体管上形成堆叠电容器。

Description

堆叠栅极存储单元的 结构及其制造方法

技术领域

本发明涉及一种存储单元(memory cell)的结构，且特别涉及一种存储单元的结构及其制造方法，其不仅具有接近于电可擦可编程只读存储器(Electrically Erasable Programming Read Only Memory；EEPROM)的保留时间(retention time)，而且具有接近于动态随机存取存储器(Dynamic RandomAccessMemory；DRAM)的编程与擦除的时间。

背景技术

DRAM单元和DRAM阵列(DRAM arrays)的结构和制造方法是已知的技术。参照图1a，公知的高密度存储单元的结构是由一用来控制电荷开与关的晶体管M₁，以及用来存储电荷的蓄电电容C所组成。参照图1b，晶体管M₁是在一个三重阱(well)中所制造的NMOS。在一P型衬基底10中形成一深N阱15。深N阱区15是在以硅区域氧化法(Local Oxidation Of theSilicon；LOCOS)形成绝缘衬底25时，以开口的型式形成。在N阱15中形成一浅的P阱20。NMOS晶体管M₁的栅极35是以导电材料形成，例如在一绝缘栅极氧化层32上配置多晶硅材料，并且用以限定在NMOS晶体管M₁中，漏极30和源极40之间的沟道区。

介电层50位于晶体管M₁中N⁺漏极30之上，在介电层50上配置与衬底的偏压(biasing voltage)源相连接的导电金属45而形成电容C。电容C见图示说明。特殊结构的电容C，见“The Evolution Of DRAM Cell Technology”by B.E1-Kareh et al.，Solid State Technology，May 1997，PP.89-101。为了维持一存储单元的最小存储静电容量(storage capacitance)在约30-40fF，故需要复杂的半导体工艺以改良这些DRAM单元结构。

根据前文所述，使用PMOS晶体管的DRAM单元，可依相反的极性和操作来达成。

通常，对深N阱15施加电力供应电压源(power supply voltagesource)V_cc(即芯片上的最高电位)。对P阱20施以衬底偏压源(substratebiasing voltage source)V_ss(即芯片上的最低电压)。衬底偏压源V_ss可以低于接地电压(即负的电位)，因而减小通过晶体管M₁的漏电电流(leakage current)。蓄电电容C中有电荷存在是逻辑“1”，没有电荷则是逻辑“0”。蓄电电容C与晶体管M₁中N⁺漏极30相连接，N⁺源极40则与位线V_bit相连接，位线则控制DRAM单元的读与写。MOS晶体管M₁的栅极与字线V_word相连接，用以控制DRAM单元的选取。

由可擦可编程只读存储器(Erasable Programming Read Only Memory；EPROM)或闪速存储单元(nash memory cells)(如同DRAM单元一样)的制造与结构是已知的技术。见图2a，EPROM或闪速存储单元是在一MOS晶体管M₁上组合而成。晶体管M₁的栅极与电容C的下极板(bottom plate)耦合，而且也与电容的沟道C_ch耦合。MOS晶体管M₁和电容C的栅极是由一浮栅(floaring gate)构成。

电容C的上极板(top plate)与字线的控制电压源(control voltagesource)V_word相连接。电容C的上极板是做为MOS晶体管M₁的控制栅(controlgate)。浮栅(即MOS晶体管M₁的栅极)的电位可简单的表示为：

V_fg＝V_word+C/(C+C_ch)＝V+γ

其中，γ是控制栅的耦合率(coupling ratio)。

闪速存储单元与EPROM单元类似，但是闪速存储单元具有一薄的隧穿氧化层(tunneling oxide)，故可以进行电擦除(electrically erased)。

见图2b，图2b是公知的EPROM或闪速存储单元的正面示意图。在一P型衬底110中形成EPROM或闪速存储单元。深N阱区115是在以硅区域氧化法形成LOCOS绝缘层125时，以开口的型式形成。在深N阱区115内形成一较浅的P阱120。在P阱120内形成一N⁺漏极130和N⁺源极140。

在衬底110的表面上成长一层较薄的栅极氧化层132。通常，闪速存储单元的薄栅极氧化层132的厚度约为90-120埃，而EPROM的薄栅极氧化层132的厚度则约为150-250埃。闪速存储器的薄栅极氧化层132在擦除循环时，会促进电子隧穿通过薄栅极氧化层132，并且在下文中将以隧穿氧化层称之。在漏极130和源极140间的沟道区137上面的栅极氧化层132表面上形成一多晶硅浮栅135。在浮栅135上配置一多晶硅层之间的介电层134，用来将浮栅135和作为控制栅139的第二层多晶硅层分开。

在P型衬底110内施以P⁺的扩散，用以自一接点(terminal)提供一低电阻通路至P型衬底110。此一接点与一衬底电压产生器(substrate voltagegenerator)V_ss相接。在EPROM或闪速存储器的多数应用中，衬底电压产生器V_ss通常定为接地参考电位(0V)。

源极区140与一源极控制电压产生器(source control voltage generator)V_s相接。控制栅139与字线控制电压源V_word相接。N⁺漏极区130与位线电压源V_bit相接。

根据传统的操作，EPROM或闪速存储单元是由设定字线控制电压源产生器V_word于较高的负电压(-1 V)而进行编程。位线控制电压产生器V_bit则设定在较高的正电压(6V)。源极控制电压产生器V_s设定在接地参考电位(0V)。

以上述的电压，在接近漏极130处的沟道137中会产生热电子(hotelectrons)，这些热电子具有足够的能量，且被加速而穿越隧穿氧化层，并且被阻陷于浮栅中。被阻陷的电子将造成存储单元的阈值电压(thresholdvoltage)相对于存储单元的控制栅增加3-5伏特。此一因被阻陷的热电子而引起的阈值电压变化，将造成编程。此一编程的方法，通常称为“沟道热电子”编程。

另一编程的方法称为Fowler-Nordheim隧穿效应，由设定字线控制电压产生器V_word于较高的正电压(15V)。位线控制电压产生器V_bit与源极控制电压产生器V_s则设定在接地参考电位(0V)。如此将在穿越隧穿氧化层132处造成一电场，其大小约为10MV/cm。此时将造成电子自漏极130、源极140和沟道137隧穿至浮栅135。这些热电子将造成存储单元的阈值电压增加至大于电源电压(V_cc)。通常，Fowler-Nordheim隧穿效应的时间大于1msec。

见图2b，EPROM或闪速存储单元是由字线控制电压产生器V_word产生一正电压(约等于V_cc)而进行电擦除。源极控制电压产生器V_s则设定在负的电源电压(-V_cc)。此状况下，在靠近源极140和浮栅重叠区142的越过隧穿氧化层132处会发展出一强电场。由Fowler-Nordheim隧穿效应的机构，此电场将造成浮栅的电子引导至源极140。

EPROM单元是由将单元阵列暴露于紫外线而进行擦除。暴露的时间要足够，使出现在浮栅135中的电子从紫外线光子获得足够的能量才能从浮栅135中脱逃。

DRAM单元的编程和擦除时间，约在10^-7sec左右，且数据保留时间约在100-1000msec左右。经过此段时间后，假使数据未被再更新(refreshed)或恢复(restored)，则来自图1a中电容C遗漏的电流，将大到足以引起数据的流失。另一方面，EPROM或闪速存储单元的编程和擦除时间，约在10msec左右，且数据保留时间约在10年左右。目前的科技潮流使隧穿氧化层越来越薄，而隧穿氧化层内的漏电电流则会造成保留时间的减少。

U.S.Patent 5,598,367(Noble)中指出一种二元件的非易失性存储单元。此存储单元包括一系列平面的FET与垂直的FET。垂直的FET的浮栅是标准沟道电容(如B.E1-Kareh et al.所描述)的沟道导体(trench conductor)。控制栅的功能则经掩埋的N阱执行。而存储单元的读取是与由检测垂直的FET的V_T完成。

U.S.Patent 5,389,567(Acovic et al.)中指出一种晶体管非易失性的DRAM单元，此DRAM单元具有一两层的浮栅，当电源中断时，蓄电电容的内容物可转移至浮栅。

经由一隧穿氧化层将第一层的浮栅和蓄电电容的存储节(storage node)分离，造成浮栅与蓄电电容间的电子隧穿现象。

DRAM单元具有四种操作型式：(1)DRAM(2)转移(transfer)(3)非易失性存储(4)再调(recall)/擦除。当电源中断时，DRAM单元进入转移型式，且信息自电荷存储节转移至浮栅。当电源移除时，DRAM单元以非易失性的方式操作。一旦电源重建后，数据被再调且在存储节上被取代，而浮栅则被擦除。

发明内容

因此，本发明的第一个目的是提供一堆叠栅极存储单元，而此堆叠栅极存储单元具有约与EPROM与闪速存储单元相等的保留时间。

本发明的第二个目的是提供一堆叠栅极存储单元，而此堆叠栅极存储单元具有约与DRAM单元相等的编程与擦除时间。

为达到本发明的上述与其他目的，提出一种堆叠栅极存储单元的结构及其制造方法，包括：先在半导体衬底上形成一堆叠栅极存储单元。在半导体衬底内注入一深扩散阱(diffusion well)。接着，在深扩散阱内注入一第二导电型的第二扩散阱。在第二扩散阱中，由注入相隔一沟道距离的一漏极和一源极，而形成一MOS晶体管。此源极将局限在第二扩散阱中。在源极和漏极间沟道区的半导体衬底的上表面上配置一隧穿氧化层。沟道长是指沟道区的长度。在沟道区上面的隧穿氧化层上，配置一第一多晶硅材料的栅极。

然后，在半导体衬底的表面上配置一绝缘层。此绝缘层具有多个开口，以和第二扩散阱、源极扩散、漏极扩散和栅极相连接。

在绝缘层表面上的MOS晶体管的上面形成一堆叠电容。此堆叠电容具有一以第二多晶硅材料的在绝缘层上淀积而成的第一极板，且由一短路插塞(shorting plug)经过绝缘层中的开口而与栅极相连接。此栅极和第一极板将形成MOS晶体管的浮栅。在第一极板上配置一电容介电层；在电容介电层上配置一第三多晶硅材料的第二极板。此第二极板将形成MOS晶体管的控制栅。

源极和第二扩散阱与一源极控制电压产生器相连接。漏极与一位线电压产生器相连接，而做为MOS晶体管的控制栅的电容上极板则与字线电压产生器相连接。深N阱扩散和深扩散电压产生器相连接。源极控制电压产生器、位线电压产生器、字线电压产生器和深扩散电压产生器，将被调整而用来控制堆叠栅极存储单元内数字数据的编程、擦除与传感(sensing)。

多个堆叠栅极存储单元将以列与行的阵列被安排，且经由源极控制电压产生器、位线电压产生器、字线电压产生器和深扩散电压产生器、传感放大器与外围电路(peripheral circuitry)形成一集成电路存储器。传感放大器将会传感存在于堆叠栅极存储单元内的数字数据。外围电路则控制源极控制电压产生器、位线电压产生器、字线电压产生器和深扩散电压产生器与传感放大器。

附图说明

为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。

图1a和图1b分别是公知DRAM的电路图和剖面示意图；

图2a和图2b分别是公知闪速EEPROM的电路图和剖面示意图；

图3a是根据本发明的一较佳实施例，一种堆叠栅极存储单元的上视示意图；

图3b是根据本发明的较佳实施例，一种堆叠栅极存储单元，沿图3a中3B-3B′线的剖面示意图；

图3c是根据本发明的较佳实施例，一种堆叠栅极存储单元，沿图3a中3C-3C′线的剖面示意图；

图3d是根据本发明的较佳实施例，一种堆叠栅极存储单元的电路图；

图4是根据本发明的较佳实施例，一种堆叠栅极存储单元阵列的电路图；

图5a是根据本发明的较佳实施例，当进行逻辑值“1”的编程时，一种堆叠栅极存储单元的剖面示意图；

图5b是根据本发明的较佳实施例，当进行逻辑值“1”的编程时，一种堆叠栅极存储单元的电路图；

图6a是根据本发明的较佳实施例，当进行擦除操作时，一种堆叠栅极存储单元的剖面示意图；

图6b是根据本发明的较佳实施例，当进行擦除操作时，一种堆叠栅极存储单元阵列的电路图；以及

图7a和图7b是根据本发明的较佳实施例，一种堆叠栅极存储单元的编程与擦除周期的时间控制图。

具体实施方式

为了了解本发明的堆叠栅极存储单元的结构，参照图3a、图3b、图3c和图3d。图3a是绘示在半导体衬底表面上的三个堆叠栅极存储单元的表面的上视图。图3b和图3c是绘示单个堆叠栅极存储单元分别沿图3a中3B-3B′线与3C-3C′线的剖面示意图。图3d是绘示本发明的堆叠栅极存储单元的电路图。

在半导体衬底210的表面上成长场氧化层220，并在场氧化层220开口的部分限定三个堆叠栅极存储单元的区域。在开口内注入一N型材料，以形成一深N阱210。然后，在深N阱210内的一个区域，覆盖掩模并且注入一P型材料而形成一P阱215。覆盖P阱215内的数个区域并且注入一N型材料，而形成一N⁺源极265和一N⁺漏极255。在邻近N⁺源极265处的一个区域，覆盖掩模并且注入一P型材料，而在P阱215中形成一P⁺接触275。

在半导体衬底210的表面上，且于N⁺源极265和一N⁺漏极255之间的沟道260上面，成长一绝缘材料层，例如二氧化硅或氧化的氮化硅。此绝缘材料层将形成堆叠栅极存储单元的隧穿氧化层225。

在隧穿氧化层255上面淀积一第一第一多晶硅P₁层而形成一栅极230。栅极230、N⁺源极265和N⁺漏极255构成图3d中的MOS晶体管M₁。

在栅极230与在半导体衬底表面的残余部分上面，淀积一绝缘层285，例如二氧化硅。在绝缘层285上，以光刻和氧化物蚀刻步骤形成数个接触窗(指插塞的接触窗)。淀积一第二多晶硅P₂层且蚀刻而形成一插塞(P₂插塞)235。在P₂插塞235上形成一第三多晶硅P₃层240。第三多晶硅P₃层240将形成图3d中电容C的下极板。

栅极230、P₂插塞235和下极板240构成堆叠栅极存储单元的浮栅，并且将保留数字数据所需的电荷存储在堆叠栅极存储单元中。

参照图3d，在第三多晶硅P₃层240上淀积一薄的绝缘层，而形成电容C的电容介电层245。在电容介电层245上淀积一第四多晶硅P₄层250。第四多晶硅P₄层250将形成电容C的上极板，而上极板是存储单元M₁的控制栅。

将一深扩散电压产生器V_nw1与深N阱210相连接，以提供隔离堆叠栅极存储单元和半导体衬底上其他电路所需的偏压(voltage biasing)。深扩散N阱210通常处于电力供应电压源(V_cc)的电平。

请参照图3c，P阱电压产生器V_pw1与P阱215相连接。通过一金属层270将P阱215和N⁺源极265固定在一起。P⁺接触窗275、P阱215和N⁺源极265均与P阱电压产生器V_pw1相连接(亦即V_s＝V_pw1)。一堆叠栅极存储单元阵列中的每一行均形成P阱215。P阱电压产生器V_pw1能独立地施加于堆叠栅极存储单元阵列的每一行上。

N⁺漏极255与漏极控制电压产生器V_d相连接。在本发明的堆叠栅极存储单元的结构中，是以位线电压产生器V_bit做为漏极控制电压产生器V_d，而与第四多晶硅P₄层250相连接的是字线电压产生器V_word。

对于本领域的技术人员而言，上述形成堆叠栅极存储单元的工艺可以用来制作传统的DRAM单元。事实上，可将此堆叠栅极存储单元和传统的DRAM单元，同时并入同一集成电路芯片中。

图4是四个堆叠栅极存储单元阵列的电路图。堆叠栅极存储单元11和12形成由字线电压产生器V_word1控制的存储单元的第一列，而堆叠栅极存储单元21和22形成由字线电压产生器V_word2控制的存储单元的第二列。堆叠栅极存储单元11和21形成由位线电压产生器V_bit1控制的第一行，而堆叠栅极存储单元12和22形成由位线电压产生器V_bit2控制的第二行。

图5a和图5b是堆叠栅极存储单元11进行编程的图。对存储单元11进行“1”的编程时(亦即将电子注入存储单元11的浮栅内)，位线电压产生器V_bit1设定在负电力供应电压源-V_cc的电平。字线电压产生器V_word1设定在电力供应电压源+V_cc的电平。源极控制电压产生器V_s也将设定在电力供应电压源-V_cc的电平。

将位线电压产生器V_bit1和源极控制电压产生器V_s改变置于电力供应电压源-V_cc的电平，则N⁺漏极255、N⁺源极265和P阱215的电压电平将成为负的电力供应电压源。将字线电压产生器V_word1设定在电力供应电压源+V_cc的电平，会使得第四多晶硅P₄层250(电容C的上极板)被设定在电力供应电压源V_cc的电平。这些状况将造成第四多晶硅P₄层250和N⁺源极265间，以及N⁺漏极255和P阱215间电场的扩大。此电场的扩大将造成Fowler-Nordheim隧穿效应，则使得电子e^-经由隧穿氧化层225流到浮栅230。当位线电压产生器V_bit1、字线电压产生器V_word1和源极控制电压产生器V_s回到接地参考电位(0V)的电平时，这些电子将阻陷于浮栅230内。如此将造成图3a中，存储单元M₁的阈值电压V_T的改变。当进行读的操作时，阈值电压V_T的改变可在堆叠栅极存储单元阵列外部，通过传感放大器来检测其为一逻辑值“1”。

对堆叠栅极存储单元阵列进行逻辑值“0”的编程，乃是对一单一存储单元施以擦除。非易失性的术语“编程”是指一种将电子放入浮栅的方法。“擦除”是指一种将电子自浮栅移除的方法。通过编程与擦除而分别完成“写入”逻辑值“1”或“0”。对典型的闪速存储器或EPROM而言，首先对整个阵列进行擦除而成为逻辑值“0”，接着只对阵列进行“写入”或“编程”，逻辑值“1”。对EEPROM而言，单一存储单元具有个别的编程和擦除能力，每一存储单元分开进行逻辑值“1”与逻辑值“0”的写入。

非易失的存储单元是由设定位线电压产生器V_bit1、字线电压产生器V_word1和源极控制电压产生器V_s电平的组合，以抑制非选择的存储单元进行编程，而每一存储单元可由表1中所设定的任一电压来抑制一非选择的存储单元进行编程。

                              表1

编程抑制	Vbit	Vword	Vs＝Vpw1	Vnw1
					存储单元22	0.0V	0.0V	0.0V	Vcc
存储单元21	-Vcc	0.0V	-Vcc	Vcc
					存储单元12	0.0V	Vcc	0.0V	Vcc

对堆叠栅极存储单元的整个列进行编程时，与列方向相接的字线电压产生器V_word被置于电力供应电压源V_cc的电平。与每一列方向存储单元相连的位线电压产生器V_bit和源极控制电压产生器V_s，如果存储单元进行编程为逻辑值“1”，则被置于负电力供应电压源-V_cc的电平；如果存储单元进行编程为逻辑值“0”，则被安置于接地参考电位(0V)的电平。另一方面，进行整个行方向的编程，是通过将行方向的位线电压产生器V_bit，以及将每一行方向存储单元的源极控制电压产生器置于负电力供应电压源-V_cc的电平。在行方向内每一存储单元的字线电压产生器，将被置于电力供应电压源V_cc的层次，以进行编程为逻辑值“1”，或是置于接地参考电位的电平，以进行编程为逻辑值“0”。

图6a和图6b用以说明自浮栅擦除一存储单元或移除任一电荷。移除堆叠栅极存储单元11时，字线电压产生器V_word1被置于负电力供应电压源-V_cc的电平。位线电压产生器V_bit1和源极控制电压产生器V_S11将设置于电力供应电压源(V_cc)的电平。位线电压产生器V_bit1、字线电压产生器V_word1和源极控制电压产生器V_S11的设置，将在第四多晶硅P₄层250(电容C上的上极板)和N⁺漏极255间，以及N⁺源极265和P阱215间建立一电场。经过隧穿氧化层225的电场将迫使电子e^-阻陷于浮栅230中，由Fowler-Nordheim隧穿效应，经隧穿氧化层255转移至N⁺漏极255、N⁺源极265和P阱215。因此，消除任何阻陷于浮栅230中的电子e^-。自浮栅230中移除阻陷的电子e^-，将重建存储单元M₁的阈值电压V_T。

未被擦除的存储单元将具有其各自的位线电压产生器V_bit、字线电压产生器V_word和源极控制电压产生器V_S，且按照表2的电压电平来设定。

                        表2

擦除抑制

Vbit

Vword

Vs＝Vpw1

Vnw1

	0.0V	0.0V	0.0V	Vcc
						Vcc	0.0V	Vcc	Vcc

这些电压电平将确保未被擦除的存储单元在隧穿氧化层内的电场不足以引发Fowler-Nordheim隧穿效应。

整个存储单元的列方向进行擦除，是将列方向的字线电压产生器V_word置于负电力供应电压源-V_cc的电平，而位线电压产生器V_bit和源极控制电压产生器VS与列方向的每一存储单元相连接，且在电力供应电压源V_cc的电平进行擦除。

另一方面，在整个行方向进行擦除，是将与行方向的每一存储单元相连的全部字线电压产生器V_word置于负电力供应电压源-V_cc的电平，而行方向的位线电压产生器V_bit和源极控制电压产生器V_S，将被设定于电力供应电压源V_cc的电平以进行擦除。就各个存储单元而言，行方向的存储单元将以上述的方式进行擦除。

整个阵列进行擦除，是将字线电压产生器V_word置于负电力供应电压源-V_cc的电平。全部的位线电压产生器V_bit和全部的源极控制电压产生器VS将被设定于电力供应电压源V_cc的电平。就各别的存储单元而言，整个阵列将以上述的方式进行擦除。

参照图4，存储在堆叠栅极存储单元阵列内的数字数据将以源极控制电压产生器V_S11被设置于电压0V的电平而完成读取。字线电压产生器V_word1被置于电力供应电压源V_cc的电平，且位线电压产生器将被预先充电，以达到电力供应电压源V_cc的一半V_cc/2的电平。

假如堆叠栅极存储单元11被擦除或编程而成为逻辑值“0”，则存储单元的阈值电压V_T将低到足以使MOS晶体管M₁导通。此时以连接到位线的感测放大器(图中未显示)进行传感，而成为逻辑值“0”。然而，假如堆叠栅极存储单元11被编程而成为逻辑值“1”，则存储单元的阈值电压V_T将高到足以使MOS晶体管M₁不导通。此状况下，位线所呈现的电压V_cc/2不会改变，连接到位线的传感放大器进行传感，而成为逻辑值“1”。

控制位线电压产生器V_bit、字线电压产生器V_word、源极控制电压产生器V_S和传感放大器的设定值，是经由连接至堆叠栅极存储阵列之外的外围电路执行。

在“High Endurance ULtra-Thin Tunnel Oxide For Dynamic Memory”，C.Wann and C.Hu.Proceedings of IEDM，IEEE，1995，p.867，一文中曾提到，当存储单元在编程和擦除时，超薄氧化层将引起非常快速的Fowler-Nordheim隧穿效应。因此，如果本发明的隧穿氧化层的厚度约在60-70埃，则编程和擦除时间约在10ns至100ns之间。本发明的堆叠栅极存储单元结构与E1-Kareh等人提出的类似，均因有大的静电容量而具有高耦合率γ，其约为0.95。

控制栅耦合率γ定义为：将控制栅至浮栅间的电容C除以由浮栅处所测得的总电容(C_tot)，其中：

C_tot＝C+C_ch+其他的离散静电容量(stray capacitance)

C_ch是浮栅230与沟道260之间的静电容量。所以耦合率是：

γ＝C/C_tot＝C/(C+C_ch)

在本发明的堆叠栅极存储单元中，电容C的值约为30fF，且浮栅230与沟道260之间的静电容量约为1fF。耦合率γ约为0.97。藉由对控制栅施加偏压，大的耦合率γ会造成浮栅极电位的控制简单化。浮栅电位V_fg可以表示为：

V_fg＝γV_word+(1-γ)V_pw1+Q/C_tot≈V_word+Q/C_tot

其中Q是浮栅上的净电荷(net electron charge)

如果在浮栅上有负电荷存在，则 $V_{\mathrm{fg}}\≅V_T.$ 字线控制电压产生器V_word的阈值电压是：

V_word＝V_T+C/C_tot

上述的薄的隧穿氧化层(约60-70埃)在5V的V_cc操作电压下，厚度将薄到足以避免长时间(大于一个月)的数据保留。

在本发明的堆叠栅极存储单元中隧穿氧化层的设计，将提供与一EEPROM相同的长保留时间与较长编程和擦除时间的结构。或是与一DRAM相同功能的较短保留时间，但欲较快的编程和擦除时间。其保留时间比EEPROM(约10年)短，但欲比DRAM(约200ms)长。DRAM与EEPROM相似，对数据存储的应用很有用，其于低功率应用时具有罕见的写入操作。甚至在缺少电力供应电压源的短期间(约1个月)内，其存储的数据仍为非易失性的。

图7a和图7b是根据本发明的一较佳实施例的一种堆叠栅极存储单元的编程操作与擦除操作的时间控制图。首先参照图7a，在编程操作开始时，使源极控制电压产生器V_S和P阱扩散电压产生器V_pw1成为负电力供应电压源-V_cc的电压电平，而且同时使位线电压产生器V_bit成为负电力供应电压源-V_cc的电压电平。使字线电压产生器V_word成为电力供应电压源的电平。一旦沟道被反转，即当源极控制电压产生器V_S和P阱电压产生器V_pw1成为负电力供应电压源-V_cc的电压电平，且字线电压产生器V_word成为电力供应电压源的电平时，则位线电压产生器V_bit将成为高阻抗状态。

当隧穿氧化层的厚度较厚(约100埃)时，堆叠栅极存储单元编程的时间将大于10msec。但当隧穿氧化层的厚度较薄时，约60-70埃，堆叠栅极存储单元编程的时间将小于10nsec。

参照图7b，擦除操作的进行是在编程操作开始时，使源极控制电压产生器V_S和P阱电压产生器V_pw1成为电力供应电压源V_cc的电压电平，而且同时使位线电压产生器V_bit成为电力供应电压源-V_cc的电压电平；使字线电压产生器V_word成为负电力供应电压源-V_cc的电平。一旦源极控制电压产生器V_S和P阱电压产生器V_pw1成为电力供应电压源V_cc时，位线电压产生器V_bit将成为高阻抗状态。对P阱和位线接合面施加轻微的正向偏压，因此可以将位线电压源V_bit箝制在电力供应电压源V_cc的电平。

虽然本发明已以一较佳实施例揭露如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围应当以专利要求书所限定的范围为准。

Claims (47)

1.一种堆叠栅极存储单元的结构，包括：

第一导电型的一深扩散阱，注入在一半导体衬底中，且该深扩散阱与一深扩散电压产生器相连接；

第二导电型的一第二扩散阱，注入在该深扩散阱内；

一MOS晶体管，包括：

一漏极区，以该第一导电型的材料注入在该第二扩散阱中，且该漏极区与一位线电压产生器相连接；

一源极区，以该第一导电型的材料注入在该第二扩散阱中，该源极区在距该漏极区一沟道长的距离处，而局限于该第二扩散阱，并且与一源极控制电压产生器耦合；

一隧穿氧化层，配置在一沟道区内的该半导体衬底的一上表面上，该沟道长是指在该漏极区与该源极区之间的该沟道区的长度；以及

第一多晶硅材料的一栅极，配置在该沟道区上面的该隧穿氧化层上；

一绝缘层，配置在该半导体衬底的该表面上且具有多个开口，所述开口与第二扩散阱、该源极区、该漏极区和该栅极相连接；以及

一堆叠电容器包括：

第二多晶硅材料的一第一极板，淀积在该绝缘层上，该第一极板是由一短路插塞穿过该绝缘层中的所述开口中的一个开口而与该栅极相连接，而该栅极和该第一极板将形成该MOS晶体管的一浮栅；

一电容介电层，配置在该第一极板上；以及

第三多晶硅材料的一第二极板，配置在该电容介电层上，该第二极板与一字线电压产生器耦合，而该第二极板将形成该MOS晶体管的一控制栅。

2.如权利要求1所述的结构，其中该堆叠栅极存储单元的保留时间大于200ms。

3.如权利要求1所述的结构，其中该堆叠栅极存储单元的保留时间小于10年。

4.如权利要求1所述的结构，其中该堆叠栅极存储单元的编程时间介于10ns和10ms之间。

5.如权利要求1所述的结构，其中该堆叠栅极存储单元的擦除时间介于10ns和10ms之间。

6.如权利要求1所述的结构，其中该深扩散产生器是一电力供应电压源。

7.如权利要求1所述的结构，其中该存储单元是一DRAM单元。

8.如权利要求1所述的结构，其中该存储单元是一EEPROM单元。

9.如权利要求1所述的结构，其中该存储单元是经由将该位线电压产生器配置于一负的电力供应电压源的一电平、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于一负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“1”的存储单元。

10.如权利要求1所述的结构，其中该存储单元是经由将该位线电压产生器配置于一接地参考电位、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于该负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“0”的存储单元。

11.如权利要求1所述的结构，其中该存储单元是经由将该字线产生器配置于该负的该电力供应电压源的该电平、将该位线产生器配置于该电力供应电压源的该电平、将该源极控制电压产生器配置于该负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电压来进行擦除的存储单元。

12.如权利要求7所述的结构，其中该隧穿氧化层的厚度为60埃至70埃。

13.如权利要求8所述的结构，其中该隧穿氧化层的厚度为100埃。

14.如权利要求1所述的结构，其中该存储单元的耦合率为0.95。

15.一种集成电路存储器的结构，包括：

多个堆叠栅极存储单元，安排在一阵列中，该阵列为多个列和多个行，其中每一个堆叠栅极存储单元包括：

第一导电型的一深扩散阱，注入在一半导体衬底中；

第二导电型的一第二扩散阱，注入在该深扩散阱内；

一MOS晶体管，包括：一漏极区，以该第一导电型的材料注入在该第二扩散阱中；一源极区，以该第一导电型的材料注入在该第二扩散阱中，距该漏极扩散区一沟道长的距离处，且局限于该第二扩散阱中；一隧穿氧化层，配置在一通道区内的该半导体衬底的一上表面上，该通道长是指在该漏极区与该源极区之间的该沟道区的长度；以及第一多晶硅材料的一栅极，配置在该沟道区上面的隧穿氧化层上；

一绝缘层，配置在该半导体衬底的表面上且具有多个开口，所述开口与第二扩散阱、该源极区、该漏极区和该栅极相连接；以及

一堆叠电容器，包括：第二多晶硅材料的一第一极板，淀填在该绝缘层上，该第一极板是由一短路插塞穿过该绝缘层中的所述开口中之一个开口而与该栅极相连接，其中该栅极和该第一极板将形成该MOS晶体管的一浮栅；一电容介电层，配置在该第一极板上；以及一第三多晶硅材料的一第二极板，配置在该电容介电层上，其中该第二极板将形成该MOS晶体管的一控制栅；

多个字线电压产生器，其中每一字线电压产生器在该些堆叠栅极存储单元的该些列中的一列方向上，与每一堆叠栅极存储单元的每一堆叠电容的该第二极板耦合；

多个位线电压产生器，其中每一位线电压产生器与每一堆叠栅极存储单元的该漏极区耦合，而每一堆叠栅极存储单元被安排在该些堆叠栅极存储单元的该些行中的一行方向上；

一深扩散电压产生器，与该些堆叠栅极存储单元中的每一堆叠栅极存储单元的每一深扩散阱耦合；

多个源极控制电压产生器，其中每一个源极控制电压产生器与该源极耦合，且与每一堆叠栅极存储单元的该第二扩散阱耦合，而每一堆叠栅极存储单元被安排在该些堆叠栅极存储单元的该些行中的一行方向上；

多个传感放大器，其中每一个传感放大器与每一堆叠栅极存储单元的该漏极区耦合，而每一堆叠栅极存储单元被安排在该些堆叠栅极存储单元的该些行中的一行方向上，且用以传感被保留在该些堆叠栅极存储单元之一单元中的数字数据；以及

多个外围电路，该些外围电路与该些字线电压产生器、该些位线产生器、该深扩散电压产生器、该些源极控制电压产生器，以及该些传感放大器耦合，用来控制该些堆叠栅极存储单元的编程、擦除和传感。

16.如权利要求15所述的结构，其中该堆叠栅极存储单元的保留时间大于200ms。

17.如权利要求15所述的结构，其中该堆叠栅极存储单元的保留时间小于10年。

18.如权利要求15所述的结构，其中该堆叠栅极存储单元的编程时间介于10ns和10ms之间。

19.如权利要求15所述的结构，其中该堆叠栅极存储单元的擦除时间介于10ns和10ms之间。

20.如权利要求15所述的结构，其中该深扩散产生器为一电力供应电压源。

21.如权利要求15所述的结构，其中该堆叠栅极存储单元为一DRAM单元。

22.如权利要求15所述的结构，其中该堆叠栅极存储单元为一EEPROM单元。

23.如权利要求15所述的结构，其中该堆叠栅极存储单元是由将该位线电压产生器配置于一负的电力供应电压源的一电平、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于一负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“1”的存储单元。

24.如权利要求15所述的结构，其中该堆叠栅极存储单元是由将该位线电压产生器配置于一接地参考电位、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于该负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“0”的存储单元。

25.如权利要求15所述的结构，其中该堆叠栅极存储单元是由将该字线产生器配置于该负的该电力供应电压源的该电平、将该位线产生器配置于该电力供应电压源的该电平、将该源极控制电压产生器配置于一负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行擦除的存储单元。

26.如权利要求21所述的结构，其中该隧穿氧化层的厚度为60埃至70埃。

27.如权利要求22所述的结构，其中该隧穿氧化层的厚度为100埃。

28.如权利要求15所述的结构，其中该堆叠栅极存储单元的耦合率为0.95。

29.如权利要求15所述的结构，其中该些堆叠栅极存储单元是其中的一行的编程可同时经由：将该位线电压产生器配置于一负的该电力供应电压源的该电平，将该字线电压产生器配置于该电力供应电压源的一电平，则在该些堆叠栅极存储单元中的该行中将进行编程而成为逻辑值“1”，将该字线电压产生器配置于该接地参考电位的电平，则在该些堆叠栅极存储单元中的该行中将进行编程而成为逻辑值“0”；将该源极控制电压产生器配置在一负的该电力供应电压源的该电平；以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行的存储单元。

30.如权利要求15所述的结构，其中该些堆叠栅极存储单元是其中的一列的编程可同时经由：将该位线电压产生器配置于一负的该电力供应电压源一电平，则在该些堆叠栅极存储单元中的该行中将进行编程而成为逻辑值“1”；将该位线电压产生器配置于该接地参考电位的一电平，则在该些堆叠栅极存储单元中的该行中将进行编程而成为逻辑值“0”；将该字线电压产生器配置于该电力供应电压源的一电平；将该源极控制电压产生器配置于一负的该电力供应电压源的该电平；以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行的存储单元。

31.如权利要求15所述的结构，其中该些堆叠栅极存储单元是其中的一行的擦除可经由：将全部的该些位线电压产生器配置于一负的该电力供应电压源的一电平，且连接到该行中的该些堆叠栅极存储单元；将该行的该位线电压产生器配置于该电力供应电压源的该电平；将该行中的全部的该些堆叠栅极存储单元的该源极控制电压产生器配置于该电力供应电压源的该电平；以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行的存储单元。

32.如权利要求15所述的结构，其中该些堆叠栅极存储单元是其中的一列的擦除可经由：将该些位线电压产生器配置于一负的该电力供应电压源的一电平，且连接到该列中的该些堆叠栅极存储单元；将该些堆叠栅极存储单元的全部的该些位线电压产生器配置于该电力供应电压源的一电平，且连接到该列；将全部的该些堆叠栅极存储单元的该些源极控制电压产生器配置于该电力供应电压源的该电平，且连接到该列；以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行的存储单元。

33.如权利要求15所述的结构，其中该些堆叠栅极存储单元是其中的该阵列的擦除可经由：将该些堆叠栅极存储单元阵列的全部的该些字线电压产生器配置于一负的该电力供应电压源的一电平；将该阵列的全部的该些字线电压产生器配置于该电力供应电压源的一电平；将该阵列的全部的该些源极控制电压产生器配置于该电力供应电压源的该电平；以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行的存储单元。

34.一种堆叠栅极存储单元的制造方法，其步骤包括：

(a)于一半导体衬底中注入一第一导电型的一深扩散阱，且该深扩散阱与一深扩散电压产生器相连接；

(b)于该深扩散阱内注入第二导电型的一第二扩散阱；

(c)形成一MOS晶体管，其步骤包括：

在该第二扩散阱中注入该第一导电型的一漏极区，且该漏极区与一位线电压产生器相连接；

在该第二扩散阱中，距该漏极区一沟道长的距离处，注入该第一导电型的一源极区，局限于该第二扩散阱中，并且使该源极区与一源极控制电压产生器耦合；

在一沟道区内的该半导体衬底的上表面上淀积一隧穿氧化层，其中该沟道长是指在该漏极区与该源极区之间的该沟道区的长度；以及

在该沟道区上面的该隧穿氧化层上淀积第一多晶硅材料的一栅极；

(d)在该半导体衬底的该表面上淀积一绝缘层且具有多个开口，所述开口与该第二扩散阱、该源极区、该漏极区和该栅极相连接；以及

(e)形成一堆叠电容器，其步骤包括：

在该绝缘层上淀积第二多晶硅材料的第一极板，该第一极板由一短路插塞穿过该绝缘层中的所述开口中的一个开口而与该栅极相连接，而该栅极和该第一极板将形成该MOS晶体管的一浮栅；

在该第一极板上淀积一电容介电层；以及

在该电容介电层上淀积第三多晶硅材料的第二极板，使该第二极板与一字线电压产生器耦合，而该第二极板将形成该MOS晶体管的一控制栅。

35.如权利要求34所述的方法，其中该堆叠栅极存储单元的保留时间大于200ms。

36.如权利要求34所述的方法，其中该堆叠栅极存储单元的保留时间小于10年。

37.如权利要求34所述的方法，其中该堆叠栅极存储单元的编程时间介于10ns和10ms之间。

38.如权利要求34所述的方法，其中该堆叠栅极存储单元的擦除时间介于10ns和10ms之间。

39.如权利要求34所述的方法，其中该深扩散产生器为一电力供应电压源。

40.如权利要求34所述的方法，其中该存储单元为一DRAM单元。

41.如权利要求34所述的方法，其中该存储单元为一EEPROM单元。

42.如权利要求34所述的方法，其中该存储单元是由将该位线电压产生器配置于一负的该电力供应电压源的一电平、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于该负的该电力供应电压源的该电平以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“1”的存储单元。

43.如权利要求34所述的方法，其中该存储单元是由将该位线电压产生器配置于一接地参考电位、将该字线电压产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于该负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行编程而成为逻辑值“0”的存储单元。

44.如权利要求34所述的方法，其中该存储单元是由将该字线产生器配置于该负的该电力供应电压源的该电平、将该位线产生器配置于该电力供应电压源的一电平、将该源极控制电压产生器配置于一负的该电力供应电压源的该电平、以及将该深扩散电压产生器配置于该电力供应电压源的该电平来进行擦除的存储单元。

45.如权利要求40所述的方法，其中该隧穿氧化层的厚度为60埃至70埃。

46.如权利要求41所述的方法，其中该隧穿氧化层的厚度为100埃。

47.如权利要求34所述的方法，其中该存储单元的耦合率为0.95。

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