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CN115313817A - 用于降压转换器的输出电压缩放期间接通时间产生的控制电路 - Google Patents

用于降压转换器的输出电压缩放期间接通时间产生的控制电路 Download PDF

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CN115313817A
CN115313817A CN202210486306.7A CN202210486306A CN115313817A CN 115313817 A CN115313817 A CN 115313817A CN 202210486306 A CN202210486306 A CN 202210486306A CN 115313817 A CN115313817 A CN 115313817A
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input
coupled
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CN202210486306.7A
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J·M·帕赫卡拉
J·O·豪吕
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Texas Instruments Inc
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Abstract

本申请案涉及一种用于dc‑dc转换器的控制器、开关模式调节器、控制环路滤波器及其控制方法。所述控制器包含相频检测电路，其具有经耦合以接收参考时钟输入的第一输入、经耦合以接收高侧有源输出的第二输入，及经配置以提供PFD输出的输出。控制器包含控制环路滤波器，其具有经耦合以接收转换速率输入的第一输入、经耦合以接收PFD输出的第二输入，及经配置以提供高侧长度输出的输出。控制器包含脉冲产生电路，其具有经耦合以接收高侧有源输出的第一输入、经耦合以接收高侧长度输出的第二输入，及经配置以提供精细脉冲输出的输出。控制器包含锁存器，其经配置以响应于比较输出及精细脉冲输出而提供高侧有源输出。

Description

用于降压转换器的输出电压缩放期间接通时间产生的控制 电路
技术领域
本描述大体上涉及开关模式调节器。
背景技术
开关模式调节器(例如降压转换器)通常经设计以提供大范围的输出电压。降压转换器可包含以桥式配置耦合在开关端子处的高侧及低侧场效应晶体管(FET)。电感器耦合在开关端子与输出端子之间，且电容器耦合在输出端子与接地端子之间。
如果降压转换器的输出电压按比例缩小，那么电感器中电流的转换速率会改变。当电感器电流的转换速率改变时，高侧FET的接通时间周期需要改变，以按所期望的开关频率调节转换器。一些降压转换器包含控制环路，其调整高侧FET的接通时间周期。如果控制环路的带宽慢，那么降压转换器将无法快速调整高侧FET的接通时间周期，这可能导致电感器中的纹波电流增加，且因此违反稳定时间要求。相反，如果环路的带宽快，那么在输出电压缩放的转换速率慢的情况下，控制环路可能会变得不稳定。
发明内容
一方面，一种用于DC-DC转换器的控制器包含相频检测电路，其具有经耦合以接收参考时钟输入的第一输入、经耦合以接收高侧有源输出的第二输入，及经配置以提供相频检测(PFD)输出的输出。所述控制器包含控制环路滤波器，其具有经耦合以接收转换速率输入的第一输入、经耦合以接收所述PFD输出的第二输入，及经配置以提供高侧长度输出的输出。所述控制器包含脉冲产生电路，其具有经耦合以接收所述高侧有源输出的第一输入、经耦合以接收所述高侧长度输出的第二输出、经耦合以接收精细选择输出的第三输入，及经配置以提供精细脉冲输出的输出。所述控制器包含锁存器，其具有经耦合以接收比较输出的第一输入、经耦合以接收所述精细脉冲输出的第二输入，及经配置以提供所述高侧有源输出的输出。
在额外方面中，所述相频检测电路包含相频检测器(PFD)，其具有经耦合以接收所述参考时钟输入的第一输入、经耦合以接收所述高侧有源输出的第二输入、经配置以提供递增(UP)输出的第一输出及经配置以提供递减(DN)输出的第二输出。所述相频检测电路包含时间/数字(TTD)转换器，其具有经耦合以接收所述UP输出的第一输入、经耦合以接收所述DN输出的第二输入、经配置以提供所述PFD输出的第一输出及经配置以提供所述精细选择输出的第二输出。
在额外方面中，所述脉冲产生电路包含粗略脉冲产生器，其具有经耦合以接收所述高侧长度输出的第一输入、经耦合以接收所述高侧有源输出的第二输入，及经配置以提供粗略脉冲输出的输出。所述脉冲产生电路包含精细脉冲产生器，其具有经耦合以接收所述粗略脉冲输出的第一输入、经耦合以接收所述精细选择输出的第二输入，及经配置以提供所述精细脉冲输出的输出。
在额外方面中，所述PFD经配置以在所述参考时钟输入的上升沿发生在所述高侧有源输入的上升沿之前时提供所述UP输出，及在所述高侧有源输出的所述上升沿发生在所述参考时钟输入的所述上升沿之前时提供所述DN输出。
在额外方面中，所述控制环路滤波器包含积分系数控制器，其经配置以基于输出电压缩放的转换速率选择积分系数。所述积分系数用于调整控制环路增益及带宽，以在所述输出电压缩放时调节开关频率。
在额外方面中，一种开关模式调节器包含经耦合在输入电压端子与开关端子之间的高侧晶体管。所述高侧晶体管具有经耦合以接收高侧栅极输出的栅极。所述调节器包含经耦合在所述开关端子与接地端子之间的低侧晶体管。所述低侧晶体管具有经耦合以接收低侧栅极输出的栅极。所述开关模式调节器包含经耦合在所述开关端子与输出电压端子之间的电感器，并包含经耦合在所述输出电压端子与所述接地端子之间的电容器。所述调节器包含栅极驱动电路，其具有经耦合以接收高侧有源输出的输入、经配置以提供所述高侧栅极输出的第一输出，及经配置以提供所述低侧栅极输出的第二输出。
在额外方面中，所述调节器包含控制器，其具有相频检测电路，所述相频检测电路具有经耦合以接收参考时钟输入的第一输入、经耦合以接收所述高侧有源输出的第二输入，及经配置以提供相频检测(PFD)输出的输出。所述控制器包含控制环路滤波器，其具有经耦合以接收转换速率输入的第一输入、经耦合以接收所述PFD输出的第二输入，及经配置以提供高侧长度输出的输出。所述控制器包含脉冲产生电路，其具有经耦合以接收所述高侧有源输出的第一输入、经耦合以接收所述高侧长度输出的第二输入、经耦合以接收精细选择输出的第三输入，及经配置以提供精细脉冲输出的输出。所述控制器包含锁存器，其具有经耦合以接收比较输出的第一输入、经耦合以接收所述精细脉冲输出的第二输入，及经配置以提供所述高侧有源输出的输出。
附图说明
图1是实例实施例的开关模式调节器系统的框图。
图2A到2B说明实例实施例的调节器系统的电流波形。
图3是实例实施例的控制环路滤波器的框图。
具体实施方式
图1是实例实施例的开关模式调节器系统100的框图。调节器系统100包含DC-DC转换器，例如降压转换器104。降压转换器104包含：(a)耦合在输入电压端子112与开关端子(即，节点)116之间的高侧开关MH；及(b)耦合在开关端子116与接地端子118之间的低侧开关ML。输入电压端子112可耦合到输入电压Vin，且接地端子118可耦合到接地电压电平。
降压转换器104包括耦合在开关端子116与输出端子120之间的电感器L。电容器C耦合在输出端子120与接地端子118之间，且由RL表示的负载耦合在输出端子120与接地端子118之间。在另一实例实施例中，负载可为将电流反馈回到降压转换器104的电流源。
系统100包括栅极驱动电路124，其提供高侧栅极信号HS_Gate以接通/关断高侧开关MH，并提供低侧栅极信号LS_Gate以按高频率接通/关断低侧开关ML。通过改变高侧栅极信号HS_Gate的接通时间与关断时间的比率，在输出端子120处提供经调节的输出电压Vout。HS_Gate的“接通”与“关断”时间的比率称为工作循环。
在操作中，高侧开关MH及低侧开关ML以互补方式接通/关断。当MH接通且ML关断时，Vin耦合到开关端子116。当MH关断且ML接通时，开关端子116耦合到接地端子118。当MH接通时，通过电感器L的电流上升，且当ML接通时，所述电流下降。如果通过电感器L的电流高于负载电流，那么对电容器C充电。如果通过电感器L的电流小于负载电流，那么将电容器C放电，且在此期间，电容器C向负载RL供应电流，以补偿RL所需的电流。
在实例实施例中，调节器系统100或调节器系统100的一些部分可经实施为半导体裸片或IC封装上的集成电路(IC)。
图2A到2B说明在输出电压Vout被缩放之前及之后，流过电感器L的随时间变化的两个电流波形。图2A展示当输出电压Vout以3.3V调节时通过电感器L的电流204，且图2B展示当输出电压Vout被按比例缩小到0.3V时通过电感器L的电流206。在两种场景中，系统100以开关频率＝2MHz且Vin＝5V操作。
在时间T1处，当电流204(图2A中所展示)处于谷电平(也称为低电平)时，高侧开关MH接通并保持接通，直到时间T2持续334ns(即，高侧开关MH的接通时间＝334ns)。当MH接通时，电流204上升通过电感器L。在时间T2处，当电流204处于峰电平时，高侧开关MH关断，但低侧开关ML接通，且ML保持接通，直到时间T3持续166ns。当ML接通时，电流204在T3处回落到谷电平。
例如，考虑在时间T4处，当电流206(图2B中所展示)处于谷电平时，Vout以预定的转换速率(例如，10mv/us)从3.3V缩放到0.3V。随着Vout被缩放，电感器电流转换速率改变，这需要改变高侧接通时间，以维持(即，调节)开关频率。在图2B的实例中，高侧开关MH的接通时间减少到30ns。
由于在按比例缩小Vout的时间段期间必须改变(即，调适)高侧接通时间以维持开关频率，因此系统100需要及时响应以调适高侧接通时间。
系统100包括耦合到栅极驱动电路124的接通时间产生(OTG)控制器130。OTG控制器130通过调适(即，改变)高侧开关MH的接通时间，使系统100与参考时钟信号REF_CLK同步。系统100包括谷电流控制器140，其以目标电平调节输出电压Vout。OTG控制器130形成数字接通时间控制环路，且谷电流控制器140形成模拟谷电流控制环路。数字及模拟环路一起以目标电平调节输出电压Vout，并调适系统100的相位及开关频率，以匹配参考时钟信号REF_CLK的相位及频率。谷电流控制器140开始高侧开关MH的接通时间，而OTG控制器130结束高侧开关MH的接通时间，并改变系统100的开关频率及相位以匹配REF_CLK的频率及相位。
在实例实施例中，OTG控制器130选择下文描述的积分系数。基于输出电压缩放的所期望的转换速率选择积分系数。积分系数改变OTG控制环路的增益及带宽，从而改变(即，调适)高侧接通时间调适的速度，以在输出电压缩放期间维持所期望的频率。由于可通过改变高侧接通时间来改变系统100的开关频率，因此OTG控制器130能够调适高侧接通时间以调节系统100的开关频率以匹配REF_CLK的频率。
谷电流控制器140包括比较电路144，其具有经耦合以接收指示输出电压Vout的反馈信号的第一输入146。第一输入146可直接耦合到输出端子120，或可经由分压器(图1中未展示)间接耦合到Vout。比较电路144具有经耦合以接收参考电压信号Vref的第二输入148。比较电路144响应于Vout与Vref之间的幅度差，在输出150处提供比较信号Vcomp。在实例实施例中，比较电路144用提供Vcomp的模拟比较器实施，Vcomp是矩形脉冲波。参考电压Vref可从一或多个用户输入导出，或可以其它方式基于一或多个用户输入。
OTG控制器130包括相频检测器(PFD)154，其具有经耦合以接收参考时钟信号REF_CLK的第一输入156及经耦合以接收高侧有源信号HS_Active的第二输入158。参考时钟信号REF_CLK可从外部时钟或参考时钟获得。HS_Active信号操作以接通或以其它方式启用高侧开关MH。PFD 154确定REF_CLK的上升沿与HS_Active的上升沿之间的相位差，且如果REF_CLK的上升沿发生在HS_Active的上升沿之前，那么PFD 154提供递增(UP)信号，且如果HS_Active的上升沿发生在REF_CLK的上升沿之前，那么PFD 154提供递减(DN)信号。(术语“信号”及“数据”在本文中可互换使用)。
OTG控制器130包括时间/数字(TTD)转换器164，其接收递增(UP)及递减(DN)信号。TTD转换器164测量UP信号或DN信号的脉冲长度，并将脉冲长度转变为数字格式。在实例实施例中，TTD转换器164提供相频检测数据PFD_Data(例如，8位数据[7:0])及精细选择数据Fine_Sel(例如，5位数据[4:0])。
接通时间控制器130包括控制环路滤波器170，其具有经耦合以接收转换速率数据Slew_Rate的第一输入172、经耦合以接收PFD_data的第二输入174及经耦合以接收输出电压斜坡有源信号Vout_Ramp_Active的第三输入176。在实例实施例中，Slew_Rate具有数字格式(例如，3位数据)，其表示输出电压缩放的目标或所期望的转换速率。转换速率信号Slew_Rate可基于以下输入确定：(1)初始输出电压；(2)按比例缩小的输出电压(即，目标输出电压)；及(3)从初始输出电压按比例缩小到经按比例缩小的输出电压的时间间隔。输出电压斜坡有源信号Vout_Ramp_Active指示输出电压Vout被缩放。控制环路滤波器170在输出178处提供高侧长度信号HS_length。高侧长度HS_Length控制高侧时段或高侧开关MH接通或以其它方式启用期间的时间。在实例实施例中，HS_Length具有数字格式(例如，13位数据[12:0])。
在实例实施例中，如果REF_CLK发生在HS_Active之前，那么PFD 154确定系统100的开关频率低于REF_CLK的频率。因此，需要增加系统100的开关频率以匹配REF_CLK的频率。因此，PFD 154提供递增(UP)信号，且作为响应，控制环路滤波器170减小HS_Active的脉冲长度，这具有增加开关频率的效果。
相反，如果HS_Active发生在CLK之前，那么PFD 158确定系统100的开关频率快于REF_CLK的频率。因此，需要减小系统100的开关频率以匹配REF_CLK的频率。因此，PFD 154提供递减(DN)信号，且作为响应，环路滤波器170增加HS_Active的脉冲长度，这具有减小开关频率的效果。
如下文所解释的，控制环路滤波器170基于PFD_data及积分系数提供高侧长度信号HS_length。基于所期望的转换速率Slew_Rate选择积分系数。在实例实施例中，Slew_Rate由3位数据表示。如果转换速率Slew_Rate为高，那么控制环路滤波器170选择高积分系数值，且如果转换速率为低，那么控制环路滤波器170选择低积分系数值。在实例实施例中，HS_length可表示为PFD_Data及积分系数的函数。
HS_Length＝HS_length_previous+PFD_data*积分系数
因此，通过改变积分系数，PFD_data适应HS_Length的程度改变。表I列出实例实施例的转换速率及对应的积分系数。
Slew_Rate 积分系数
33mV/us 2<sup>5</sup>
20mV/us 2<sup>4</sup>
<20mV/us 2<sup>3</sup>
表I
接通时间控制器130包括脉冲产生电路，其包括粗略脉冲产生器180及细脉冲产生器188。粗略脉冲产生器180在第一输入182处接收HS_Length，并在第二输入184处接收HS_Active。作为响应，粗略脉冲产生器180在输出186处提供粗略脉冲信号Coarse_Pulse。精细脉冲产生器180在第一输入190处接收粗略脉冲信号Coarse_Pulse，并在第二输入192处接收精细选择信号Fine_Sel，且作为响应，在输出194处提供精细脉冲信号Fine_Pulse。
一方面，粗略脉冲产生器180及细脉冲产生器188共同用作比例积分(PI)补偿器以补偿HS_length。粗略脉冲产生器180形成PI补偿的积分项(I项)，且细脉冲产生器188形成PI补偿的比例项(P项)。
在实例实施例中，粗略脉冲产生器180在自适应延迟(例如，2ns到1200ns)之后提供粗略脉冲信号Coarse_Pulse。响应于高侧有源信号HS_Active而触发粗略脉冲产生器180，且在HS_Active的上升沿处开始将自适应延迟施加到HS_Active。在经过延迟之后，粗略脉冲产生器180输出触发精细脉冲产生器188的粗略脉冲信号Coarse_Pulse。
精细脉冲产生器188接收精细选择信号FINE_SEL，并基于Fine_Sel将精细延迟施加到粗略脉冲信号Coarse_Pulse。精细延迟由提供到精细脉冲产生器188的Fine_Sel控制。在实例实施例中，Fine_Sel是5位数据[4:0]，其转变为1ns到6ns之间的延迟。精细脉冲产生器188提供精细脉冲信号Fine_Pulse。
OTG控制器130包括锁存器196，其具有经耦合以接收比较信号Vcomp的设置输入197，及经耦合以接收精细脉冲信号Fine_Pulse的复位输入198。锁存器196提供高侧有源信号HS_Active。在实例实施例中，锁存器是S-R锁存器，其在Q输出处提供HS_Active。HS_Active信号是具有可变脉冲长度的脉冲宽度调制(PWM)信号。
栅极驱动电路124接收HS_Active，且作为响应，施加高侧栅极信号HS_Gate以接通/关断高侧开关MH，并施加低侧栅极信号LS_Gate以接通/关断低侧开关ML。高侧栅极信号HS_Gate与低侧栅极信号LS_Gate是互补信号。因此，当HS_Gate高时，LS_Gate低，且反之亦然。
在实例实施例中，响应于一或多个用户输入，由电压控制电路(图1中未展示)提供Vref、Vout_Ramp_Active及Slew_Rate。
图3是实例实施例的控制环路滤波器170的详细框图。在实例实施例中，控制环路滤波器170可经实施为半导体裸片或集成电路(IC)封装上的集成电路(IC)。
控制环路滤波器170包括积分系数控制电路304，其具有经耦合以接收输出电压斜坡有源信号Vout_Ramp_Active的第一输入306及经耦合以接收转换速率信号Slew_Rate的第二输入308。积分系数控制电路304在输出310处提供积分系数Sel_Coeff。在实例实施例中，Sel_Coeff具有数字格式(例如，3位数据)。控制环路滤波器170包含第一移位寄存器320(称为左移位寄存器)，其具有经耦合以接收积分系数Sel_Coeff的第一输入322，及经耦合以接收PFD_Data的第二输入324。取决于Sel_Coeff值，PFD_Data在第一移位寄存器320中向左移位3、4或5位。第一移位寄存器320在输出326处提供乘法器输出Multiplier_Out。在实例实施例中，Multiplier_Out是17位数据[16:0]。
控制环路滤波器170包括积分器330，其具有经耦合以接收乘法器输出Multiplier_Out的输入332。积分器330将Multiplier_Out进行积分并提供积分器输出Integrator_Out。在实例实施例中，Integrator_Out是21位数据[20:0]。例如，积分器330可用累积器电路实施，累积器电路包括耦合到锁存器(D触发器)的加法器，且锁存器的输出被反馈回到加法器。控制环路滤波器170包含第二移位寄存器340(称为右移位寄存器)，其具有经耦合以接收积分器输出Integrator_Out的输入342。第二移位寄存器340使Integrator_Out向右移位，并在输出344处提供高侧长度信号HS_Length。第一移位寄存器320(左移位寄存器)、积分器330及第二移位寄存器340(右移位寄存器)共同执行操作HS_Length＝HS_Length_previous+PFD_data*积分系数。
在实例实施例中，由于移位寄存器320及340的左及右移位，表I中的实际积分系数转变为：
2^5/2^8＝2^-3＝0.125
2^4/2^8＝2^-4＝0.0625
2^3/2^8＝2^-5＝0.03125
作为实例，考虑高侧FET的接通时间段为78ns，且参考时钟REF_CLK的上升沿在HS_active信号的上升沿之后发生16ns。因此，PFD 154提供其脉冲长度为16ns的递减(DN)信号。TTD转换器164将脉冲长度转换为具有13位(12'b0000_0001_0000)的数字格式。积分系数是(2^shift_left)/(2^shift_right)。因此，HS_Length如下计算：HS_Length＝HS_length_previous+PFD_Data*积分系数＝HS_length_previous+16*2^5/2^8＝HS_length_previous+2。高侧FET的下一个接通时间段按2*(粗略脉冲产生器LSB)增加。如果粗略脉冲产生器LSB＝150ps，那么高侧FET的下一个接通时间段比高侧FET的先前接通时间段长300ps。
在本描述中，术语“耦合”可涵盖实现与本描述一致的功能性关系的连接、通信或信号路径。此外，在本描述中，经配置以执行任务或功能的装置可由制造商在制造时配置(例如，编程及/或硬接线)以执行所述功能，及/或可由用户在制造之后可配置(或可重新配置)以执行所述功能及/或其它额外或替代功能。配置可通过装置的固件及/或软件编程，通过装置的硬件组件及互连的构造及/或布局，或其组合。此外，在本描述中，包含某些组件的电路或装置可改为适于耦合到那些组件以形成所描述的电路或装置。例如，描述为包含一或多个半导体元件(例如晶体管)、一或多个无源元件(例如电阻器、电容器及/或电感器)，及/或一或多个源(例如，电压及/或电流源)的结构可改为仅包含单个物理装置(例如，半导体裸片及/或集成电路(IC)封装)内的半导体元件，且可适于在例如由终端用户及/或第三方制造时或制造之后耦合到至少一些无源元件及/或源以形成所描述的结构。
如本文所使用的，术语“端子”、“节点”、“互连”及“引脚”可互换使用。除非另有明确相反规定，否则这些术语通常用于表示装置元件、电路元件、集成电路、装置或其它电子或半导体组件之间的互连或端子。
虽然本文中可将某些组件描述为特定工艺技术的组件，但这些组件可更换为其它工艺技术的组件。本文所描述的电路可经重新配置以包含被替换的组件，以提供至少部分类似于组件替换之前可用的功能性的功能性。除非另有陈述，否则展示为电阻器的组件通常代表串联及/或并联耦合的任何一或多个元件，以提供所展示的电阻器表示的阻抗量。例如，本文所展示及描述为单个组件的电阻器或电容器可为多个电阻器或电容器，其分别串联或并联耦合在与单个电阻器或电容器相同的两个节点之间。此外，本描述中使用的短语“接地端子”包含底盘接地、地面接地、浮动接地、虚拟接地、数字接地、公共接地及/或适用于或适合用于本描述的教示的任何其它形式的接地连接。除非另有陈述，在一个值之前的“约”、“大约”或“大体上”是指所陈述的值的+/-10％。
在所描述的实施例中修改是可能的，且在权利要求的范围内其它实施例是可能的。

Claims (21)

1.一种用于DC-DC转换器的控制器，其包括：
相频检测电路，其具有经耦合以接收参考时钟输入的第一输入、经耦合以接收高侧有源输出的第二输入，及经配置以提供相频检测PFD输出的输出；
控制环路滤波器，其具有经耦合以接收转换速率输入的第一输入、经耦合以接收所述PFD输出的第二输入，及经配置以提供高侧长度输出的输出；
脉冲产生电路，其具有经耦合以接收所述高侧有源输出的第一输入、经耦合以接收所述高侧长度输出的第二输出、经耦合以接收精细选择输出的第三输入，及经配置以提供精细脉冲输出的输出；及
锁存器，其具有经耦合以接收比较输出的第一输入、经耦合以接收所述精细脉冲输出的第二输入，及经配置以提供所述高侧有源输出的输出。
2.根据权利要求1所述的控制器，其中所述相频检测电路包括：
相频检测器PFD，其具有经耦合以接收所述参考时钟输入的第一输入及经耦合以接收所述高侧有源输出的第二输入，经配置以提供递增UP输出的第一输出及经配置以提供递减DN输出的第二输出；及
时间/数字TTD转换器，其具有经耦合以接收所述UP输出的第一输入及经耦合以接收所述DN输出的第二输入，经配置以提供所述PFD输出的第一输出及经配置以提供所述精细选择输出的第二输出。
3.根据权利要求1所述的控制器，其中所述脉冲产生电路包括：
粗略脉冲产生器，其具有经耦合以接收所述高侧长度输出的第一输入、经耦合以接收所述高侧有源输出的第二输入，及经配置以提供粗略脉冲输出的输出；及
精细脉冲产生器，其具有经耦合以接收所述粗略脉冲输出的第一输入、经耦合以接收所述精细选择输出的第二输入，及经配置以提供所述精细脉冲输出的输出。
4.根据权利要求1所述的控制器，其中所述PFD检测器经配置以在所述参考时钟输入的上升沿发生在所述高侧有源输出的上升沿之前时提供所述UP输出，且在所述高侧有源输出的所述上升沿发生在所述参考时钟输入的所述上升沿之前时提供所述DN输出。
5.根据权利要求1所述的控制器，其中所述控制环路滤波器包括积分系数控制器，其经配置以基于输出电压缩放的转换速率来选择积分系数，且其中所述积分系数调整控制环路增益及带宽，以在所述输出电压缩放时调节开关频率。
6.根据权利要求1所述的控制器，其中所述比较输出是基于参考电压及输出电压而产生。
7.一种开关模式调节器，其包括：
高侧晶体管，其经耦合在输入电压端子与开关端子之间且具有经耦合以接收高侧栅极输出的栅极；
低侧晶体管，其经耦合在所述开关端子与接地端子之间且具有经耦合以接收低侧栅极输出的栅极；
电感器，其经耦合在所述开关端子与输出电压端子之间；
电容器，其经耦合在所述输出电压端子与所述接地端子之间；
栅极驱动电路，其具有经配置以接收高侧有源输出的输入、经配置以提供所述高侧栅极输出的第一输出，及经配置以提供所述低侧栅极输出的第二输出；
控制器，其包括：
相频检测电路，其具有经耦合以接收参考时钟输入的第一输入、经耦合以接收所述高侧有源输出的第二输入，及经配置以提供相频检测PFD输出的输出；
控制环路滤波器，其具有经耦合以接收转换速率输入的第一输入、经耦合以接收所述PFD输出的第二输入，及经配置以提供高侧长度输出的输出；
脉冲产生电路，其具有经耦合以接收所述高侧有源输出的第一输入、经耦合以接收所述高侧长度输出的第二输入、经耦合以接收精细选择输出的第三输入，及经配置以提供精细脉冲输出的输出；及
锁存器，其具有经耦合以接收比较输出的第一输入、经耦合以接收所述精细脉冲输出的第二输入，及经配置以提供所述高侧有源输出的输出。
8.根据权利要求7所述的开关模式调节器，其进一步包括比较电路，其具有经耦合以接收反馈输入的第一输入、经耦合以接收参考电压的第二输入及经配置以提供所述比较输出的输出。
9.根据权利要求7所述的开关模式调节器，其中所述反馈输入是从输出电压导出。
10.根据权利要求7所述的开关模式调节器，其中所述相频检测电路包括：
相频检测器PFD，其具有经耦合以接收所述参考时钟输入的第一输入及经耦合以接收所述高侧有源输出的第二输入，经配置以提供递增UP输出的第一输出及经配置以提供递减DN输出的第二输出；及
时间/数字TTD转换器，其具有经耦合以接收所述UP输出的第一输入及经耦合以接收所述DN输出的第二输入，经配置以提供所述PFD输出的第一输出及经配置以提供所述精细选择输出的第二输出。
11.根据权利要求7所述的开关模式调节器，其中所述控制环路滤波器包括积分系数控制器，其经配置以基于所述输出电压缩放的转换速率来选择积分系数，且其中所述积分系数调整控制环路增益及带宽，以在所述输出电压缩放时调节开关频率。
12.根据权利要求7所述的开关模式调节器，其中所述脉冲产生电路包括：
粗略脉冲产生器，其具有经耦合以接收所述高侧长度输出的第一输入、经耦合以接收所述高侧有源输出的第二输入，及经配置以提供粗略脉冲输出的输出；及
精细脉冲产生器，其具有经耦合以接收所述粗略脉冲输出的第一输入、经耦合以接收所述精细选择输出的第二输入，及经配置以提供所述精细选择输出的输出。
13.根据权利要求7所述的开关模式调节器，其中所述PFD检测器经配置以在所述参考时钟输入的上升沿发生在所述高侧有源输出的上升沿之前时提供所述UP输出，且在所述高侧有源输出的所述上升沿发生在所述参考时钟输入的所述上升沿之前时提供所述DN输出。
14.一种控制环路滤波器，其包括：
积分系数控制电路，其具有经耦合以接收输出电压斜坡有源输入的第一输入及经耦合以接收转换速率输入的第二输入，所述积分系数控制电路可操作以在输出处提供积分系数；
左移位寄存器，其具有经耦合以接收所述积分系数的第一输入及经耦合以接收相频检测PFD输出的第二输入，所述左移位寄存器可操作以提供乘法器输出；
积分器，其具有经耦合以接收所述乘法器输出的输入且可操作以提供积分器输出；及
右移位寄存器，其具有经耦合以接收所述积分器输出的输入且可操作以提供高侧长度输出。
15.根据权利要求14所述的控制环路滤波器，其中所述左移位寄存器可操作以基于所述积分系数使所述PFD输入向左移位所选择的位数。
16.根据权利要求14所述的控制环路滤波器，其中所述右移寄存器可操作以使所述积分器输出向右移位并提供所述高侧长度输出。
17.一种控制DC-DC转换器的方法，其包括：
接收参考时钟输入及高侧有源输出，并作为响应提供相频检测PFD输出；
响应于所述PFD输出及转换速率输入而提供高侧长度输出；
响应于所述高侧有源输出、实施高侧长度输出及精细选择输出而提供精细脉冲输出；及
响应于比较输出及所述精细脉冲输出而提供所述高侧有源输出。
18.根据权利要求17所述的方法，其进一步包括：
响应于所述参考时钟输入及所述高侧有源输出而提供递增UP输出及递减DN输出；及
响应于所述UP输出及所述DN输出而提供所述精细选择输出及所述PFD输出。
19.根据权利要求17所述的方法，其进一步包括：
响应于所述高侧长度输出及所述高侧有源输出而提供粗略脉冲输出；及
响应于所述粗略脉冲输出及所述精细选择输出而提供所述精细脉冲输出。
20.根据权利要求17所述的方法，其进一步包括：
如果所述参考时钟输入的上升沿发生在所述高侧有源输入的上升沿之前，那么提供所述UP输出；及
如果所述高侧有源输出的所述上升沿发生在所述参考时钟输入的所述上升沿之前，那么提供所述DN输出。
21.根据权利要求17所述的方法，其进一步包括响应于所述高侧有源输出而提供高侧栅极输出及低侧栅极输出。
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