CN115225082B - 一种带边沿检测的低延迟异步时钟分频电路 - Google Patents
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- 238000003708 edge detection Methods 0.000 title claims abstract description 13
- 101150110971 CIN7 gene Proteins 0.000 claims description 11
- 101150110298 INV1 gene Proteins 0.000 claims description 11
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 abstract description 11
- 230000000630 rising effect Effects 0.000 abstract description 8
- 238000013461 design Methods 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 abstract description 2
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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Abstract
本发明公开一种带边沿检测的低延迟异步时钟分频电路，属于电子电路领域。在分频电路的基础上进行设计，对复位信号进行同步处理，能够显著降低分频电路中亚稳态情况产生的概率，避免信号传输中的毛刺和不稳定现象；并通过适当的逻辑电路产生各个触发器的复位信号，对整体分频电路的时序进行合理控制，该结构能够有效地提高系统的稳定性和可靠性。本发明相较于传统的双触发器同步电路具有更低的延迟时间。经分析，传统电路结构的延迟时间至少2个时钟周期。该电路同时在时钟的上升沿和下降沿做同步检测，能够实现延迟时间最大不超过1个时钟周期。
Description
技术领域
本发明涉及电子电路技术领域，特别涉及一种带边沿检测的低延迟异步时钟分频电路。
背景技术
在数字电路中，如果数据在传输中不满足触发器的建立时间与保持时间，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间不满足，会导致输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，Q端会在“0”和“1”之间处于振荡状态，而不是等于数据输入端D的值或有效复位后的数值，不能够提供一个稳定的“0”或“1”的输出，这种状态称为亚稳态。
图1是D触发器异步复位信号释放时出现亚稳态的时序图。如果异步复位信号的撤销时间在Trecovery（恢复时间，是指在时钟有效沿到来之前，复位信号保持有效电平的最短时间）和Tremoval（移除时间，是指在时钟有效沿来临之后，异步复位信号需要继续保持有效电平的最短时间）之内，那势必造成亚稳态的产生，输出在时钟边沿的Tco（时钟到输出的规定延迟）后会产生振荡，振荡时间为Tmet（决断时间，亚稳态输出恢复到稳定状态所需的超出Tco的额外时间），最终稳定到“0”或者“1”，就会可能造成复位失败。亚稳态问题会导致不稳定信号进入触发器Q端连接的组合逻辑电路中，这种有害状态会进一步对电路系统的稳定性造成影响。
实际电路设计中不期望亚稳态情况的出现，为了避免亚稳态问题的产生，常见的解决方法是使用两级触发器对异步复位信号进行同步释放。如图2所示，具体实现方法是：通过两级触发器将复位信号同步延迟，第一级触发器输出信号进入亚稳态的可能性较大，但第二级输出是稳定的，应使用第二级输出，避免将可能处于亚稳态的第一拍输出信号作复位信号。该方法能够大大降低亚稳态发生的概率，但会导致复位信号释放有着至少2个时钟周期的延迟，其电路时序见图3。
分频电路的核心结构是D触发器，当有效时钟沿到来时，如果正处于异步复位信号的恢复时间和移除时间之内，触发器的输出端会出现亚稳态。为保证分频电路能够提供稳定可靠的时钟分频信号，采用合适的电路结构消除亚稳态是必要的措施。
发明内容
本发明的目的在于提供一种带边沿检测的低延迟异步时钟分频电路，以解决目前存的亚稳态对数字电路产生影响的问题。
为解决上述技术问题，本发明提供了一种带边沿检测的低延迟异步时钟分频电路，包括触发器Q1~Q5、或非门NR1和NR2、或门OR1、反相器INV1和选择器MUX1；其中，
触发器Q1的输入D端同时连接异步复位信号RN和触发器Q3的输入D端，输出Q端连接触发器Q2的输入D端，时钟端连接反相器INV1的输出端和触发器Q4的时钟端；触发器Q2的输出Q端连接选择器MUX1的S0端，时钟端同时连接触发器Q3的时钟端和高速时钟信号CLK_IN；触发器Q3的输出Q端连接触发器Q4的输入D端，触发器Q4的输出Q端连接选择器MUX1的S1端；
或非门NR1的输出端同时连接触发器Q1的RN端和触发器Q2的RN端，第一输入端连接选择器MUX1的S1端，第二输入端连接使能信号
；或非门NR2的输出端同时连接触发器Q3的RN端和触发器Q4的RN端，第一输入端连接选择器MUX1的S0端，第二输入端连接使能信号
；
或门OR1的第一输入端连接选择器MUX1的S0端，第二输入端连接选择器MUX1的S1端，输出端连接触发器Q5的RN端；
触发器Q5的输入D端连接自身输出
端，时钟端连接选择器MUX1的输出端，输出Q端输出信号CK_OUT。
可选的，所述反相器INV1的输入端接入高速时钟信号CLK_IN，输出端连接选择器MUX1的第二输入端I1，所述选择器MUX1的第一输入端I0连接高速时钟信号CLK_IN。
可选的，所述选择器MUX1为二选一的数据选择器。
在本发明提供的带边沿检测的低延迟异步时钟分频电路中，具有以下有益效果：
（1）在分频电路的基础上进行设计，对复位信号进行同步处理，显著降低分频电路中亚稳态情况产生的概率，避免信号传输中的毛刺和不稳定现象；
（2）通过适当的逻辑电路产生各个触发器的复位信号，对整体分频电路的时序进行合理控制，该结构能够有效地提高系统的稳定性和可靠性；
（2）相较于传统的双触发器同步电路具有更低的延迟时间，经分析，传统电路结构的延迟时间至少2个时钟周期。该电路同时在时钟的上升沿和下降沿做同步检测，能够实现延迟时间最大不超过1个时钟周期。
附图说明
图1是异步复位D触发器的亚稳态时序图；
图2是传统双触发器同步电路的原理图；
图3是传统双触发器同步电路的时序图；
图4本发明提出的一种带边沿检测的低延迟异步时钟分频电路结构示意图；
图5是Q4下降沿采样CLK_IN反相分频时序图；
图6是Q2上升沿采样CLK_IN分频时序图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种带边沿检测的低延迟异步时钟分频电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供的一种带边沿检测的低延迟异步时钟分频电路的结构如图4所示，以二分频电路为例，输入端CLK_IN是高速时钟信号，RN是分频器的异步复位信号，
是使能信号，输出端CK_OUT是对高速时钟信号CLK_IN二分频之后的时钟信号。MUX1是一个二选一的数据选择器。
触发器Q1的输入D端同时连接异步复位信号RN和触发器Q3的输入D端，输出Q端连接触发器Q2的输入D端，时钟端连接反相器INV1的输出端和触发器Q4的时钟端；触发器Q2的输出Q端连接选择器MUX1的S0端，时钟端同时连接触发器Q3的时钟端和高速时钟信号CLK_IN；触发器Q3的输出Q端连接触发器Q4的输入D端，触发器Q4的输出Q端连接选择器MUX1的S1端；
或非门NR1的输出端同时连接触发器Q1的RN端和触发器Q2的RN端，第一输入端连接选择器MUX1的S1端，第二输入端连接使能信号
；
或非门NR2的输出端同时连接触发器Q3的RN端和触发器Q4的RN端，第一输入端连接选择器MUX1的S0端，第二输入端连接使能信号
；
或门OR1的第一输入端连接选择器MUX1的S0端，第二输入端连接选择器MUX1的S1端，输出端连接触发器Q5的RN端；
触发器Q5的输入D端连接自身输出
端，时钟端连接选择器MUX1的输出端，输出Q端输出信号CK_OUT；所述反相器INV1的输入端接入高速时钟信号CLK_IN，输出端连接选择器MUX1的第二输入端I1，所述选择器MUX1的第一输入端I0连接高速时钟信号CLK_IN。
Q1和Q4为高速时钟信号CLK_IN下降沿时进行有效采样的同步电路，Q2和Q3为高速时钟信号CLK_IN上升沿时进行有效采样的同步电路，被用于消除亚稳态。当使能信号有效时（即
为低电平），Q1、Q2、Q3、Q4四个同步电路的复位信号释放，开始工作。
本发明工作的具体过程是：
1）分频器的异步复位信号RN由低电平变为高电平后，分频器的复位信号释放。
2）a.如图5所示，如果先检测到高速时钟信号CLK_IN的有效上升沿信号，Q3将异步复位信号RN采样到Q4的输入端，等到高速时钟信号CLK_IN的有效下降沿信号到来，Q4进行下降沿采样，将得到的高电平信号同步传输到NR1的输入端，并将S1置为高电平，并且会在NR1的输出端产生有效的复位信号，Q1和Q2被复位，则S0为低电平；
b.如图6所示，如果先检测到高速时钟信号CLK_IN的有效下降沿信号，Q1将异步复位信号RN采样到Q2的输入端，等到高速时钟信号CLK_IN的有效上升沿信号到来，Q2进行上升沿采样，将得到的高电平信号同步传输到NR2的输入端，并将S0置为高电平，并且会在NR2的输出端产生有效的复位信号，Q3和Q4被复位，则S1为低电平。
3）S0为高电平，数据选择器MUX1选择高速时钟信号CLK_IN分频；S1为高电平，数据选择器MUX1选择高速时钟信号CLK_IN反相分频。
4）Q2或Q4传输的高电平信号经过OR1将Q5的复位信号释放，分频器开始工作。
本发明在分频电路的基础上进行设计，通过两级触发器对复位信号RN进行同步处理，分别采用上升沿和下降沿两种边沿检测的方式，得到选择器输入端S0或S1的有效信号，通过二选一数据选择器对高速时钟信号CK_IN及其反相信号进行选择输出，最后通过分频电路对选择器输出的高速时钟进行有效地分频。
本发明在控制信号的处理上，通过组合逻辑电路实现对各触发器是否复位进行判决，保证整体电路时序的可靠性。一是使能信号
对同步电路Q1、Q2、Q3、Q4的复位进行有效控制，保证同步电路中初始信号的稳定性；二是Q1、Q2和Q3、Q4同步电路的输出信号通过或门对分频电路的复位进行有效控制，当同步电路正常工作后，OR1对Q5复位信号进行释放，保证分频时序的准确性。本实施例中以二分频器作为例子，如果是其它分频电路，该方法同样有效。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (2)
1.一种带边沿检测的低延迟异步时钟分频电路，其特征在于，包括触发器Q1～Q5、或非门NR1和NR2、或门OR1、反相器INV1和选择器MUX1；其中，
触发器Q1的输入D端同时连接异步复位信号RN和触发器Q3的输入D端，输出Q端连接触发器Q2的输入D端，时钟端连接反相器INV1的输出端和触发器Q4的时钟端；触发器Q2的输出Q端连接选择器MUX1的S0端，时钟端同时连接触发器Q3的时钟端和高速时钟信号CLK_IN；触发器Q3的输出Q端连接触发器Q4的输入D端，触发器Q4的输出Q端连接选择器MUX1的S1端；
或非门NR1的输出端同时连接触发器Q1的RN端和触发器Q2的RN端，第一输入端连接选择器MUX1的S1端，第二输入端连接使能信号
或非门NR2的输出端同时连接触发器Q3的RN端和触发器Q4的RN端，第一输入端连接选择器MUX1的S0端，第二输入端连接使能信号
或门OR1的第一输入端连接选择器MUX1的S0端，第二输入端连接选择器MUX1的S1端，输出端连接触发器Q5的RN端；
触发器Q5的输入D端连接自身输出
端，时钟端连接选择器MUX1的输出端，输出Q端输出信号CK_OUT；
所述反相器INV1的输入端接入高速时钟信号CLK_IN，输出端连接选择器MUX1的第二输入端I1，所述选择器MUX1的第一输入端I0连接高速时钟信号CLK_IN。
2.如权利要求1所述的带边沿检测的低延迟异步时钟分频电路，其特征在于，所述选择器MUX1为二选一的数据选择器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211140479.XA CN115225082B (zh) | 2022-09-20 | 2022-09-20 | 一种带边沿检测的低延迟异步时钟分频电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211140479.XA CN115225082B (zh) | 2022-09-20 | 2022-09-20 | 一种带边沿检测的低延迟异步时钟分频电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115225082A CN115225082A (zh) | 2022-10-21 |
| CN115225082B true CN115225082B (zh) | 2022-12-06 |
Family
ID=83617554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211140479.XA Active CN115225082B (zh) | 2022-09-20 | 2022-09-20 | 一种带边沿检测的低延迟异步时钟分频电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115225082B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116054798B (zh) * | 2023-01-09 | 2024-04-30 | 成都电科星拓科技有限公司 | 一种多电压域上下电复位中时序亚稳态消除方法及装置 |
| CN116582113B (zh) * | 2023-07-14 | 2024-02-06 | 深圳时识科技有限公司 | 异步边沿检测电路、从机电路及芯片 |
| CN118118010B (zh) * | 2024-03-01 | 2024-10-15 | 南京金阵微电子技术有限公司 | 时钟检测电路、检测方法、芯片及通信系统 |
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2022
- 2022-09-20 CN CN202211140479.XA patent/CN115225082B/zh active Active
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Also Published As
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|---|---|
| CN115225082A (zh) | 2022-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |