CN114814358B

CN114814358B - 一种频率测量系统及方法

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Publication number: CN114814358B
Application number: CN202210733484.5A
Authority: CN
Inventors: 黄超; 李果村; 林萍; 聂坤宏; 张啟明; 胡雨婷
Original assignee: Chengdu CAIC Electronics Co Ltd
Current assignee: Chengdu CAIC Electronics Co Ltd
Priority date: 2022-06-27
Filing date: 2022-06-27
Publication date: 2022-11-01
Anticipated expiration: 2042-06-27
Also published as: CN114814358A

Abstract

本发明公开了一种频率测量系统及方法，涉及频率测量技术领域，包括基准信号产生模块、信号滤波模块、相位累加模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块。本发明通过直接数字相位累加算法，通过对数字相位的多次直接累加可以将待测频率信号频率的细微变化放大，提高检测分辨率，实现了对信号频率的高精度测量，解决了现有频率测量算法难以实现高精度测量的不足，并缩短了频率测试转换时间。本发明通过相位检测算法，准确检测相位过零点，实现对信号频率微小变化的检测，准确识别待测频率信号的测试起点与测试终点，保证了信号频率测试的准确性，同时解决了现有频率测量算法难以实现高分辨率测量的不足。

Description

一种频率测量系统及方法

技术领域

本发明涉及频率测量技术领域，具体涉及一种频率测量系统及方法。

背景技术

在电磁辐射复杂、干扰严重的飞机机上环境，如：飞机电子设备舱中，传感器将需要测量的温度、压力等物理量信号转换为对应频率信号，以信号电缆作为传输介质，传输频率信号到机载设备中。机载设备中的中央处理器或现场可编程门阵列芯片（FPGA）使用频率-数字转换技术，对频率信号进行测量，将频率信号转换为数字信号，实现对物理量信号的测量。

频率-数字转换技术具有测量精度高、抗电磁干扰能力强、便于远距离传输测量、电接口简单等优点，在测量、控制仪器仪表等领域使用可以简化结构设计，降低成本。频率-数字转换技术的设计核心是频率测量算法，目前常用频率测量算法包括：直接测量频率算法、间接测量频率算法。直接测量频率算法以测量设备内部自身的高精度、高稳定度的频率源作为基准计数信号，检测被测信号的上跳变沿或下跳变沿，以跳变沿作为计数器门控信号，通过统计在被测信号若干周期内的基准计数信号计数值，计算出被测信号的周期与频率。间接测量频率算法同样以测量设备内部自身的频率源作为基准计数信号，通过检测基准计数信号计数值，在规定的时间内记录被测信号跳变沿的数量，计算出被测信号的周期与频率。无论采用哪种算法，目前的频率测量算法均存在如下缺点。

在工程应用中，如果需要测量的频率信号数量较多，通常会使用多路频率测量通道对信号进行转换与监测。由于各路频率测量通道的测量需求不一，因此需要分别设计多种对应不同频率基准计数信号、不同长度计数周期的功能模块。频率测量算法也因此较为复杂，每个功能模块都需要单独调试，导致设计的可移植性较差。

鉴于频率测量在机载信号测量中的重要性，一般设计要求频率-数字转换算法的精度指标至少为百万分之一（ppm）数量级。目前的频率测量算法误差较大，大多不超过万分之一数量级，导致其精度指标较难满足设计要求。提高测量精度，一般需要降低测量分辨率或延长测试时间。

部分被测物理量发生变化时，对应的信号频率变化幅度极小，现有频率测量算法的频率分辨率较低，难以识别微小的频率变化，导致在使用过程中不能及时识别传感器信号的细微改变，影响飞行员对飞机状态的判读，导致飞行员采取错误的措施，影响飞机的安全。提高测量分辨率，一般需要降低测量精度或延长测试时间。

飞机部分关键系统对频率-数字转换完成时间要求严格，通常要求在毫秒级时间内完成频率测量，获得准确频率值。因此在工程实践中，为满足时间要求，通常采取牺牲测量精度的方法换取较短的测量转换时间。测量精度的下降，往往使机载设备因为不能识别处在频率临界值附近的信号而无法正常工作的现象。

目前常规频率测量算法存在以上缺点，从而在一些对频率测量精度、分辨率、测量速度要求特别严格的应用场合，比如：飞机大气数据系统等，无法满足这类系统的需求，影响频率-数字转换技术的应用。一种具有高精度与高分辨率并兼顾测量时间的频率测量算法亟待被实现。

发明内容

针对现有技术中的上述不足，本发明提供的一种频率测量系统及方法解决了现有频率测量精度和分辨率不能兼顾的问题。

为了达到上述发明目的，本发明采用的技术方案为：

提供一种频率测量系统，其包括基准信号产生模块、信号滤波模块、相位累加模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块；

基准信号产生模块，用于为信号滤波模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块提供基准信号，并以基准信号跳变沿驱动各模块按时序工作；

信号滤波模块，用于采集待测频率信号，对待测频率信号进行毛刺滤除和延时，并在待测频率信号稳定后，产生一个与待测频率信号同频且相位固定的频率信号到相位累加模块；

相位累加模块，用于将输入的频率信号跳变沿作为时钟驱动，将预设相位值依次累加；

相位检测模块，用于检测累加的相位值，获取基准信号计数启动的时机，控制基准信号计数模块启动计数；

基准信号计数模块，用于在收到相位检测模块的启动计数信号后，对基准信号进行计数，并将计数结果输出到频率测量值计算模块；

频率测量值计算模块，用于在设定的测量周期完成后，根据收到的基准信号计数值计算出频率测量值；

测量周期计数模块，用于对测量周期进行计数，当计数值达到设定的测量周期时，输出用于关闭各模块的频率测量相应功能的信号。

进一步地，基准信号产生模块，通过FPGA的锁相环或锁延迟环技术产生稳定的基准信号，或通过FPGA的外部高精度频率源信号，采用计数分频方法产生基准信号。

进一步地，相位累加模块采用直接数字相位累加算法实现对相位值的累加，根据输入的待测频率信号跳变沿不断累加相位值到溢出复位为零，并重复累加过程直到达到设定的测量周期。

提供一种频率测量方法，其包括以下步骤：

S1、通过基准信号产生模块为信号滤波模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块提供基准信号，并以基准信号跳变沿驱动各模块按时序工作；

S2、通过信号滤波模块采集待测频率信号，对待测频率信号进行毛刺滤除和延时，并在待测频率信号稳定后，产生一个与待测频率信号同频且相位固定的频率信号到相位累加模块；

S3、通过相位累加模块将输入的频率信号跳变沿作为时钟驱动，将预设相位值依次累加，得到相位累加值；

S4、通过相位检测模块检测相位累加值，获取基准信号计数启动的时机，控制基准信号计数模块启动计数；

S5、通过基准信号计数模块在收到相位检测模块的启动计数信号后，对基准信号进行计数，并将计数结果输出到频率测量值计算模块；

S6、通过频率测量值计算模块在设定的测量周期完成频率测量后，根据收到的基准信号计数值计算出频率测量值；

S7、通过测量周期计数模块对测量周期进行计数，当计数值达到设定的测量周期时，输出用于关闭各模块的频率测量相应功能的信号，完成单次频率测量。

进一步地，步骤S1中通过基准信号产生模块为信号滤波模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块提供基准信号的具体方法包括以下子步骤：

S1-1、通过FPGA的锁相环或锁延迟环技术产生稳定的基准信号，或通过FPGA的外部高精度频率源信号，采用计数分频方法产生基准信号；

S1-2、为信号滤波模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块提供基准信号。

进一步地，步骤S2的具体方法包括以下子步骤：

S2-1、通过状态机循环检测输入的待测频率信号电平，当电平为高时，进入步骤S2-2；

S2-2、等待1个基准信号时间，再次检测输入的待测频率信号电平，若电平仍为高，则进入步骤S2-3；否则判定出现毛刺，返回步骤S2-1；

S2-3、同步产生一个与待测频率信号同频且相位固定的高电平频率信号到相位累加模块；

S2-4、循环检测输入的待测频率信号电平，当电平为低时，进入步骤S2-5；

S2-5、等待1个基准信号时间，再次检测输入的待测频率信号电平，若电平仍为低，则进入步骤S2-6；否则判定出现毛刺，返回步骤S2-4；

S2-6、同步产生一个与待测频率信号同频且相位固定的低电平频率信号到相位累加模块。

进一步地，步骤S3的具体方法包括以下子步骤：

S3-1、将相位累加值清零，初始化预设相位值；

S3-2、在输入的待测频率信号每一个跳变沿，通过将预设相位值与当前相位累加值相加实现对相位累加值的更新，并将更新后的相位累加值发送至相位检测模块。

进一步地，步骤S4的具体方法包括以下子步骤：

S4-1、将当前相位累加值和相位累加值变量清零；

S4-2、在每个基准信号周期，读取相位累加模块输出的相位累加值，并同时获取相位检测模块内部的相位累加值变量；

S4-3、在每个基准信号周期，将相位累加值与相位累加值变量进行比较，若相位累加值大于相位累加值变量且基准信号计数模块计数未启动，则禁止基准信号计数模块计数；否则控制基准信号计数模块启动计数，将相位累加值保存到相位累加值变量。

进一步地，步骤S6的具体方法包括以下子步骤：

S6-1、选取设定的测量周期数cycle，并根据公式：

计算出基准信号计数修正值

；

S6-2、在设定的测量周期中进行频率测量，得到测量周期频率测量结果；

S6-3、根据公式：

得到频率测量值

；其中

为预设相位值；

为基准信号计数模块的计数结果；

为基准信号。

进一步地，步骤S7的具体方法包括以下子步骤：

S7-1、在每个基准信号周期，读取相位累加模块输出的相位累加值和相位检测模块内部的相位累加值变量；

S7-2、将相位累加值与相位累加值变量进行比较，如果相位累加值小于相位累加值变量，则将测量周期计数值加1，并进入步骤S7-3；否则返回步骤S7-1；

S7-3、判断当前测量周期计数值是否等于提前设定的测量周期数，若是则输出用于关闭各模块的频率测量相应功能的信号，完成单次频率测量；否则返回步骤S7-1。

本发明的有益效果为：

1、本发明通过直接数字相位累加算法，通过对数字相位的多次直接累加可以将待测频率信号频率的细微变化放大，提高检测分辨率，实现了对信号频率的高精度测量，解决了现有频率测量算法难以实现高精度测量的不足，并缩短了频率测试转换时间。本发明通过相位检测算法，准确检测相位过零点，实现对信号频率微小变化的检测，准确识别待测频率信号的测试起点与测试终点，保证了信号频率测试的准确性，同时解决了现有频率测量算法难以实现高分辨率测量的不足。

2、本发明通过状态机状态跳转组合逻辑实现信号滤波，产生对待测频率信号的良好滤波效果，同时保证滤波后产生的信号与原信号的相位差固定，解决了现有滤波算法产生的信号与原信号的相位差不固定的问题。

3、本发明采用参数化方式设置预设相位值与测量周期，通过更改参数，可以调整频率测试转换完成时间以及可测试频率的范围，实现一个系统满足多种频率测量通道的测量需求。

附图说明

图1为本系统的结构框图；

图2为本方法的流程示意图；

图3为信号滤波模块的工作流程图；

图4为相位累加模块的工作流程图；

图5为相位检测模块的工作流程图；

图6为基准信号计数模块的工作流程图；

图7为频率测量值计算模块的工作流程图；

图8为测量周期计数模块的工作流程图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

如图1所示，该频率测量系统包括基准信号产生模块、信号滤波模块、相位累加模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块；

基准信号产生模块，通过FPGA的锁相环或锁延迟环技术产生稳定的基准信号，或通过FPGA的外部高精度频率源信号，采用计数分频方法产生基准信号。

相位累加模块采用直接数字相位累加算法实现对相位值的累加，在输入的待测频率信号每一个跳变沿将预设相位值与相位累加值进行累加，并将当前累加结果设为下一次累加时使用的相位累加值。如果相位累加值溢出则复位累加值为零，并重复累加过程直到达到设定的测量周期。

如图2所示，该频率测量方法包括以下步骤：

步骤S1中通过基准信号产生模块为信号滤波模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块提供基准信号的具体方法包括以下子步骤：

步骤S2的具体方法包括以下子步骤：

步骤S3的具体方法包括以下子步骤：

S3-1、将相位累加值清零，初始化预设相位值；

步骤S4的具体方法包括以下子步骤：

S4-1、将当前相位累加值和相位累加值变量清零；

S4-3、在每个基准信号周期，将相位累加值与相位累加值变量进行比较，若相位累加值大于相位累加值变量且基准信号计数模块计数未启动，则禁止基准信号计数模块计数；否则控制基准信号计数模块启动计数，将相位累加值保存到相位累加值变量。相位累加值变量的初始值也为0。当相位累加值大于相位累加值变量时，即表示相位累加值溢出。相邻两次相位累加值溢出表示得到一个测量周期。

步骤S6的具体方法包括以下子步骤：

S6-1、选取设定的测量周期数cycle，并根据公式：

计算出基准信号计数修正值

；

S6-3、根据公式：

得到频率测量值

；其中

为预设相位值；

为基准信号计数模块的计数结果；

为基准信号。

步骤S7的具体方法包括以下子步骤：

S7-1、在每个基准信号周期，读取相位累加模块输出的相位累加值和相位检测模块内部的相位累加值变量；只要待测频率信号的跳变沿未到来，则不管经历了多少个基准信号周期，相位累加值和相位累加值变量均不发生改变；

在具体实施过程中，信号滤波模块、相位累加模块、相位检测模块、基准信号计数模块、频率测量值计算模块和测量周期计数模块的工作流程图分别如图3、图4、图5、图6、图7和图8所示。

在本发明的一个实施例中，输入待测频率信号频率为2k~100kHz，转换精度要求50ppm，转换时间小于10ms。待测频率信号频率在2k~50kHz时，分辨率小于等于1Hz。

在以上要求基础上，FPGA的输入时钟为10MHz，不进行时钟分频，直接使用输入时钟作为FPGA内部模块基准信号（std_clk），提供给除相位累加模块外的其它算法模块作为驱动时钟。预设相位值可在十进制数42949672~858993459范围内任选一个整数值。本实施例中选为858993459。测量周期数cycle设定选取范围为十进制数1~200内任意一个整数值，数值越大则分辨率越高，相应测量转换时间越长。

实际测试结果1：

测量周期数（cycle）设定为2。输入待测频率信号频率为2.0008kHz，实测频率为2.0008kHz，转换精度优于2ppm，转换时间为7.74ms。

实际测试结果2：

测量周期数（cycle）设定为10。输入待测频率信号频率为50.505kHz，实测频率为50.505kHz，转换精度优于2ppm，转换时间为1.09ms。

实际测试结果3：

测量周期数（cycle）设定为50。输入待测频率信号频率为50.5041kHz，实测频率为50.5040kHz，转换精度优于2ppm，转换时间为5.00ms。

比较实际测试结果2与实际测试结果3，频率测量分辨率实测结果为：

50.505kHz - 50.5041kHz = 0.0009kHz = 0.9Hz。

实际测试结果4：

测量周期数（cycle）设定为10。输入待测频率信号频率为100kHz，实测频率为100kHz，转换精度优于2ppm，转换时间为0.55ms。

实际测试结果5：

测量周期数（cycle）设定为180。输入待测频率信号频率为99.999kHz，实测频率为99.9988kHz，转换精度优于2ppm，转换时间为9.05ms。

比较实际测试结果4与实际测试结果5，频率测量分辨率实测结果为：

100kHz - 99.999kHz = 0.001kHz = 1Hz。

综上所述，本发明通过直接数字相位累加算法，通过对数字相位的多次直接累加可以将待测频率信号频率的细微变化放大，提高检测分辨率，实现了对信号频率的高精度测量，解决了现有频率测量算法难以实现高精度测量的不足，并缩短了频率测试转换时间。本发明通过相位检测算法，准确检测相位过零点，实现对信号频率微小变化的检测，准确识别待测频率信号的测试起点与测试终点，保证了信号频率测试的准确性，同时解决了现有频率测量算法难以实现高分辨率测量的不足。