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CN114731316B - 支持锁定到眼中心的波特率时钟数据恢复的连续时间线性均衡适配算法 - Google Patents

支持锁定到眼中心的波特率时钟数据恢复的连续时间线性均衡适配算法 Download PDF

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CN114731316B CN202080078882.7A CN202080078882A CN114731316B CN 114731316 B CN114731316 B CN 114731316B CN 202080078882 A CN202080078882 A CN 202080078882A CN 114731316 B CN114731316 B CN 114731316B
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Abstract

装置和相关方法涉及采用具有最小均方误差波特率时钟的连续时间线性均衡电路和数据恢复电路以能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括：符号间干扰(ISI)检测器，其被配置为接收数据和误差样本；求和电路，其被耦接到ISI检测器的输出；移动平均滤波器，其被配置为接收求和电路的输出并产生平均输出；投票器，其被配置为响应于平均输出和预定阈值产生投票；以及累加器和代码生成器，其被配置为响应于所产生的投票生成代码信号。通过引入移动平均滤波器和投票器，可以获得锁定到眼图中心或接近中心的更快的方法。

Description

支持锁定到眼中心的波特率时钟数据恢复的连续时间线性均 衡适配算法
技术领域
各种实施例总体上涉及电子电路，并且具体地涉及接收器中的时钟数据恢复(CDR)电路。
背景技术
时钟数据恢复(CDR)电路是用于高速串行通信的接收器系统中的重要模块。CDR电路可以为数据恢复生成正确的采样时钟相位。高速串行通信链路的质量可能对采样对接相位(sampling dock phase)很敏感，尤其是在存在抖动和噪声的情况下。
在具有确定用于对输入数据进行采样的时钟相位的相位内插器的接收器中，CDR电路可用于识别当前使用的对接相位是否是捕获输入数据的最佳对接相位。CDR电路可以为相位内插器提供动态相位调整。CDR电路可以运行以将对接相位位置移向数据眼的中心。当前对接相位离数据眼的中心越远，CDR电路锁定到正确的对接相位所需的时间就越长。较长的锁定时间可能会导致数据丢失。
一种现有的CDR电路是边缘采样CDR电路。边缘采样CDR电路可以对模拟输入波形进行过采样，以生成正确的数据采样对接并恢复传输的数据。边缘采样CDR电路可以假定要在零交叉点(Zero-crossing point)之间的中心附近采样的数据。所产生的过采样系统可能比以符号率(也称为波特率)运行的系统消耗更多的时钟功率。此外，随着信道损耗分布的变化，要采样的模拟波形可能不一定是对称的。因此，将数据采样对接保持在零交叉点之间的中心可能不是最佳的。
发明内容
装置和相关方法涉及采用具有最小均方误差波特率时钟的连续时间线性均衡(CTLE)电路和数据恢复电路，以能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括被配置为接收数据和误差样本的符号间干扰(ISI)检测器、耦接到ISI检测器的输出的求和电路、被配置为接收求和电路的输出并产生平均输出的移动平均滤波器电路、被配置为响应平均输出和预定阈值产生投票的投票器、以及被配置为响应所产生的投票产生代码信号的累加器和代码发生器。通过引入移动平均滤波器和投票器，可以获得更快的锁定到眼图中心或接近中心的方法。
各种实施例可以实现一个或多个优点。例如，在一些实施例中，CTLE适配可以将前标和后标符号间干扰(ISI)控制到相对较小的量，而不是完全将前标和后标ISI归零。在一些实施例中，不是通过一次考虑一位数据样本来执行适配，而是可以计算128位数据样本的平均值。因此，可以更快地执行CDR适配。并且该适配可能伴随着少量的前标和/或后标ISI。因此，具有MMSE波特率CDR的CTLE可以轻松快速地锁定到眼图的中心或中心附近。CTLE的适配可能执行得更快。在一些实施例中，通过使锁定点位于眼图的中心或中心附近，可以获得基本相等的余量，并且可以为接收器提供足够的余量来正确地采样位。在一些实施例中，投票器可以接收可编程阈值(例如，用户定义的值)，可以获得不同的均衡性能。一些实施例可以使接收器能够承受少量的符号间干扰(ISI)，然而，可以很好地控制这些少量的ISI。在一些实施例中，CTLE适配的使用可以省略有限脉冲响应(FIR)的使用，因此，如果允许少量ISI，则可以减少串行器/解串器(SerDes)系统的功耗。
在一个示例中，电路包括：(a)符号间干扰(ISI)检测器，其被配置为接收数据样本和误差样本；(b)求和电路，其被配置为接收ISI检测器的输出并生成适配信息信号；(c)移动平均滤波器，其被配置为从求和电路接收适配信息信号并产生平均输出；(d)投票器，其被配置为响应于平均输出和预定阈值产生投票；以及(e)累加器和代码生成器，其被配置为响应于生成的投票生成代码信号。符号间干扰(ISI)检测器被配置为接收数据样本和错误样本。
在一些实施例中，ISI检测器可以被配置为根据第一后标的真值表运行。在一些实施例中，ISI检测器可以被配置为根据第一前标的真值表运行。在一些实施例中，ISI检测器可以被配置为根据第一前标的真值表运行。在一些实施例中，投票器可以包括比较器，当平均输出等于预定阈值时，比较器被配置为产生零。在一些实施例中，当平均输出大于预定阈值时，比较器可以被配置为在每个适配周期生成-1、0或+1CTLE适配投票。在一些实施例中，累加器和代码生成器可以包括寄存器。在一些实施例中，预定阈值的范围可以从3到4。在一些实施例中，数据样本的位宽可以是128位。在一些实施例中，可以从通过使用数据限幅器以一波特率发送的信号中导出数据样本。在一些实施例中，可以从通过使用误差限幅器以一波特率的发送的信号中导出误差样本。
在另一个示例中，一种方法包括(a)提供符号间干扰(ISI)检测器以接收数据样本和误差样本，(b)配置求和电路以接收ISI检测器的输出并生成适配信息信号，(c)配置移动平均滤波器以从求和电路接收适配信息信号并生成平均输出，(d)配置投票器以响应平均输出和预定阈值产生投票，以及(e)提供累加器和代码生成器以响应生成的投票生成代码信号。
在一些实施例中，ISI检测器可以被配置为根据第一后标的真值表运行。在一些实施例中，ISI检测器可以被配置为根据第一前标的真值表运行。在一些实施例中，投票器可以包括比较器，比较器被配置为比较平均输出和预定阈值，并且当平均输出等于预定阈值时，比较器可以被配置为产生零。在一些实施例中，当平均输出大于预定阈值时，比较器可以被配置为在每个适配时钟周期产生-1、0或+1CTLE适配投票。在一些实施例中，累加器和代码生成器可以包括寄存器。在一些实施例中，预定阈值的范围可以从3到4。在一些实施例中，数据样本的位宽可以是128位。在一些实施例中，数据样本可以从通过使用数据限幅器以一波特率发送的信号中导出。在一些实施例中，误差样本可以从通过使用误差限幅器以一波特率的发送的信号中导出。
各种实施例的细节在以下附图和描述中阐述。从描述和附图以及从权利要求中，其他特征和优点将是显而易见的。
附图说明
图1描绘了可以在其上实现所公开的电路和过程的示例性可编程集成电路(IC)。
图2A描绘了示例性通信系统。
图2B描绘了示例性接收器的框图。
图3描绘了在接收器中实现的示例性适配电路的框图。
图4描绘了实现图3中的适配电路的示例性方法的流程图。
图5A描绘了仿真眼图。
图5B描绘了在适配电路中使用的移动平均滤波器的输出的仿真结果。
图5C描绘了接收器中CTLE的稳定行为的波形。
图6描绘了用于片上系统(SOC)类型的集成电路(IC)的示例性架构。
各图中相同的参考符号表示相同的元件。
具体实施方式
装置和相关方法涉及采用具有最小均方误差(MMSE)波特率时钟和数据恢复(CDR)电路的连续时间线性均衡(CTLE)电路，以便能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括被配置为接收数据和误差样本的符号间干扰(ISI)检测器、耦接到ISI检测器的输出的求和电路、被配置为接收求和电路的输出并产生平均输出的移动平均滤波器，投票器被配置为响应平均输出和预定阈值产生投票，以及累加器和代码发生器，累加器和代码发生器被配置为响应所产生的投票产生代码信号。通过引入移动平均滤波器和投票器，可以获得更快的锁定到眼图中心或接近中心的方法。
为了帮助理解，本文档组织如下。首先，参考图1简要介绍适合进行数据通信的示例性平台(例如，FPGA)。第二，参考图2A-图4，讨论转向说明适配电路的示意图和实现适配电路的方法的示例性实施例。然后，参考图5A-图5C，讨论了适配电路的性能的示例性仿真结果。最后，参考图6，简要介绍了适用于执行数据通信和信号转换的另一示例性平台(例如，片上系统(SOC))。
图1描绘了可以在其上实现所公开的电路和过程的示例性可编程集成电路(IC)。可编程IC 100包括FPGA逻辑。可编程IC 100可以用各种可编程资源实现并且可以被称为片上系统(SOC)。FPGA逻辑的各种示例可以包括阵列中的几种不同类型的可编程逻辑块。
例如，图1描绘了包括大量不同可编程块(tile)的可编程IC 100，包括多千兆位收发器(MGT)101、可配置逻辑块(CLB)102、随机存取存储器块(BRAM)103、输入/输出块(IOB)104、配置和时钟逻辑(CONFIG/CLOCKS)105、数字信号处理块(DSP)106、专用输入/输出块(I/O)107(例如，时钟端口)、和其他可编程逻辑108(例如，数字时钟管理器、模数转换器、系统监控逻辑)。可编程IC 100包括专用处理器块(PROC)110。可编程IC 100可以包括内部和外部重配置端口(未示出)。
在各种示例中，可以使用MGT 101来实现串行器/解串器。MGT 101可以包括各种数据串行器和解串器。数据串行器可以包括各种多路复用器实现方案。数据解串器可以包括各种解复用器实现方案。
在FPGA逻辑的一些示例中，每个可编程块包括可编程互连元件(INT)111，其具有去到和来自每个相邻块中的对应互连元件的标准化互连124。因此，可编程互连元件一起实现了所示FPGA逻辑的可编程互连结构。可编程互连元件INT 111包括去到和来自同一块内的可编程逻辑元件的元件间连接120，如图1中包括的示例所示。可编程互连元件INT111包括去到和来自同一块内的可编程互连元件INT 111的INT内部连接122，如图1中包括的示例所示。
例如，CLB 102可包括可被编程以实现用户逻辑的可配置逻辑元件(CLE)112，以及单个可编程互连元件INT 111。BRAM 103可包括BRAM逻辑元件(BRL)113和一个或更多可编程互连元件。在一些示例中，包括在块中的互连元件的数量可以取决于块的高度。在图示的实现方案中，BRAM块具有与五个CLB相同的高度，但也可以使用其他数目(例如，四个)。DSP块106可以包括DSP逻辑元件(DSPL)114和一个或多个可编程互连元件。IOB 104可以包括例如输入/输出逻辑元件(IOL)115的两个实例和可编程互连元件INT 111的一个实例。例如连接到I/O逻辑元件115的实际I/O接合焊盘可以使用层叠在各种图示逻辑块之上的金属制造，并且可以不限于输入/输出逻辑元件115的区域。
在图示的实现方案中，靠近裸片中心的柱状区域(如图1中的阴影所示)用于配置、时钟和其他控制逻辑。从列延伸的水平区域109将时钟和配置信号分布在可编程IC 100的宽度上。注意，对“柱状”和“水平”区域的引用是相对于以纵向方向观看绘图的。
一些利用图1所示架构的可编程IC可包括额外的逻辑块，这些逻辑块破坏了构成可编程IC大部分的常规柱状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，图1中所示的处理器块PROC 110跨越几列CLB 102和BRAM 103。
图1描绘了示例性可编程IC架构。列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中包含的逻辑块的类型、逻辑块的相对大小以及互连/逻辑实现是纯粹作为例子提供。例如，在实际的可编程IC中，可以在CLB 102出现的任何地方包括多于一个相邻列的CLB102，以促进用户逻辑的有效实现。
高速数字(HSD)集成电路(IC)可用于串行器/解串器(SerDes)系统。在这样的系统中，发送器电路和接收器电路之间可能存在有损信道，并且在高数据速率下，接收到的数据流可能会严重失真，并且需要在使用前重建(均衡)。
图2A描绘了示例性通信系统。在这个描绘的示例中，串行通信系统200包括通过传输介质206耦接到接收器204的发送器202。发送器202可以是串行器-解串器(SerDes)208的一部分。接收器204也可以是SerDes 210的一部分。传输介质206可以包括印刷电路板(PCB)迹线、通孔、电缆、连接器、去耦电容器等。在一些实施例中，SerDes 208可以被设置在集成电路(IC)212中，并且SerDes 210可以被设置在IC 214中。
发送器202使用数字基带调制技术将串行数据驱动到传输介质206上。通常，串行数据被划分为符号(symbol)。发送器202将每个符号转换成映射到该符号的模拟电压。发送器202将从每个符号产生的模拟电压耦接到传输介质206。在一些实施例中，发送器202可以使用二进制不归零(NRZ)调制方案。在二进制NRZ中，符号可以是一位的串行数据，并且可以使用两个模拟电压来表示每一位。在一些示例中，发送器202可以使用多级数字基带调制技术，例如脉冲幅度调制(PAM)，其中符号包括多位的串行数据并且可以使用多于两个的模拟电压来表示每个位。
接收器204可以包括时钟和数据恢复(CDR)电路216。接收器204从传输介质206接收模拟信号。传输介质206可能降低传输的模拟信号的信号质量。信道插入损耗是模拟信号的信号功率随频率而变的衰减。当信号通过传输介质时，模拟信号的高频分量可能比低频分量衰减得更多。一般来说，信道插入损耗会随着频率的增加而增加。模拟信号中的信号脉冲能量可以在传输介质206上传播期间从一个符号周期扩散到另一个符号周期。由此导致的失真被称为符号间干扰(ISI)。
CDR电路216运行以从模拟信号中恢复数据和时钟。接收器204将恢复的数据提供给SerDes 210中的物理编码子层(PCS)电路218用于解码和进一步处理。如图2A所示，发送器202可以使用发送器参考时钟220，并且接收器204可以使用接收器参考时钟222。在一些实施例中，发送器参考时钟220和接收器参考时钟222之间可能存在差异，它可以被称为发送器参考时钟和接收器参考时钟222之间的频率偏移。当发送器参考时钟220和接收器参考时钟222使用独立的时钟源时(例如，频率名义上相同但不是完全相同的时钟源)，可能存在频率参考偏移。在一些实施例中，频率偏移可以是固定的(例如，等于常数)。在一些实施例中，频率偏移可以不是固定的，例如，可以是时间的周期性函数。
图2B描绘了示例性接收器的框图。接收器204包括连续时间线性均衡器(CTLE)224。CTLE 224被耦接以从传输介质206接收模拟信号。CTLE 224可以作为高通滤波器或带通滤波器运行来补偿传输介质206的低通特性。CTLE 224的频率响应的峰值可以由适配电路242调整。
CTLE 224输出第一均衡模拟信号226。判决电路(例如，判决反馈均衡器(DFE))230耦接到CTLE 224的输出并接收第一均衡模拟信号226。判决电路230可以是可运行的，以均衡第一均衡模拟信号226来补偿后标(post-cursor)ISI。在这个描绘的示例中，判决电路230还包括限幅器(slicer)228。限幅器228对第一均衡模拟信号226进行采样以生成每个符号k的数据样本Dk和误差样本Ek。每个限幅器228可以使用采样时钟以一波特率(符号率)对其模拟输入信号进行采样，以生成数据和误差样本。数据样本Dk可以包括符号的估计值，误差样本Ek可以包括符号的估计判决误差。每个数据样本Dk和每个误差样本Ek可以包括一个或多个位，这取决于所采用的调制方案的类型(例如，二进制NRZ的一位样本和PAM的多位样本)。
在一些实施例中，接收器204还可以包括解串器(未示出)以对数据样本Dk和误差样本Ek进行分组以生成要由CDR电路216处理的解串信号。时钟管理器232可以被配置为从例如由相位内插器(PI)238输出的采样时钟237b生成采样时钟信号233(例如，限幅器228使用的数据采样时钟和/或误差采样时钟)。PI 238的另一个输入耦接到锁相环(PLL)236的输出。在另一个示例中，时钟管理器232的功能可以结合到PI 238中。时钟管理器232还可以降低由PI 238提供的采样时钟237b的频率。
CDR电路216耦接到限幅器228的输出以接收数据样本Dk和误差样本Ek。在这个描绘的示例中，CDR电路216响应于接收到的数据样本Dk和误差样本Ek生成PI码信号239。PI238从PLL 236接收参考时钟信号237a。PI 238可以基于由CDR电路216输出的PI码信号239来移动参考时钟信号237a的相位。PI 238可以输出移相的参考时钟信号，例如，作为由限幅器228使用的采样时钟信号237b。在一些实施例中，CDR电路216可以包括相位检测器，该相位检测器被配置为接收数据样本Dk和误差样本Ek以生成PI码信号239。在一些实施例中，限幅器228可以包括单独的数据限幅器和误差限幅器。在一些实施例中，限幅器228可以包括例如四个误差限幅器。
数据样本Dk和误差样本Ek也被适配电路242接收。在一些实施例中，适配电路242可以通过使用已知算法基于数据样本Dk和误差样本Ek生成用于CTLE 224的控制信号244和用于适配判决电路230的适配控制代码245。
在这个描绘的示例中，适配电路242包括符号间干扰(ISI)检测器240。被耦接以接收数据样本Dk和误差样本Ek的ISI检测器240确定是否调整数据采样时钟信号233的相位，以及数据采样时钟信号233的相位应该调整到哪个方向。适配电路242还生成适配控制代码245以适配判决电路230。在一些实施例中，CDR电路216可以根据最小均方误差(MMSE)算法运行。在一些实施例中，CDR电路216可以根据Mueller-Muller算法运行。适配电路242的示例性框图将参考图3进行详细描述。
在一些实施例中，接收器204还可以包括自动增益控制(AGC)电路。CTLE 224的输出可以耦接到AGC电路的输入。AGC电路可用于控制高通滤波器的增益。AGC电路的增益也可以由适配电路242控制。在一些实施例中，AGC电路可以在CTLE电路224之前。在其他示例中，接收器204可以包括其他类型的具有或不具有放大功能的连续时间滤波器。在一些实施例中，可以使用不同的算法来使得CTLE电路224只看第一后标。
图3描绘了在接收器中实现的示例性适配电路的框图。在这个描绘的示例中，适配电路242包括ISI检测器240。数据和误差样本可以是128位。ISI检测器240接收128位数据样本Dk(例如，D(128))和128位误差样本Ek(例如，E(128))，并产生相位检测结果信号，该相位检测结果信号提供净相位检测结果。在这个描绘的示例中，响应于接收到的数据样本Dk和误差样本Ek，ISI检测结果信号可以是h-1递增信号241a以增加采样时钟信号233的相位或者可以是h-1递减信号241b以减少采样时钟信号233的相位。ISI检测器240可以根据图3所示的真值表308运行。真值表308可以基于第一后标(postcursor)h或第一前标(precursor)h-1。在这个描绘的示例中，当前数据样本D_curr、下一个数据样本D_next1和当前误差样本E_curr被考虑以确定是增加(例如，h-1_inc)还是减少(例如，h-1_dec)采样时钟信号233的相位。
适配电路242包括加法电路310。加法电路310例如从ISI检测器240接收h-1增量信号241a和h-1减量信号241b，并生成到移动平均滤波器320的h-1适配信息信号315。在这个描绘的示例中，由于数据样本Dk和误差样本Ek可以是128位，移动平均滤波器320可以一次接收128位的h-1适配信息，然后生成h-1适配信息信号315的平均信号325。可以使用不同的数学算法来配置移动平均滤波器320以获得平均信号325。在一些实施例中，移动平均滤波器320可以是加权移动平均滤波器。在一些实施例中，移动平均滤波器320可以是累积移动平均滤波器。在一些实施例中，移动平均滤波器320可以是指数移动平均滤波器。其他加权系统也可用于配置移动平均滤波器320以获得平均信号325。
平均信号325由投票器330接收。投票器330还被配置为接收预定值335并且响应于接收到的平均信号325和预定值335生成投票信号340。在这个描绘的示例中，预定值335可以是指示可接受的移动平均步长的可编程阈值。通过引入可编程阈值(例如，用户定义的值)，可以获得不同的均衡性能/结果。在一些实施例中，投票器可以包括一个或多个比较器，比较器被配置为指示平均信号325和预定值335之间的关系。在一些实施例中，可编程阈值的范围可以从1到10，例如，从3到4。此外，预定值的窗口边界可参考不同的设计需求(例如判决电路230中的误差限幅器和数据限幅器的有效数量和/或总线宽度)进行缩放。
当平均信号325大于预定值(例如，3)335时，投票器330可以在每个适配时钟周期产生-1、0或+1CTLE适配投票。如果平均信号325小于预定值335，则投票器330可以产生数字0。如果平均信号325等于预定值335，投票器330可以产生数字-1。累加器和代码生成器345被配置为累加被包括在投票器330的输出中的投票信号340，并输出适配控制代码信号245(例如，32位信号)以控制DFE适配。在一些实施例中，累加器和代码生成器345可以包括一个或多个寄存器。通过引入移动平均滤波器320和投票器330，CTLE适配可以将前标ISI和后标ISI控制到相对较小的量，而不是将前标ISI和后标ISI完全归零。并且该适配可能伴随着少量的前标和/或后标ISI。因此，具有MMSE波特率CDR 216的CTLE 224可能能够轻松快速地锁定到眼图的中心或中心附近。此外，该适配可以更快地解决。
图4描绘了实现图3中的适配电路的示例性方法的流程图。对于实施参考图3描述的适配电路242的方法400进行了讨论。方法400包括：在405，提供符号间干扰(ISI)检测器(例如，ISI检测器240)以便从判决电路(例如，判决电路230，其包括限幅器228)接收数据样本和误差样本。方法400还包括，在410，将求和电路(例如，求和电路310)耦接到ISI检测器240的输出。
方法400还包括，在415，配置移动平均滤波器(例如，移动平均滤波器320)以接收求和电路310的输出并产生平均输出(例如，平均信号325)。方法400还包括，在420，配置投票器(例如，投票器330)以响应于平均输出325和预定阈值335生成投票(例如，投票信号340)。方法400还包括，在425，提供累加器和代码生成器(例如，累加器和代码生成器345)以响应于生成的投票340生成代码信号。通过引入移动平均滤波器320和投票器330，CTLE适配可以控制前标和后标ISI为相对较小的量，而不是将前标和后标ISI完全归零。并且适配可能伴随着少量的前标和/或后标ISI。因此，具有MMSE波特率CDR216的CTLE 224可以能够轻松快速地锁定到眼图的中心或中心附近。
图5A描绘了仿真的眼图。参考图3描述的适配电路242已在系统模型中实现并进行了仿真。标有锁定点的以眼图表示的结果在图5A上示出。如图5A所示，眼图锁定(例如，通过MMSE波特率CDR)被居中。通过将锁定点设置在眼图的中心或中心附近，可以获得基本相等的余量，并且可以为接收器204提供足够的余量来正确采样位。
图5B描绘了在适配电路中使用的移动平均滤波器的输出的仿真结果。在该图中，示出了在适配电路242中使用的移动平均滤波器320的输出的仿真结果。移动平均滤波器320的输出(例如，平均信号325)已由CTLE 224调整到3～4的窗口范围内。例如，平均信号325可以是可以由用户决定的h-1投票滤波器或h1投票滤波器。仿真并显示了基于第一后标h1生成的平均信号和基于第一前标h-1生成的平均信号。接收器可能能够承受少量的符号间干扰(ISI)。
图5C描绘了接收器中CTLE的稳定行为(settling behavior)的波形。对接收器204中CTLE 224的稳定行为进行了仿真。如图5C所示，CTLE控制码被稳定为控制范围0～31内某个值。通过引入移动平均滤波器和投票器，可以获得更快的锁定到眼图中心或接近中心的方法。
在这个描绘的示例中，适配电路242与接收器204和CTLE 224被布置在相同的IC上。在另一个实施例中，适配电路242可以在不同的IC(例如，另一个FPGA)中实现以控制均衡。
在一些实施例中，适配电路242可以被实现为硬块固定电路(hard block fixedcircuitry)。例如，专用集成电路(ASIC)可以提供具有定制硬件电路的用于生成适配代码信号的适配电路。
在一些实施例中，适配电路242的一些或全部功能可以在处理器中实现，该处理器被配置为执行存储在数据存储器中的一组指令以控制均衡。例如，投票器330的功能可以在处理器中实现。在一些实施例中，处理器可以布置在相同的集成电路上，该集成电路可以是具有接收器204的FPGA。例如，适配电路242和数据存储器可以在片上系统(SOC)的可编程逻辑块中实现，或在SOC的使用固定电路的硬块中实现，并且接收器204可以在另一个硬块中通过使用例如SOC的固定电路来实现。
图6描绘了用于集成电路(IC)的片上系统(SOC)类型的示例性架构。SOC 600是可编程IC和集成可编程设备平台的示例。在图6的例子中，所示的SOC 600的各种不同的子系统或区域可以在单个集成封装内提供的单个裸片上实现。在其他示例中，不同子系统可以在作为单个集成封装提供的多个互连裸片上实现。
在示例中，SOC 600包括具有不同功能的电路的多个区域。在该示例中，SOC 600可选地包括数据处理引擎(DPE)阵列602。SOC 600包括可编程逻辑(PL)区域604(以下称为PL区域或PL)、处理系统(PS)606、片上网络(NOC)608、和一个或多个硬连线电路块610。DPE阵列602被实现为多个互连的、硬连线的和可编程的处理器，这些处理器具有到SOC 600的其他区域的接口。
PL 604是可以被编程以执行特定功能的电路。作为示例，PL 604可以实现为现场可编程门阵列类型的电路。PL 604可以包括可编程电路块阵列。PL 604内的可编程电路块的示例包括但不限于可配置逻辑块(CLB)、专用随机存取存储器块(BRAM和/或UltraRAM或URAM)、数字信号处理块(DSP)、时钟管理器、和/或延迟锁定循环(DLL)。
PL 604中的每个可编程电路块通常包括可编程互连电路和可编程逻辑电路。可编程互连电路通常包括由可编程互连点(PIP)互连的大量不同长度的互连线。通常，互连线被配置(例如，基于每条线)以提供基于每位的连接性(例如，其中每条线传送单个信息位)。可编程逻辑电路通过使用可包括例如查找表、寄存器、算术逻辑等的可编程元件来实现用户设计的逻辑。可编程互连和可编程逻辑电路可以通过将配置数据加载到定义可编程元件如何配置和操作的内部配置存储器单元中来编程。
PS 606被实现为作为SOC 600的一部分制造的硬连线电路。PS 606可以被实现为，或包括，各种不同处理器类型中的任一种，每个处理器类型都能够执行程序代码。例如，PS606可以被实现为单独的处理器，例如，被实现为能够执行程序代码的单核。在另一示例中，PS 606可以被实现为多核处理器。在又一示例中，PS 606可以包括一个或多个核心、模块、协处理器、接口和/或其他资源。PS 606可以使用多种不同类型的架构中的任何一种来实现。可用于实现PS 606的示例架构可包括但不限于ARM处理器架构、x86处理器架构、GPU架构、移动处理器架构、DSP架构、或能够执行计算机可读指令或程序代码的任何其它适当的架构。
NOC 608包括互连网络，用于在SOC 600中的端点电路之间共享数据。端点电路可以设置在DPE阵列602、PL区域604、PS 606和/或硬连线电路块610中。NOC 608可以包括具有专用开关的高速数据路径。在一个示例中，NOC 608包括水平路径、垂直路径、或水平和垂直路径。图6所示的区域的排列和数量仅仅是一个例子。NOC 608是SOC 600内可用于连接选定组件和/或子系统的通用基础设施的示例。
NOC 608提供到PL 604、PS 606和选定的硬连线电路块610的连接性。NOC 608是可编程的。在与其他可编程电路一起使用的可编程NOC的情况下，在创建用于在SOC 600内实现的用户电路设计之前，要通过NOC 608路由的网络是未知的。NOC 608可以通过将配置数据加载到内部配置寄存器来进行编程，该内部配置寄存器限定了NOC 608中的元件(例如交换器和接口)如何配置和操作以在交换器之间以及在NOC接口之间传递数据。
NOC 608被制造为SOC 600的一部分，虽然不可物理修改，但可以被编程以建立用户电路设计的不同主电路和不同从电路之间的连接。例如，NOC 608可以包括多个可编程交换器，它们能够建立连接用户指定的主电路和从电路的分组交换网络。在这方面，NOC 608能够适配不同的电路设计，其中每个不同的电路设计具有在可以由NOC 608耦接的、在SOC600的不同位置实现的主电路和从电路的不同组合。NOC 608可以被编程在用户电路设计的主电路和从电路之间路由数据，例如应用数据和/或配置数据。例如，NOC 608可以被编程以将PL 604内实现的不同用户指定电路与PS 606和/或DPE阵列602、与不同的硬连线电路块、和/或与SOC 600外部的不同电路和/或系统进行耦接。
硬连线电路块610可以包括输入/输出(I/O)块和/或收发器，用于向SOC 600、存储器控制器等外部的电路和/或系统发送和接收信号。不同I/O块的示例可以包括单端和伪差分I/O以及高速差分时钟收发器。此外，硬连线电路块610可被实施以执行特定功能。硬连线电路块610的示例包括但不限于密码引擎、数模转换器、模数转换器等。SOC 600内的硬连线电路块610在本文中可以不时地被称为专用块。
在图6的例子中，PL 604显示在两个单独的区域中。在另一个示例中，PL 604可以实现为可编程电路的统一区域。在又一个示例中，PL 604可以实现为可编程电路的多于两个不同的区域。PL 604的特定组织并非旨在作为限制。在这方面，SOC 600包括一个或多个PL区604、PS 606和NOC 608。DPE阵列602可以任选地被包括在内。
在其他示例实现方案中，SOC 600可以包括位于IC的不同区域中的两个或更多个DPE阵列602。在其他示例中，SOC 600可以被实现为多裸片IC。在这种情况下，每个子系统都可以在不同的裸片上实现。不同的裸片可以通过使用多种可用的多裸片IC技术中的任何一种(例如将裸片并排堆叠在中介层上，使用其中IC被实现为多芯片模块(MCM)的堆叠裸片架构等)进行通信链接。在多裸片IC示例中，应当理解，每个裸片可以包括单个子系统、两个或更多个子系统、一个子系统和另一个部分子系统，或者它们的任何组合。
可编程集成电路(IC)是指一种包含可编程逻辑的器件。可编程器件或IC的一个示例是现场可编程门阵列(FPGA)。FPGA的特点是包含可编程电路块。可编程电路块的示例包括但不限于输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、数字信号处理块(DSP)、处理器、时钟管理器、和延迟锁定循环(DLL)。现代可编程IC已经发展到包括与一个或多个其他子系统相结合的可编程逻辑。例如，一些可编程IC已演变成片上系统或“SOC”，其中包括可编程逻辑和硬连线处理器。其他种类的可编程IC包括附加的和/或不同的子系统。
尽管已经参照附图描述了各种实施例，但其他实施例也是可能的。例如，在一些实施例中，可以使用其他前标和/或后标来代替第一前标和第一后标来生成用于移动平均滤波器的输入。例如，移动平均滤波器和投票器可以扩展到使用MMSE算法进行适配的任何其他领域。
可以使用包括各种电子硬件在内的电路来实现各种示例。作为示例而非限制，硬件可以包括晶体管、电阻器、电容器、开关、集成电路和/或其他器件。在各种示例中，电路可以包括模拟和/或数字逻辑、分立元件、迹线和/或制造在包括各种集成电路(例如，FPGA、ASIC)的硅衬底上的存储器电路。在一些实施例中，电路可以涉及由处理器执行的预编程指令和/或软件的执行。例如，各种系统可能涉及硬件和软件。
实施例的一些方面可以实现为计算机系统。例如，各种实施例可以包括数字和/或模拟电路、计算机硬件、固件、软件或它们的组合。装置元件可以在有形地体现在信息载体(例如，在机器可读存储设备)中的计算机程序产品中实现，用于由固定硬件处理器执行；并且方法可由可编程处理器执行指令程序以通过对输入数据进行操作并产生输出来执行各种实施例的功能。一些实施例可以有利地在一个或多个计算机程序中实现，该程序可在包括至少一个处理器、至少一个输入、和/或至少一个输出的可编程系统上执行，该处理器被耦接以从数据存储器接收数据和指令并将数据和指令传输到数据存储器。数据存储器可以包括例如存储器空间中的一个或多个寄存器或存储器位置。计算机程序是一组指令，可以直接或间接地在计算机中用于执行某种活动或产生某种结果。计算机程序可以以任何形式的编程语言编写，包括编译或解释语言，并且可以以任何形式部署，包括作为独立程序或作为模块、组件、子程序或其他适合使用的单元在计算环境中。
在各种实施例中，计算机系统可以包括非暂态存储器。存储器可以连接到一个或多个处理器，该处理器可以被配置用于存储数据和计算机可读指令，包括处理器可执行程序指令。一个或多个处理器可以访问数据和计算机可读指令。处理器可执行程序指令在由一个或多个处理器执行时可以使一个或多个处理器执行各种操作。
在各种实施例中，计算机系统可以包括物联网(IoT)设备。物联网设备可能包括嵌入电子设备、软件、传感器、执行器和使这些对象能够收集和交换数据的网络连接性。通过将数据通过接口发送到另一个设备，物联网设备可以与有线或无线设备一起使用。物联网设备可能会收集有用的数据，然后在其他设备之间自主传输数据。
已经描述了许多实施方式。然而，应当理解，可以进行各种修改。例如，如果公开的技术的步骤以不同的顺序执行，或者如果公开的系统的组件以不同的方式组合，或者如果这些组件补充有其他组件，都可以获得有利的结果。因此，其他实施方式都是在所附权利要求的范围内。

Claims (15)

1.一种适配电路，其特征在于，所述适配电路包括：
符号间干扰ISI检测器，其被配置为接收数据样本和误差样本，并且基于所述数据样本和所述误差样本产生包括递增信号或递减信号的输出；
求和电路，其被配置为接收所述ISI检测器的输出并产生适配信息信号；
移动平均滤波器，其被配置为接收来自所述求和电路的所述适配信息信号并产生平均输出；
投票器，其被配置为响应于所述平均输出和预定阈值产生投票；和，
累加器和代码生成器，其被配置为响应于产生的投票产生适配代码信号以适配判决电路来调整采样时钟信号的相位。
2.根据权利要求1所述的适配电路，其特征在于，所述ISI检测器被配置为根据第一前标或第一后标中的至少一个的真值表运行。
3.根据权利要求1所述的适配电路，其特征在于，所述投票器包括比较器，当所述平均输出等于所述预定阈值时，所述比较器被配置为产生零。
4.根据权利要求3所述的适配电路，其特征在于，当所述平均输出大于所述预定阈值时，所述比较器被配置为在每个适配时钟周期产生连续时间线性均衡CTLE适配投票。
5.根据权利要求1所述的适配电路，其特征在于，所述累加器和代码生成器包括寄存器。
6.根据权利要求1所述的适配电路，其特征在于，所述预定阈值的范围为3到4。
7.根据权利要求1所述的适配电路，其特征在于，所述数据样本是通过使用数据限幅器或误差限幅器中的至少一个从以一波特率发送的信号导出的。
8.一种用于实现适配电路的方法，其特征在于，所述方法包括：
提供符号间干扰ISI检测器来接收数据样本和误差样本并且基于所述数据样本和所述误差样本产生包括递增信号或递减信号的输出；
配置求和电路以接收所述ISI检测器的输出并产生适配信息信号；
配置移动平均滤波器以响应于所述适配信息信号产生平均输出；
配置投票器以响应于所述平均输出和预定阈值产生投票；和
提供累加器和代码生成器以响应于产生的投票产生适配代码信号以适配判决电路来调整采样时钟信号的相位。
9.根据权利要求8所述的方法，其特征在于，所述ISI检测器被配置为根据第一前标或第一后标中的至少一个的真值表运行。
10.根据权利要求8所述的方法，其特征在于，所述投票器包括比较器，所述比较器被配置为将所述平均输出与所述预定阈值进行比较，并且当所述平均输出等于所述预定阈值时，所述比较器被配置为产生零。
11.根据权利要求10所述的方法，其特征在于，当所述平均输出大于所述预定阈值时，所述比较器被配置为在每个适配时钟周期产生连续时间线性均衡CTLE适配投票。
12.根据权利要求8所述的方法，其特征在于，所述累加器和代码生成器包括寄存器。
13.根据权利要求8所述的方法，其特征在于，所述预定阈值的范围为3到4。
14.根据权利要求8所述的方法，其特征在于，所述数据样本的位宽为128位。
15.如权利要求8所述的方法，其特征在于，所述数据样本是使用数据限幅器或误差限幅器中的至少一个从以一波特率发送的信号导出的。
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