CN114648940A - 像素电路及显示面板 - Google Patents
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Abstract
本申请公开了一种像素电路及显示面板，该像素电路包括驱动晶体管、第一晶体管、第二晶体管以及第三晶体管，通过连接第三晶体管的源极/漏极中的一个与第一晶体管的源极、连接第三晶体管的源极/漏极中的另一个与第一感测线以及连接第三晶体管的栅极与脉宽控制端，可以通过第一感测线、第三晶体管获取到第一晶体管的源极电位，进而实现第一晶体管的，提高了画面显示的均匀性。
Description
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
显示技术的不断发展和进步带来日益丰富的显示产品，以PWM(Pulse WidthModulation，脉冲宽度调制)&PAM(Pulse Amplitude Modulation，脉冲幅度调制)混合驱动的方案逐渐出现，但是由于混合驱动的方案需要较多的薄膜晶体管，侦测补偿面临重大挑战。
然而，采用PWM&PAM混合驱动的方案，由于显示面板中每个薄膜晶体管的开启电压不同，导致PWM&PAM混合驱动的显示效果不明显，影响观看效果。
因此，有必要提出一种针对PWM&PAM混合驱动的侦测方案以进行外部补偿，达到画面显示的均匀性。
发明内容
本申请提供一种像素电路及显示面板，以缓解薄膜晶体管缺乏侦测方案的技术问题。
第一方面，本申请提供一种像素电路，其包括驱动晶体管、第一晶体管、第二晶体管以及第三晶体管，第一晶体管的漏极与驱动晶体管的栅极连接；第二晶体管的源极/漏极中的一个与第一晶体管的栅极连接，第二晶体管的源极/漏极中的另一个与数据线连接，第二晶体管的栅极与脉宽控制端连接；第三晶体管的源极/漏极中的一个与第一晶体管的源极连接，第三晶体管的源极/漏极中的另一个与第一感测线连接，第三晶体管的栅极与脉宽控制端连接。
在其中一些实施方式中，像素电路还包括第四晶体管，第四晶体管的源极/漏极中的一个与驱动晶体管的栅极连接，第四晶体管的源极/漏极中的另一个与驱动晶体管的漏极、正电源端连接，第四晶体管的栅极与感测控制端连接。
在其中一些实施方式中，第一晶体管、第二晶体管、第三晶体管以及第四晶体管打开，第一晶体管的源极电位逐渐变化。
在其中一些实施方式中，第一晶体管、第二晶体管、第三晶体管以及第四晶体管打开，第一晶体管的源极电位逐渐升高。
在其中一些实施方式中，第一晶体管的源极电位变化至第一晶体管关闭时，第二晶体管、第三晶体管以及第四晶体管保持打开，像素电路保持第一感测线具有的电位，并获取第一晶体管的源极电位。
在其中一些实施方式中，第一晶体管的源极电位升高至第一晶体管关闭时，第二晶体管、第三晶体管以及第四晶体管保持打开，像素电路保持第一感测线具有的电位，并获取第一晶体管的源极电位。
在其中一些实施方式中，像素电路还包括写入晶体管、第五晶体管以及发光器件，写入晶体管的源极/漏极中的一个与驱动晶体管的栅极连接，写入晶体管的源极/漏极中的另一个与数据线连接，写入晶体管的栅极与脉幅控制端连接；第五晶体管的源极/漏极中的一个与驱动晶体管的源极连接，第五晶体管的源极/漏极中的另一个与第二感测线连接，第五晶体管的栅极与脉幅控制端连接；发光器件的阳极与驱动晶体管的源极连接，发光器件的阴极与负电源端连接。
在其中一些实施方式中，第三晶体管关闭，负电源端呈高阻状态，驱动晶体管、第五晶体管打开，驱动晶体管的源极电位逐渐升高。
在其中一些实施方式中，驱动晶体管的源极电位升高至驱动晶体管关闭时，负电源端保持高阻状态，像素电路保持第二感测线具有的电位，并获取驱动晶体管的源极电位。
第二方面，本申请提供一种显示面板，其包括上述至少一实施方式中的像素电路。
本申请提供的像素电路及显示面板，通过连接第三晶体管的源极/漏极中的一个与第一晶体管的源极、连接第三晶体管的源极/漏极中的另一个与第一感测线以及连接第三晶体管的栅极与脉宽控制端，可以通过第一感测线、第三晶体管获取到第一晶体管的源极电位，进而实现第一晶体管的源极电位侦测并进行外部补偿，提高了画面显示的均匀性。
又，第二晶体管的栅极、第三晶体管的栅极均与脉宽控制端连接，可以实现第二晶体管的栅极、第三晶体管的栅极共用同一脉宽控制端，能够节省一信号传输线，进而增加了可显示面积，提高了开口率。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的像素电路的结构示意图。
图2为图1中节点S1电位侦测的时序示意图。
图3为图2中阶段S41对应的状态示意图。
图4为图2中阶段S42对应的状态示意图。
图5为图1中节点S电位侦测的时序示意图。
图6为图5中阶段S21对应的状态示意图。
图7为图5中阶段S22对应的状态示意图。
图8为图5中阶段S23对应的状态示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本实施例提供了一种像素电路，请参阅图1至图8，如图1所示，该像素电路包括驱动晶体管T2、第一晶体管T4、第二晶体管T5以及第三晶体管T6，第一晶体管T4的漏极与驱动晶体管T2的栅极连接；第二晶体管T5的源极/漏极中的一个与第一晶体管T4的栅极连接，第二晶体管T5的源极/漏极中的另一个与数据线连接，第二晶体管T5的栅极与脉宽控制端连接；第三晶体管T6的源极/漏极中的一个与第一晶体管T4的源极连接，第三晶体管T6的源极/漏极中的另一个与第一感测线连接，第三晶体管T6的栅极与脉宽控制端连接。
可以理解的是，本实施例提供的像素电路，通过连接第三晶体管T6的源极/漏极中的一个与第一晶体管T4的源极、连接第三晶体管T6的源极/漏极中的另一个与第一感测线以及连接第三晶体管T6的栅极与脉宽控制端，可以通过第一感测线、第三晶体管T6获取到第一晶体管T4的源极电位，进而实现第一晶体管T4的源极电位侦测并进行外部补偿，提高了画面显示的均匀性。
又，第二晶体管T5的栅极、第三晶体管T6的栅极均与脉宽控制端连接，可以实现第二晶体管T5的栅极、第三晶体管T6的栅极共用同一脉宽控制端，能够节省一信号传输线，进而增加了可显示面积，提高了开口率。
在其中一个实施例中，像素电路还包括第四晶体管T7，第四晶体管T7的源极/漏极中的一个与驱动晶体管T2的栅极连接，第四晶体管T7的源极/漏极中的另一个与驱动晶体管T2的漏极、正电源端连接，第四晶体管T7的栅极与感测控制端连接。
需要进行说明的是，上述实施例中的第四晶体管T7能够用于更改驱动晶体管T2的栅极电位，例如，第四晶体管T7导通时，驱动晶体管T2的栅极电位被置位正电源端的电位，以此能够更好地实现对第三晶体管T6的源极电位和/或驱动晶体管T2的源极电位的侦测，进而基于获取到第三晶体管T6的源极电位和/或驱动晶体管T2的源极电位对数据线中传输的数据信号Data进行对应补偿，以对第三晶体管T6和/或驱动晶体管T2的阈值电压偏移进行补偿，提高显示的均一性。
在其中一个实施例中，像素电路还包括写入晶体管T1、第五晶体管T3以及发光器件D1，写入晶体管T1的源极/漏极中的一个与驱动晶体管T2的栅极连接，写入晶体管T1的源极/漏极中的另一个与数据线连接，写入晶体管T1的栅极与脉幅控制端连接；第五晶体管T3的源极/漏极中的一个与驱动晶体管T2的源极连接，第五晶体管T3的源极/漏极中的另一个与第二感测线连接，第五晶体管T3的栅极与脉幅控制端连接；发光器件D1的阳极与驱动晶体管T2的源极连接，发光器件D1的阴极与负电源端连接。
可以理解的是，本实施例提供的像素电路，通过连接第五晶体管T3的源极/漏极中的一个与驱动晶体管T2的源极、连接第五晶体管T3的源极/漏极中的另一个与第二感测线以及连接第五晶体管T3的栅极与脉幅控制端，可以通过第二感测线、第五晶体管T3获取到驱动晶体管T2的源极电位，进而实现驱动晶体管T2的源极电位侦测并进行外部补偿，提高了画面显示的均匀性。
又，写入晶体管T1的栅极、第五晶体管T3的栅极均与脉幅控制端连接，可以实现写入晶体管T1的栅极、第五晶体管T3的栅极共用同一脉幅控制端，能够进一步节省一信号传输线，进而增加了可显示面积，提高了开口率。
其中，发光器件D1可以为OLED、Mini-LED、Micro-LED以及QLED中的任一种。
在其中一个实施例中，像素电路还包括第一电容C1和第二电容C2，第一电容C1的一端与驱动晶体管T2的栅极连接，第一电容C1的另一端与驱动晶体管T2的源极连接；第二电容C2的一端与第三晶体管T6的栅极连接，第二电容C2的另一端与三角波控制端连接。
需要进行说明的是，第一电容C1用于该像素电路在发光阶段中维持驱动晶体管T2的栅极电位以保持驱动晶体管T2的打开。三角波控制端可以通过第二电容C2的耦合作用改变第三晶体管T6的栅极电位，以精确地控制第三晶体管T6的打开时间，进而关闭驱动晶体管T2。
上述的驱动晶体管T2、写入晶体管T1、第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7以及第五晶体管T3中的至少一个可以但不限于为N沟道型薄膜晶体管，也可以为P沟道型薄膜晶体管。
在上述实施例中，数据线用于传输数据信号Data。脉宽控制端用于传输脉宽控制信号PWM。脉幅控制端用于传输脉幅控制信号PAM。第一感测线用于传输第一参考电压信号SL2和/或第三晶体管T6的源极电位信号。第二感测线用于传输第二参考电压信号SL1和/或驱动晶体管T2的源极电位信号。感测控制端用于传输感测控制信号Sense。正电源端用于传输电源正信号VDD。负电源端用于传输电源负信号VSS。三角波控制端用于传输三角波控制信号SWEEP，该三角波控制信号SWEEP在高低电位之间是以一定斜率进行切换的，例如，可以根据需要设置为由低电位逐渐抬升至高电位，或者，也可以根据需要设置为由高电位逐渐下降至低电位。
如图2所示，当驱动晶体管T2、写入晶体管T1、第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7以及第五晶体管T3均为N沟道型薄膜晶体管时，第三晶体管T6的源极电位侦测过程可以包括：
阶段S41：如图2、图3所示，电源正信号VDD的电位保持于15V，电源负信号VSS的电位保持于低电位，脉幅控制信号PAM的电位、三角波控制信号SWEEP的电位均保持于零电位，感测控制信号Sense的电位、数据信号Data的电位均保持于5V，脉宽控制信号PWM的电位由0V跳变至3V，第一感测线中传输的第一参考电压信号SL2的电位由低电位上升至高电位；对应地，写入晶体管T1、第五晶体管T3关闭，第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7以及驱动晶体管T2打开，第一参考电压信号SL2通过第三晶体管T6逐渐抬高第一晶体管T4的源极电位。
阶段S42：如图2、图4所示，电源正信号VDD的电位保持于15V，电源负信号VSS的电位保持于低电位，脉幅控制信号PAM的电位、三角波控制信号SWEEP的电位均保持于零电位，感测控制信号Sense的电位、数据信号Data的电位均保持于5V，脉宽控制信号PWM的电位仍然保持于3V；第一参考电压信号SL2的电位逐渐抬高至第一晶体管T4关闭时，此时，写入晶体管T1、第一晶体管T4以及第五晶体管T3关闭，第二晶体管T5、第三晶体管T6、第四晶体管T7以及驱动晶体管T2仍然保持打开，像素电路保持第一感测线此时具有的电位，并根据此时获取到的第一晶体管T4的源极电位对第一晶体管T4的阈值电压进行补偿。
其中，第一晶体管T4的源极即为节点S1。
如图5所示，当驱动晶体管T2、写入晶体管T1、第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7以及第五晶体管T3均为N沟道型薄膜晶体管时，驱动晶体管T2的源极电位侦测过程可以包括：
阶段S21：如图5、图6所示，电源正信号VDD的电位保持于15V，电源负信号VSS呈高阻状态，脉幅控制信号PAM的电位、三角波控制信号SWEEP的电位、感测控制信号Sense的电位、数据信号Data的电位以及第二感测线中传输的第二参考电压信号SL1的电位均保持于零电位，脉宽控制信号PWM的电位先跳变至高电位然后又跳变至0V；对应地，写入晶体管T1、第四晶体管T7以及第一晶体管T4关闭，第二晶体管T5、第三晶体管T6先打开后关闭。
阶段S22：如图5、图7所示，电源正信号VDD的电位保持于15V，电源负信号VSS呈高阻状态，脉宽控制信号PWM的电位、三角波控制信号SWEEP的电位、感测控制信号Sense的电位均保持于零电位，脉幅控制信号PAM的电位由0V跳变至3V，数据信号Data的电位由0V跳变至5V，第二参考电压信号SL1的电位由0V逐渐抬高；对应地，第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7均关闭，写入晶体管T1、驱动晶体管T2以及第五晶体管T3均打开，驱动晶体管T2的源极电位逐渐升高。
阶段S23：如图5、图8所示，电源正信号VDD的电位保持于15V，电源负信号VSS呈高阻状态，脉宽控制信号PWM的电位、三角波控制信号SWEEP的电位以及感测控制信号Sense的电位仍然保持于零电位，脉幅控制信号PAM的电位、数据信号Data的电位仍然保持于高电位；第二参考电压信号SL1的电位逐渐抬高至驱动晶体管T2关闭时，此时，第一晶体管T4、第二晶体管T5、第三晶体管T6、第四晶体管T7、驱动晶体管T2均关闭，写入晶体管T1以及第五晶体管T3保持打开状态，像素电路保持第二感测线此时具有的电位，并根据此时获取到的驱动晶体管T2的源极电位对驱动晶体管T2的阈值电压进行补偿。
其中，驱动晶体管T2的源极即为节点S。
需要进行说明的是，上述实施例可以实现第一晶体管T4的源极电位、驱动晶体管T2的源极电位的共同侦测，能够对驱动晶体管T2的阈值电压、第一晶体管T4的阈值电压进行对应补偿，进而实现显示的均一性。
在其中一个实施例中，本实施例提供一种显示面板，其包括上述至少一实施例中的像素电路。
可以理解的是，本实施例提供的显示面板，通过连接第三晶体管T6的源极/漏极中的一个与第一晶体管T4的源极、连接第三晶体管T6的源极/漏极中的另一个与第一感测线以及连接第三晶体管T6的栅极与脉宽控制端，可以通过第一感测线、第三晶体管T6获取到第一晶体管T4的源极电位，进而实现第一晶体管T4的源极电位侦测并进行外部补偿，提高了画面显示的均匀性。
又，第二晶体管T5的栅极、第三晶体管T6的栅极均与脉宽控制端连接，可以实现第二晶体管T5的栅极、第三晶体管T6的栅极共用同一脉宽控制端，能够节省一信号传输线，进而增加了可显示面积，提高了开口率。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (10)
1.一种像素电路，其特征在于，包括：
驱动晶体管；
第一晶体管，所述第一晶体管的漏极与所述驱动晶体管的栅极连接；
第二晶体管，所述第二晶体管的源极/漏极中的一个与所述第一晶体管的栅极连接，所述第二晶体管的源极/漏极中的另一个与数据线连接，所述第二晶体管的栅极与脉宽控制端连接；以及
第三晶体管，所述第三晶体管的源极/漏极中的一个与所述第一晶体管的源极连接，所述第三晶体管的源极/漏极中的另一个与第一感测线连接，所述第三晶体管的栅极与所述脉宽控制端连接。
2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第四晶体管，所述第四晶体管的源极/漏极中的一个与所述驱动晶体管的栅极连接，所述第四晶体管的源极/漏极中的另一个与所述驱动晶体管的漏极、正电源端连接，所述第四晶体管的栅极与感测控制端连接。
3.根据权利要求2所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管打开，所述第一晶体管的源极电位逐渐变化。
4.根据权利要求3所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管打开，所述第一晶体管的源极电位逐渐升高。
5.根据权利要求3所述的像素电路，其特征在于，所述第一晶体管的源极电位变化至所述第一晶体管关闭时，所述第二晶体管、所述第三晶体管以及所述第四晶体管保持打开，所述像素电路保持所述第一感测线具有的电位，并获取所述第一晶体管的源极电位。
6.根据权利要求5所述的像素电路，其特征在于，所述第一晶体管的源极电位升高至所述第一晶体管关闭时，所述第二晶体管、所述第三晶体管以及所述第四晶体管保持打开，所述像素电路保持所述第一感测线具有的电位，并获取所述第一晶体管的源极电位。
7.根据权利要求1至6任一项所述的像素电路，其特征在于，所述像素电路还包括：
写入晶体管，所述写入晶体管的源极/漏极中的一个与所述驱动晶体管的栅极连接，所述写入晶体管的源极/漏极中的另一个与所述数据线连接，所述写入晶体管的栅极与脉幅控制端连接；
第五晶体管，所述第五晶体管的源极/漏极中的一个与所述驱动晶体管的源极连接，所述第五晶体管的源极/漏极中的另一个与第二感测线连接，所述第五晶体管的栅极与所述脉幅控制端连接；以及
发光器件，所述发光器件的阳极与所述驱动晶体管的源极连接，所述发光器件的阴极与负电源端连接。
8.根据权利要求7所述的像素电路，其特征在于，所述第三晶体管关闭，所述负电源端呈高阻状态，所述驱动晶体管、所述第五晶体管打开，所述驱动晶体管的源极电位逐渐升高。
9.根据权利要求8所述的像素电路，其特征在于，所述驱动晶体管的源极电位升高至所述驱动晶体管关闭时，所述负电源端保持高阻状态，所述像素电路保持所述第二感测线具有的电位，并获取所述驱动晶体管的源极电位。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的像素电路。
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