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CN114188480A - 一种电容器结构及其形成电容器结构的方法 - Google Patents

一种电容器结构及其形成电容器结构的方法 Download PDF

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CN114188480A CN202010963852.6A CN202010963852A CN114188480A CN 114188480 A CN114188480 A CN 114188480A CN 202010963852 A CN202010963852 A CN 202010963852A CN 114188480 A CN114188480 A CN 114188480A
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Abstract

本披露涉及电容器结构及形成电容器结构的方法，在晶圆第一侧形成第一电容器，并在第二侧形成第二电容器，所述电容器结构包括第一电容器及第二电容器。本披露在中介层的两端制成沟槽电容器，可以提升电容值，进而大幅增加供电稳定性。

Description

一种电容器结构及其形成电容器结构的方法
技术领域
本披露一般地涉及半导体。更具体地，本披露涉及电容器结构及形成电容器结构的方法。
背景技术
CoWoS(chip on wafer on substrate)是一种整合生产技术，先将芯片通过CoW(chip on wafer)的封装制程连接至硅晶圆，再把CoW芯片与基板(Substrate)连接，整合成CoWoS。通过这种技术可以把多颗芯片封装到一起，平面上的裸芯片彼此通过硅中介层(silicon interposer)互联，达到了封装体积小、功耗低、引脚少的技术功效。CoWoS的电源是以电容蓄电来提供，而电容常会利用深沟槽电容器(deep trench capacitor，DTC)技术来制成。
现今芯片的算力越来越高，特别是深度学习芯片问世后更是如此，但目前深沟槽电容器技术所产生的电容值无法支撑高效能计算芯片的需求。因此高电容值的沟槽电容器是迫切需要的。
发明内容
为了至少部分地解决背景技术中提到的技术问题，本披露的方案提供了电容器结构及形成电容器结构的方法。
在一个方面中，本披露揭露一种在晶圆形成电容器结构的方法，所述晶圆包括第一侧及相对于所述第一侧的第二侧。所述方法包括：在所述第一侧形成第一电容器；以及在所述第二侧形成第二电容器。其中所述电容器结构包括所述第一电容器及所述第二电容器。
在另一个方面，本披露揭露一种电容器结构，包括第一电容器及另一侧的第二电容器。所述第二电容器包括：第一导电层、第二介电层、第二导电层、第一重布线层、第二重布线层、第一晶圆凸块及第二晶圆凸块。第一导电层设置在多个深沟槽的底部区域和侧壁及晶圆的表面上方，每个深沟槽的宽度与深度对应特定比例，所述多个深沟槽间隔特定距离；第二介电层设置在所述第一导电层上方；第二导电层设置在所述第二介电层上方，所述第二导电层填满所述第一导电层及所述第二介电层未填充的多个深沟槽的剩余部分；第一重布线层电性连接所述第一导电层；第二重布线层电性连接所述第二导电层；第一晶圆凸块电性连接所述第一重布线层；以及第二晶圆凸块电性连接所述第二重布线层。其中，所述第一晶圆凸块和所述第二晶圆凸块为所述第二电容器的正负电极。
本披露的方案为了提升电容密度,在中介层的两端制成沟槽电容器，以提升电容值，进而大幅增加供电稳定性。
附图说明
通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：
图1是示出本披露实施例的CoW的封装制程结构；
图2是示出本披露实施例的CoWoS的封装制程结构；
图3是示出本披露实施例形成电容器结构的方法的流程图；
图4是示出本披露实施例形成第一电容器的流程图；
图5是示出本披露实施例形成第一电容器的示意图；
图6是示出本披露实施例形成第一电容器的示意图；
图7是示出本披露另一实施例的CoW的封装制程结构；
图8是示出本披露实施例形成第二电容器的流程图；以及
图9是示出本披露实施例包括第一电容器及第二电容器的CoW的封装制程结构。
具体实施方式
下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。
应当理解，本披露的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。
下面结合附图来详细描述本披露的具体实施方式。
图1示出CoW的封装制程结构，所述结构是在晶圆101上产生多个硅通孔(throughsilicon via，TSV)102，硅通孔技术是一项高密度封装技术，用以取代引线键合技术，利用铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。此技术通过垂直互连减少互联长度，降低信号延迟和不必要的电容/电感，实现芯片间的低功耗、高速通讯、增加宽带和实现器件集成的小型化。
接着再利用微凸块制备技术(micro bump)，形成微凸块103将芯片与晶圆101键合在一块。图中的芯片示例性地展示片上系统(SoC)104及多个片外存储器105。片上系统104是一个有专用目标的集成电路，在本披露中可以集成有一个或多个组合处理装置，组合处理装置可以是一种人工智能运算单元，用以支持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处理、数据挖掘等领域复杂场景下的智能处理需求。片外存储器105示例性地展示一种高带宽存储装置(high bandwidth memory，HBM)，是新型的内存芯片，将多个DDR芯片堆叠在一起，以实现大容量存储空间，实务上可以堆叠2、4或8个DDR芯片。
除了片上系统104及片外存储器105，本披露的芯片还可以包括各种集成电路，例如各种无源和有源微电子器件，像是电阻器、其他电容器类型(例如MIMCAP)、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散金属氧化物半导体(LDMOS)晶体管、高功率金属氧化物半导体晶体管或其他类型的晶体管等。
而CoWoS是在图1的CoW制程的基础上，连接基板而成。图2示出CoWoS的封装制程结构，首先将片上系统104及片外存储器105填上底部填充胶(underfill)，再点上锡球(solder ball)201，键合在基板(例如印制电路板)202上，最后加上封装203即完成。CoWoS可以让多个芯片共享晶圆101。一般来说，CoWoS技术理论上可让整体封装减掉多达70％的厚度。
本披露的实施例会在晶圆101上形成多个电容来供给芯片电源，生成的电容值越大，电源供给越稳定。对于耗电量高的深度学习芯片来说，便需要极大的电容值。本披露提出一种在CoWoS制程上，于晶圆上下两侧形成电容器结构的方案。所述电容器为深沟槽电容器，是在晶圆上蚀刻多个垂直沟槽进而形成电容，沟槽越多，电容值越大。
本披露的实施例是一种在晶圆上下两侧形成电容器结构的方法，所述晶圆包括第一侧(上侧)及相对于所述第一侧的第二侧(下侧)。所述方法如图3所示，在步骤301中，在第一侧形成第一电容器；以及在步骤302中，在第二侧形成第二电容器。所述电容器结构包括第一电容器及第二电容器。
步骤301可藉由图4、图5和图6及其说明来加以了解，其中图4示出步骤301的细化流程，图5和图6则示出其相应的结构。以下说明同时参照图4、图5和图6。
在步骤401中，在晶圆501的第一侧利用光罩蚀刻形成第一硅通孔层502与第二硅通孔层503；在步骤402中，在第一硅通孔层502与第二硅通孔层503上利用低温化学气相沉积第一介电层504，第一介电层504的成分为氮化硅。在此步骤完成后，晶圆501的第一侧上形成结构51。
接着执行步骤403，在第一侧蚀刻多个深沟槽505，这些深沟槽505分布在第一硅通孔层502与第二硅通孔层503间。在此实施例中，深沟槽505的槽口形状可以为矩形、梯形、平行四边形及三角形其中之一。在此步骤完成后，晶圆501的第一侧上形成结构52。
在一种可能的情况下，每个深沟槽505的宽度W与深度H呈特定比例，其特定比例介于1:3至1:15间。较佳的，其特定比例介于1:7至1:9间。更佳的，特定比例具体为1:8。
在另一种可能的情况下，每个深沟槽505的宽度W介于0.8微米至5微米间，深度H介于3微米至15微米间。较佳的，宽度W介于1微米至1.2微米间，深度H介于5.6微米至10.8微米间。更佳的，宽度W为1微米，深度H为8微米。
每个深沟槽505间隔特定距离D，其特定距离D介为0.5微米至4微米间，在此实施例中，特定距离D较佳为2微米。
在步骤404中，在多个深沟槽505的底部、侧壁和第一介电层504上沉积第二介电层506，使得第二介电层506在深沟槽505的底部的厚度约为0.3微米。在此步骤完成后，晶圆501的第一侧上形成结构53。
在步骤405中，抛光第二介电层506。此实施例利用化学机械抛光(chemicalmechanical polishing，CMP)将第一侧的表面打磨平整，使得所有的硅通孔层(图5仅示出第二硅通孔层503)的表面与第一侧表面齐平，亦即第二硅通孔层503的表面暴露在第一侧。在此步骤完成后，晶圆501的第一侧上形成结构54。
在步骤406中，在第二介电层506上方沉积第一导电层507；在步骤407中，在第一导电层507上方沉积第三介电层508；在步骤408中，在第三介电层508上方沉积第二导电层509。第二导电层509填满第一导电层507及第三介电层508未填充的深沟槽505的剩余部分，也就是深沟槽505被第一导电层507、第三介电层508、第二导电层509所填平。第三介电层508用以电性隔绝第一导电层507及第二导电层509。在此步骤完成后，晶圆501的第一侧上形成结构55。
在步骤409中，沉积第一重布线层(redistribution layer)510与第一导电层507电性连接。更详细来说，通过光罩的布局安排，先沉积第四介电层511，再沉积第一重布线层510，第一重布线层510同时电性连接至第一硅通孔层502；在步骤410中，沉积第二重布线层512与第二导电层509电性连接。通过光罩的布局安排，先沉积第二重布线层512，再沉积第五介电层513，第二重布线层512同时电性连接至第二硅通孔层503。在此步骤完成后，晶圆501的第一侧上形成结构56。
在步骤411中，在第一硅通孔层502上形成第一晶圆凸块514，第一晶圆凸块514与第一重布线层510电性连接；在步骤412中，在第二硅通孔层503上形成第二晶圆凸块515，第二晶圆凸块515与第二重布线层512电性连接。较佳的，第一晶圆凸块514与第二晶圆凸块515的间距D1为60微米，中心距离D2为130、150或180微米。
第一晶圆凸块514和第二晶圆凸块515采用C4(controlled collapse chipconnection)制程，作为第一电容器的正负电极。更详细来说，一侧的电荷经第一晶圆凸块514、第一重布线层510(第一硅通孔层502)，存储在深沟槽505的第一导电层507中，而另一侧的电荷经第二晶圆凸块515、第二重布线层512(第二硅通孔层503)，存储在深沟槽505上的第二导电层509中，第一导电层507与第二导电层509利用第三介电层508电性隔绝。整体结构形成第一电容器。
最后将芯片黏着(attach)在第一晶圆凸块514和第二晶圆凸块515上，便形成如图7所示的CoW的封装制程结构。与图1的CoW的封装制程结构不同处在于，此实施例的CoW的封装制程结构在第一侧701形成第一电容器702。
在此实施例中，芯片除了图1中的片上系统104及片外存储器105外，还可以包括其他各类芯片，不再赘述。
回到图3，执行步骤301后，接着执行步骤302，在晶圆501的第二侧形成第二电容器。欲执行此步骤，需将图7的CoW封装制程结构翻转，使得晶圆的第二侧703朝上，在该侧制作第二电容器。
步骤302同样可细化成图5、图6和图8。在步骤801中，在第一硅通孔层502与第二硅通孔层503上利用低温化学气相沉积第一介电层504，第一介电层504的成分同样为氮化硅。在此步骤完成后，晶圆501的第二侧上形成结构51。
接着执行步骤802，在第二侧蚀刻多个深沟槽505，这些深沟槽505分布在第一硅通孔层502与第二硅通孔层503间。在此实施例中，深沟槽505的槽口形状为矩形、梯形、平行四边形及三角形其中之一。在此步骤完成后，晶圆501的第二侧上形成结构52。
在一种可能的情况下，每个深沟槽505的宽度W与深度H呈特定比例，其特定比例介于1:3至1:15间。较佳的，其特定比例介于1:7至1:9间。更佳的，特定比例具体为1:8。
在一种可能的情况下，每个深沟槽505的宽度W介于0.8微米至5微米间，深度H介于3微米至15微米间。较佳的，宽度W介于1微米至1.2微米间，深度H介于5.6微米至10.8微米间。更佳的，宽度W为1微米，深度H为8微米。
每个深沟槽505间隔特定距离D，其特定距离D介为0.5微米至4微米间，在此实施例中，特定距离D较佳为2微米。
在步骤803中，在多个深沟槽505的底部、侧壁和第一介电层504上沉积第二介电层506，使得第二介电层506在深沟槽505的底部的厚度约为0.3微米。在此步骤完成后，在晶圆501的第二侧上形成结构53。
在步骤804中，抛光第二介电层506。此实施例利用化学机械抛光将第二侧的表面打磨平整，并让所有的硅通孔层(图5仅示出第二硅通孔层503)的表面与第二侧表面齐平，亦即第二硅通孔层503的表面暴露在第二侧。在此步骤完成后，晶圆501的第二侧上形成结构54。
在步骤805中，在第二介电层506上方沉积第一导电层507；在步骤806中，在第一导电层507上方沉积第三介电层508；在步骤807中，在第三介电层508上方沉积第二导电层509，而第二导电层509填满第一导电层507及第三介电层508未填充的深沟槽505的剩余部分，也就是深沟槽505被第一导电层507、第三介电层508、第二导电层509所填平。第三介电层508用以电性隔绝第一导电层507及第二导电层509。在此步骤完成后，晶圆501的第二侧上形成结构55。
在步骤808中，沉积第一重布线层510与第一导电层507电性连接。更详细来说，通过光罩的布局安排，先沉积第四介电层511，再沉积第一重布线层510，其中第一重布线层510电性连接至第一硅通孔层502。在步骤809中，沉积第二重布线层512与第二导电层509电性连接。通过光罩的布局安排，先沉积第二重布线层512，再沉积第五介电层513，其中第二重布线层512电性连接至第二硅通孔层503。在此步骤完成后，晶圆501的第二侧上形成结构56。
在步骤810中，在第一硅通孔层502上形成第一晶圆凸块514，第一晶圆凸块514与第一重布线层510电性连接；在步骤811中，在第二硅通孔层503上形成第二晶圆凸块515，第二晶圆凸块515与第二重布线层512电性连接。较佳的，第一晶圆凸块514与第二晶圆凸块515间距D1为60微米，中心距离D2为130、150或180微米。
第一晶圆凸块514和第二晶圆凸块515同样采用C4制程，作为第二电容器的正负电极。一侧的电荷经第一晶圆凸块514、第一重布线层510(第一硅通孔层502)，存储在深沟槽505的第一导电层507中，而另一侧的电荷经第二晶圆凸块515、第二重布线层512(第一硅通孔层503)，存储在深沟槽505的第二导电层509中，第一导电层507与第二导电层509利用第三介电层508电性隔绝。
图9示出包括第一电容器及第二电容器的CoW封装制程结构。此实施例在晶圆的第一侧701形成第一电容器702，在第二侧703形成第二电容器901，第一电容器702与第二电容器901透过硅通孔层电性相通。最后将图9的芯片填上底部填充胶，键合在印制电路板上，再进行封装，即完成类似图2所示的CoWoS封装制程结构。由于第一电容器702与第二电容器901的存在，该制程提供大电容值，稳定芯片的电源供给。
本披露的另一个实施例是一种如图9所示的电容器结构，其包括位在晶圆第一侧701的第一电容器702，及位在晶圆第二侧703的第二电容器901，彼此电性相通。以下说明同时参阅图5、图6及图9，第一电容器702与第二电容器901均包括：第一导电层507、第二介电层508、第二导电层509、第一重布线层510、第二重布线层512、第一晶圆凸块514、第二晶圆凸块515。
第一导电层507设置在多个深沟槽505的底部区域和侧壁及晶圆501的表面上方。在一种可能的情况下，每个深沟槽505的宽度W与深度H呈特定比例，其特定比例介于1:3至1:15间。较佳的，其特定比例介于1:7至1:9间。更佳的，特定比例具体为1:8。在另一种可能的情况下，每个深沟槽505的宽度W介于0.8微米至5微米间，深度H介于3微米至15微米间。较佳的，宽度W介于1微米至1.2微米间，深度H介于5.6微米至10.8微米间。更佳的，宽度W为1微米，深度H为8微米。每个深沟槽505间隔特定距离D，其特定距离D介为0.5微米至4微米间，在此实施例中，特定距离D较佳为2微米。深沟槽505的槽口可以为矩形、梯形、平行四边形及三角形其中之一。
第二介电层508设置在第一导电层507上方；第二导电层509设置在第二介电层508上方，第二导电层509则填满第一导电层507及第二介电层508未填充的深沟槽505的剩余部分。
第一重布线层510电性连接第一导电层507，第二重布线层512电性连接第二导电层509，第一晶圆凸块514电性连接第一重布线层510，第二晶圆凸块515电性连接第二重布线层512。其中，第一晶圆凸块514和第二晶圆凸块515为第一电容器702与第二电容器901的正负电极。
本披露的方案通过在晶圆的上下两侧设置第一电容器与第二电容器，提升沟槽电容器的电容密度，进而提升电容值，大幅增加供电稳定性。
依据以下条款可更好地理解前述内容：
条款A1、一种在晶圆形成电容器结构的方法，所述晶圆包括第一侧及相对于所述第一侧的第二侧，所述方法包括：在所述第一侧形成第一电容器；以及在所述第二侧形成第二电容器；其中所述电容器结构包括所述第一电容器及所述第二电容器。
条款A2、根据条款A1所述的方法，其中所述形成第二电容器的步骤包括：形成第一硅通孔层与第二硅通孔层；以及在所述第一硅通孔层与第二硅通孔层上沉积第一介电层。
条款A3、根据条款A2所述的方法，其中所述形成第二电容器的步骤还包括：在所述第二侧蚀刻多个深沟槽，每个深沟槽的宽度与深度对应特定比例，所述多个深沟槽间隔特定距离；在所述多个深沟槽的底部、侧壁和所述第一介电层上沉积第二介电层；在所述第二介电层上方沉积第一导电层；在所述第一导电层上方沉积第三介电层；在所述第三介电层上方沉积第二导电层，所述第二导电层填满所述第一导电层及所述第三介电层未填充的所述多个深沟槽的剩余部分；沉积第一重布线层与所述第一导电层电性连接；以及沉积第二重布线层与所述第二导电层电性连接。其中，所述第一重布线层电性连接至所述第一硅通孔层，所述第二重布线层电性连接至所述第二硅通孔层。
条款A4、根据条款A3所述的方法，其中所述形成第二电容器的步骤还包括：在所述第一硅通孔层上形成第一晶圆凸块，所述第一晶圆凸块与所述第一重布线层电性连接；以及在所述第二硅通孔层上形成第二晶圆凸块，所述第二晶圆凸块与所述第二重布线层电性连接。其中，所述第一晶圆凸块和所述第二晶圆凸块为所述第二电容器的正负电极。
条款A5、根据条款A4所述的方法，其中所述形成第一晶圆凸块与所述第二晶圆凸块的步骤采用C4制程。
条款A6、根据条款A4所述的方法，其中所述第一晶圆凸块与所述第二晶圆凸块间距为60微米。
条款A7、根据条款A4所述的方法，其中所述第一晶圆凸块与所述第二晶圆凸块的中心距离为150微米。
条款A8、根据条款A3所述的方法，其中所述多个深沟槽位于所述第一硅通孔层与所述第二硅通孔层间。
条款A9、根据条款A3所述的方法，其中所述深沟槽的槽口形状为矩形、梯形、平行四边形及三角形其中之一。
条款A10、根据条款A3所述的方法，其中所述特定比例介于1:3至1:15间。
条款A11、根据条款A10所述的方法，其中所述特定比例介于1:7至1:9间。
条款A12、根据条款A11所述的方法，其中所述特定比例为1:8。
条款A13、根据条款A3所述的方法，其中所述宽度介于0.8微米至5微米间，所述深度介于3微米至15微米间。
条款A14、根据条款A13所述的方法，其中所述宽度介于1微米至1.2微米间，所述深度介于5.6微米至10.8微米间。
条款A15、根据条款A14所述的方法，其中所述宽度为1微米，所述深度为8微米。
条款A16、根据条款A3所述的方法，其中所述特定距离为0.5微米至4微米间。
条款A17、根据条款A16所述的方法，其中所述特定距离为2微米。
条款A18、根据条款A3所述的方法，还包括在沉积第一导电层前，抛光所述第二介电层。
条款A19、根据条款A1所述的方法，还包括：在所述第一侧芯片贴装片上系统或片外存储器。
条款A20、一种电容器结构，包括第一电容器及另一侧的第二电容器，所述第二电容器包括：第一导电层，设置在多个深沟槽的底部区域和侧壁及晶圆的表面上方，每个深沟槽的宽度与深度对应特定比例，所述多个深沟槽间隔特定距离；第二介电层，设置在所述第一导电层上方；第二导电层，设置在所述第二介电层上方，所述第二导电层填满所述第一导电层及所述第二介电层未填充的所述多个深沟槽的剩余部分；第一重布线层，电性连接所述第一导电层；第二重布线层，电性连接所述第二导电层；第一晶圆凸块，电性连接所述第一重布线层；以及第二晶圆凸块，电性连接所述第二重布线层。其中，所述第一晶圆凸块和所述第二晶圆凸块为所述第二电容器的正负电极。
条款A21、根据条款A20所述的电容器结构，其中所述深沟槽的槽口为矩形、梯形、平行四边形及三角形其中之一。
条款A22、根据条款A20所述的电容器结构，其中所述特定比例介于1:7至1:9间。
条款A23、根据条款A22所述的电容器结构，其中所述特定比例为1:8。
条款A24、根据条款A20所述的电容器结构，其中所述宽度介于0.8微米至1.2微米间，所述深度介于5.6微米至10.8微米间。
条款A25、根据条款A24所述的电容器结构，其中所述宽度为1微米，所述深度为8微米。
条款A26、根据条款A20所述的电容器结构，其中所述特定距离为0.5微米至4微米间。
条款A27、根据条款A26所述的电容器结构，其中所述特定距离为2微米。
以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披露的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本披露的方法及其核心思想；同时，对于本领域的一般技术人员，依据本披露的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本披露的限制。

Claims (27)

1.一种在晶圆形成电容器结构的方法，所述晶圆包括第一侧及相对于所述第一侧的第二侧，所述方法包括：
在所述第一侧形成第一电容器；以及
在所述第二侧形成第二电容器；
其中所述电容器结构包括所述第一电容器及所述第二电容器。
2.根据权利要求1所述的方法，其中所述形成第二电容器的步骤包括：
形成第一硅通孔层与第二硅通孔层；以及
在所述第一硅通孔层与第二硅通孔层上沉积第一介电层。
3.根据权利要求2所述的方法，其中所述形成第二电容器的步骤还包括：
在所述第二侧蚀刻多个深沟槽，每个深沟槽的宽度与深度对应特定比例，所述多个深沟槽间隔特定距离；
在所述多个深沟槽的底部、侧壁和所述第一介电层上沉积第二介电层；
在所述第二介电层上方沉积第一导电层；
在所述第一导电层上方沉积第三介电层；
在所述第三介电层上方沉积第二导电层，所述第二导电层填满所述第一导电层及所述第三介电层未填充的所述多个深沟槽的剩余部分；
沉积第一重布线层与所述第一导电层电性连接；以及
沉积第二重布线层与所述第二导电层电性连接；
其中，所述第一重布线层电性连接至所述第一硅通孔层，所述第二重布线层电性连接至所述第二硅通孔层。
4.根据权利要求3所述的方法，其中所述形成第二电容器的步骤还包括：
在所述第一硅通孔层上形成第一晶圆凸块，所述第一晶圆凸块与所述第一重布线层电性连接；以及
在所述第二硅通孔层上形成第二晶圆凸块，所述第二晶圆凸块与所述第二重布线层电性连接；
其中，所述第一晶圆凸块和所述第二晶圆凸块为所述第二电容器的正负电极。
5.根据权利要求4所述的方法，其中所述形成第一晶圆凸块与所述第二晶圆凸块的步骤采用C4制程。
6.根据权利要求4所述的方法，其中所述第一晶圆凸块与所述第二晶圆凸块间距为60微米。
7.根据权利要求4所述的方法，其中所述第一晶圆凸块与所述第二晶圆凸块的中心距离为150微米。
8.根据权利要求3所述的方法，其中所述多个深沟槽位于所述第一硅通孔层与所述第二硅通孔层间。
9.根据权利要求3所述的方法，其中所述深沟槽的槽口形状为矩形、梯形、平行四边形及三角形其中之一。
10.根据权利要求3所述的方法，其中所述特定比例介于1:3至1:15间。
11.根据权利要求10所述的方法，其中所述特定比例介于1:7至1:9间。
12.根据权利要求11所述的方法，其中所述特定比例为1:8。
13.根据权利要求3所述的方法，其中所述宽度介于0.8微米至5微米间，所述深度介于3微米至15微米间。
14.根据权利要求13所述的方法，其中所述宽度介于1微米至1.2微米间，所述深度介于5.6微米至10.8微米间。
15.根据权利要求14所述的方法，其中所述宽度为1微米，所述深度为8微米。
16.根据权利要求3所述的方法，其中所述特定距离为0.5微米至4微米间。
17.根据权利要求16所述的方法，其中所述特定距离为2微米。
18.根据权利要求3所述的方法，还包括在沉积第一导电层前，抛光所述第二介电层。
19.根据权利要求1所述的方法，还包括：
在所述第一侧芯片贴装片上系统或片外存储器。
20.一种电容器结构，包括第一电容器及另一侧的第二电容器，所述第二电容器包括：
第一导电层，设置在多个深沟槽的底部区域和侧壁及晶圆的表面上方，每个深沟槽的宽度与深度对应特定比例，所述多个深沟槽间隔特定距离；
第二介电层，设置在所述第一导电层上方；
第二导电层，设置在所述第二介电层上方，所述第二导电层填满所述第一导电层及所述第二介电层未填充的所述多个深沟槽的剩余部分；
第一重布线层，电性连接所述第一导电层；
第二重布线层，电性连接所述第二导电层；
第一晶圆凸块，电性连接所述第一重布线层；以及
第二晶圆凸块，电性连接所述第二重布线层；
其中，所述第一晶圆凸块和所述第二晶圆凸块为所述第二电容器的正负电极。
21.根据权利要求20所述的电容器结构，其中所述深沟槽的槽口为矩形、梯形、平行四边形及三角形其中之一。
22.根据权利要求20所述的电容器结构，其中所述特定比例介于1:7至1:9间。
23.根据权利要求22所述的电容器结构，其中所述特定比例为1:8。
24.根据权利要求20所述的电容器结构，其中所述宽度介于0.8微米至1.2微米间，所述深度介于5.6微米至10.8微米间。
25.根据权利要求24所述的电容器结构，其中所述宽度为1微米，所述深度为8微米。
26.根据权利要求20所述的电容器结构，其中所述特定距离为0.5微米至4微米间。
27.根据权利要求26所述的电容器结构，其中所述特定距离为2微米。
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