CN103632923B - 形成全包围栅极器件纳米线的方法 - Google Patents
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Abstract
本发明提出一种形成全包围栅极器件纳米线的方法，先刻蚀形成排布密度较低间距较大的沟道，再通过异质外延方式在沟道的两侧壁暴露出的半导体层生长外延线，然后移除硬掩膜层、半导体层和氧化物，最终形成相对于基底层悬空的排布密度较高纳米线；因而，本发明所述的形成纳米线的方法，有效降低了对光刻工艺的要求，提高了刻蚀能力。
Description
技术领域
本发明涉及半导体制造领域，且特别涉及一种全包围栅极器件中纳米线形成的方法。
背景技术
随着集成电路行业的不断发展，集成芯片的关键尺寸也遵照摩尔定律不断缩小，对于集成芯片的器件结构的要求也越来越高。在先进的集成芯片中，传统的平面结构的器件已经难以满足电路设计的要求。因此非平面结构的器件也应运而生，包括绝缘体上硅，双栅、多栅、纳米线场效应管以及最新的三维栅极。
具有全包围栅极（Gate-all-around）结构的半导体器件拥有有效地限制短沟道效应（Shortchanneleffect）的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因此全包围栅极器件的制造工艺也较为复杂。
请参考图1至图5，现有技术中形成全包围栅极器件纳米线的方法，一般包括以下步骤：
如图2所示，首先执行步骤S101：提供半导体衬底，包括基底层1以及立于基底层上氧化层2和半导体层3；
如图2所示，然后执行步骤S102：在半导体层3上依次形成一层硬掩膜层4和图案化的光刻胶层5；
如图3所示，然后执行步骤S103：以图案化的光刻胶层为掩膜，以氧化层2为蚀刻停止层进行干法刻蚀，并去除图案化的光刻胶层以及刻蚀后残余的硬掩膜层，刻蚀剩余的半导体层3’和氧化层2’形成了多个沟道；
如图4所示，然后执行步骤S104：移除剩余的氧化层，使得剩余的半导体层3’悬空于基底层1上方；
如图5所示，然后执行步骤S105：热退火处理使剩余的半导体层3’转变为纳米线。
上述的全包围栅极器件纳米线形成工艺中，因为要形成较大排布密度的纳米线，纳米线彼此之间的间距会很小，从而工艺上对光刻曝光图案以及干法刻蚀能力的要求非常高，不易实现。
发明内容
本发明的目的在于提供一种形成全包围栅极器件纳米线的方法，能够降低全包围栅极器件纳米线的制造工艺中对光刻曝光图案以及刻蚀能力的要求，便于刻蚀的实现，简化工艺复杂度。
为了实现上述目的，本发明提出一种形成全包围栅极器件纳米线的方法，包括步骤：
提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的绝缘层以及绝缘层上的半导体层；
在所述半导体层上形成硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述半导体层，停止在所述绝缘层，形成多个预定义宽度的沟道；
在所述沟道暴露出的半导体层侧壁上生长外延线；
移除所述硬掩膜层、半导体层以及所述绝缘层，使所述外延线悬空于所述基底层上方；
退火处理以形成悬空于所述基底层上方的纳米线。
进一步地，所述半导体层为硅层或硅锗层。
进一步地，所述绝缘层为氧化硅。
进一步地，所述硬掩膜层的材质为氮化硅或氧化硅。
进一步地，所述沟道的预定义宽度为5nm至50nm。
进一步地，所述外延线的材质为硅或者硅锗。
进一步地，所述半导体层和外延层为异质材料。
进一步地，所述退火处理的气体为氢气和/或氩气。
进一步地，所述纳米线的直径范围包括2nm至20nm。
本发明还提供一种全包围栅极结构器件，使用上述形成全包围栅极器件纳米线的方法，将所述纳米线作为器件的沟道。
与现有技术先比，本发明所述的一种形成全包围栅极器件纳米线的方法的有益效果主要表现在：刻蚀出间距较大的沟道，有效降低了对光刻工艺的要求，提高了刻蚀能力。
附图说明
图1为现有技术的形成全包围栅极器件纳米线的方法步骤图；
图2至图5为图1所示的形成全包围栅极器件纳米线的方法过程的器件结构剖面示意图；
图6为本发明的形成全包围栅极器件纳米线的方法步骤图；
图7至图11为图6所示的形成全包围栅极器件纳米线的方法过程的器件结构剖面示意图。
具体实施方式
作为示例，本发明的器件是基于绝缘体上硅或者绝缘体上硅锗为衬底的晶片，但并不局限于此。
下面结合附图对发明作进一步的描述。
请参考图6，图6是本发明的形成全包围栅极器件纳米线的方法步骤图，包括步骤如下：
步骤S201：提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的绝缘层上的半导体层，所述半导体层为硅层或者硅锗层；
请参照图7，提供的半导体衬底包括基底层1，覆盖于基底层1的绝缘层2以及绝缘层2之上的半导体层3。通常的，基底层1的材质为体硅，而绝缘体上半导体层3的材质为Si或SiGe，优选为SiGe，且基底层1的厚度远远大于氧化层2的厚度和半导体层3的厚度。绝缘层2通常采用SiO2。
步骤S202：在所述半导体层上形成硬掩膜层；
请继续参照图7，在绝缘体上半导体层上沉积一层硬掩膜层4，作为刻蚀阻挡层，通常采用的是氮化物，优选为Si3N4。
作为优选，在实际产品生产中，往往会在硬掩膜层4和绝缘体上半导体层3之间生长一层埋葬氧化层，为了缓解硬掩膜层4对于绝缘提上半导体层3的压力。该埋葬氧化层的厚度小于硬掩膜层4的厚度。通常常用的氧化层材质为SiO2。在后续步骤中，该氧化层与硬掩膜层4同时移除。
步骤S203：在所述硬掩膜层上形成图案化的光刻胶层；
请继续参照图7，在硬掩膜层4上涂敷光刻胶，然后对所述光刻胶进行曝光，形成图案化的光刻胶5，该图案化的光刻胶5中用于后续沟道刻蚀的图案具有一定的密度（或宽度）。
步骤S204：以所述图案化的光刻胶层和硬掩膜层为掩膜，刻蚀所述半导体层，停止在所述绝缘层，形成多个预定义宽度的沟道；
请参照图8，可以通过刻蚀工艺将未被图案化的光刻胶层遮蔽的硬掩膜层4去除，以将图7所示的图案化的光刻胶层的图案转移到硬掩膜层上，形成与图案化的光刻胶层5相同图案的硬掩膜层4’；然后以硬掩膜层4为掩膜进行刻蚀，刻蚀停止于氧化层2，将未被硬掩膜层4遮蔽的绝缘体上半导体层3去除，形成与图案化的光刻胶层5相同图案的绝缘体上半导体层3’。
步骤S205：在暴露的半导体材料半导体层处生长外延线；
请参考图9，图9是生长外延线后的器件截面图。
以沟道两内侧壁的半导体层3’为基体，外延生长Si或SiGe，形成外延线6。优选的，外延线6与半导体层3’的材质不同，例如半导体层3’为Si时，外延线的材质SiGe。
需要特别指明的是，若半导体层使用Si衬底，则此处外延线生长使用SiGe；若半导体层使用SiGe衬底，则此处外延线生长使用Si；两者材质不能一样。
步骤S206：移除所述硬掩膜层、半导体层以及所述绝缘层，使所述外延线悬空于所述基底层上方；
请参考图9和10，图10是移除硬掩膜层、半导体层和绝缘层后的器件截面图。
通过刻蚀去除硬掩膜层4’和基底层1上的绝缘层2；热氧化处理所述剩余半导体层3’使其完全转化为氧化物，再通过刻蚀去除半导体层3’转化的氧化物。经过上述处理后，只剩下外延生长的纳米线6’和基底层1。
或者，对上述半导体器件进行干法刻蚀处理，使形成沟道的剩余硬掩膜层4’和绝缘体上半导体层3’完全被刻蚀掉；进一步湿法腐蚀掉绝缘层2，进而使所述外延线转变为悬空于所述基底层1上方的外延线6’，所述外延线6’的宽度范围为2nm至25nm，高度范围为2nm至25nm。
需要说明的是，干法刻蚀或湿法腐蚀等工艺去除剩余半导体层时一般会对外延线造成一定的消耗，因此外延线的厚度和宽度应该大于剩余的半导体层以保证外延线不会随着半导体层的完全刻蚀而刻蚀。
步骤S207：退火处理以形成悬空于所述基底层上方的纳米线；
请参考图11，图11是退火处理后外延线转变为悬空于基底层上方的纳米线的器件截面图。对上述外延线使用氢气(H2)或者氩气(Ar)进行400℃以上的热退火处理从而形成纳米线6”。其目的在于：降低纳米线的硬度，提高塑性，消除内应力，以防止变形和开裂。优选地，所述纳米线6”的直径为2nm至20nm。
下面结合具体实施例对本发明做进一步描述。
实施例一
在本实施例中，采用绝缘体上硅锗衬底结构，包括位于底层的衬底硅（即基底层），氧化生长覆盖于衬底硅的氧化层（即绝缘层）和位于氧化层上的绝缘体上SiGe层。
在上述绝缘体上硅衬底结构上通过化学气相沉积方式形成Si3N4氮化层，以作为硬掩膜层；
通过光刻曝光显影形成图案化的光刻胶图案覆盖于Si3N4氮化层上；
进行刻蚀工艺，去除未被光刻胶覆盖的区域，刻蚀停止层停止在氧化层上，形成有剩余绝缘体上SiGe层和Si3N4氮化层构成的多个沟道；
在沟道侧壁暴露出的SiGe处外延生长Si外延线，外延线的宽度为20nm；
刻蚀移除剩余SiGe上覆盖的剩余Si3N4氮化层；
采用干法刻蚀工艺去除剩余SiGe，刻蚀同时也对Si外延线造成损耗；
刻蚀移除氧化层SiO2，Si外延线悬空于衬底硅上方；
对Si外延线使用氢气(H2)或者氩气(Ar)进行400℃以上的热退火处理从而形成直径为10nm的Si纳米线。
实施例二
在本实施例中，采用绝缘体上硅衬底结构，包括位于底层的衬底硅（即基底层），氧化生长覆盖于衬底硅的氧化层（即绝缘层）和位于氧化层上的绝缘体上硅层。
在在上述绝缘体上硅衬底结构上通过化学气相沉积方式Si3N4氮化层，以作为硬掩膜层；
通过光刻曝光显影形成图案化的光刻胶图案覆盖于Si3N4氮化层上；
进行刻蚀工艺，去除未被光刻胶覆盖的区域，刻蚀停止层停止在氧化层上，形成有剩余绝缘体上Si层和Si3N4氮化层构成的多个沟道；
在沟道侧壁暴露出的Si部分外延生长SiGe外延线，外延线的宽度范围为20nm；
刻蚀移除剩余Si上覆盖的剩余Si3N4氮化层；
采用干法刻蚀工艺去除剩余Si，刻蚀同时也对SiGe外延线造成损耗，SiGe外延线的直径由20nm消耗成为10nm；
刻蚀移除氧化层SiO2，SiGe外延线悬空于衬底硅上方；
对SiGe外延线使用氢气(H2)或者氩气(Ar)进行400℃以上的热退火处理从而形成直径为10nm的SiGe纳米线。
综合上述，本发明所述的一种形成全包围栅极器件纳米线的方法，通过异质外延方式在沟道侧壁暴露出的半导体材料处外延生长纳米线，干法刻蚀沟道的半导体层，使外延生长的纳米线相对于基底层悬空，从而形成纳米线沟道。使用本发明所述的形成纳米线的方法来作为全包围栅极器件的沟道，工艺方法较为简单便于实现，降低了光刻工艺的难度，增加可行性。
综上所述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (8)
1.一种形成全包围栅极器件纳米线的方法，其特征在于，包括步骤：
提供半导体衬底，所述半导体衬底包括基底层以及立于基底层上的绝缘层以及绝缘层上的半导体层；
在所述半导体层上形成硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述半导体层，停止在所述绝缘层，形成多个预定义宽度的沟道；
在所述沟道暴露出的半导体层侧壁上生长外延线，所述半导体层和所述外延线为异质材料；
移除所述硬掩膜层、半导体层以及所述绝缘层，使所述外延线悬空于所述基底层上方；
退火处理以形成悬空于所述基底层上方的纳米线。
2.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述半导体层为硅层或硅锗层。
3.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述绝缘层为氧化硅。
4.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述硬掩膜层的材质为氮化硅或氧化硅。
5.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述沟道的预定义宽度为5nm至50nm。
6.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述外延线的材质为硅或者硅锗。
7.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述退火处理的气体为氢气和/或氩气。
8.如权利要求1所述的形成全包围栅极器件纳米线的方法，其特征在于：所述纳米线的直径范围包括2nm至20nm。
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| PB01 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |