CN103530245A - 一种基于fpga的srio互联交换装置 - Google Patents

Abstract

一种基于FPGA的SRIO互联装置，在FPGA中设置SRIO互联模块、FIFO模块和SRIO接口模块，各源器件的数据分别经SRIO接口模块进入到SRIO互联模块，经过SRIO互联模块调度后进入FIFO模块，FIFO模块将数据传输到SRIO接口模块，SRIO接口模块向目的器件输出数据；设SRIO接口模块提供n个接口，每个接口支持连接一个器件，SRIO互联模块为每个器件提供一个仲裁器，每个仲裁器相应设一个FIFO模块；当某个接口连接的器件为目的器件，目的器件相应的仲裁器对所有源器件从接口输入的数据按数据包进行时分切片调度，调度后的数据包经相应的FIFO模块从相应的SRIO接口输出。

Description

一种基于FPGA的SRIO互联交换装置

技术领域

本发明属于通信技术领域，尤其涉及一种基于FPGA的SRIO互联交换装置。

背景技术

Rapid IO技术是一种高速互联总线，常用于高性能的嵌入式设备市场中的系统内部互联，支持芯片到芯片和板到板的通信，而串行Rapid IO（SRIO）可以用较少的连线就能实现1Gbps到60Gbps的性能水平，因此得到广泛应用。

FPGA是一种可编程的逻辑器件，具有其他ASIC(集成电路)芯片所不具有的可编程的灵活性，同时FPGA有丰富的I/O引脚，开发周期短，可靠性较高。

在一个嵌入式设备中，可能存在多个不同类型的芯片（如CPU、DSP、FPGA等）或多块需要高速通信的板卡，这些芯片或板卡支持SRIO协议传输数据，因此对于芯片间与板卡间的通信就需要一种SRIO互联交换装置，现有的技术常使用专用的SRIO交换芯片，一般这种芯片价格昂贵，灵活性差，占用较多的板卡面积，尤其是对于互联芯片或板卡的数目较少时性价比较低。

发明内容

针对上述问题，本发明提供一种基于FPGA的SRIO互联交换装置。

为实现上述目的，本发明采取以下技术方案：

一种基于FPGA的SRIO互联装置，在FPGA中设置SRIO互联模块、FIFO模块和SRIO接口模块，各源器件的数据分别经SRIO接口模块进入到SRIO互联模块，经过SRIO互联模块调度后进入FIFO模块，FIFO模块将数据传输到SRIO接口模块，SRIO接口模块向目的器件输出数据；

设SRIO接口模块提供n个接口，每个接口支持连接一个器件，SRIO互联模块为每个器件提供一个仲裁器，每个仲裁器相应设一个FIFO模块；当某个接口连接的器件为目的器件，其他n-1个接口中有多个连接的器件为源器件时，目的器件相应的仲裁器对所有源器件从接口输入的数据按数据包进行时分切片调度，调度后的数据包经相应的FIFO模块从相应的SRIO接口输出。

而且，目的器件相应的仲裁器对所有源器件从接口输入的数据按数据包进行时分切片调度，实现方式如下，

对每个源器件预设优先级，从某源器件输入到仲裁器的数据包依次进行编号，对编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输，包括首先按照优先级从高到低传输各源器件的第一个数据包，然后按照优先级从高到低传输各源器件的第二个数据包，以此类推直到最低优先级的源器件传输完最后一个数据包。

而且，若多个源器件不是同时传输数据，当接收到新的数据包时，仲裁器对当前数据包处理完成后，继续对编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输。

而且，所述器件为芯片或板卡。

而且，所述FPGA设有高速串行收发器，源器件的数据通过高速串行收发器输入SRIO接口模块中的相应SRIO接口；SRIO接口输出的数据通过高速串行收发器送到目的器件。

而且，SRIO接口模块提供的接口数根据FPGA设有的高速串行收发器个数而定。

而且，

源器件从接口输入的数据采用数据包的形式，输入内容包括目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型；

调度后输入FIFO模块的数据采用数据包的形式，输入内容包括目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型；

对每个数据包，FIFO模块的输出数据按照目的器件ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小、数据包的事物类型分拆开，并行地输入到SRIO接口模块，SRIO接口模块再进行组包。

本发明提供一种灵活性高，速度快、资源开销小，对传输事物类型无限制的SRIO互联交换装置，以FPGA为核心部件，用硬件编程语言实现芯片间或板级间的以SRIO协议为基础的互联通信，本发明支持SRIO协议的所有类型事务，以包为基础在SRIO协议的逻辑层部分进行数据交换，所能互联的板卡数或芯片数受FPGA所能提供的串行收发器的限制；本发明可以替代商用的SRIO交换芯片，在FPGA作为必要器件的系统中可节约成本，节省板级空间。 

附图说明

图1为本发明实施例的基于FPGA的SRIO互联交换装置的结构图。

图2为本发明实施例中SRIO互联模块的实现结构图。

具体实施方式   

为了使本发明实施例的目的、技术方案、优点更加清晰，下面将结合本发明实施例和附图来介绍本发明的技术方案。

参见附图1，实施例所提供SRIO互联交换装置包括SRIO互联模块、FIFO模块、SRIO接口模块：

SRIO互联模块，用于将各个芯片或板卡之间的数据在FPGA内部交换，来达到芯片间或板卡间的数据交互；

FIFO模块，用于将SRIO互联模块与SRIO接口模块隔离，同时起到数据缓冲的作用；

SRIO接口模块，用于保证FPGA以SRIO协议为基础接收或发送数据。

本发明基于可编程器件FPGA实现SRIO互联交换装置，具体实施时可采用local bus(现场总线)接口单独控制SRIO互联交换装置的复位与释放，独立于FPGA的其他逻辑。

所述装置支持多个器件的互联，可适用于芯片间和电路板级的数据交互，所能连接的电路板以及芯片的个数取决于所使用的FPGA的串行收发器的数目：数据由芯片或板卡通过该芯片或板卡上的SRIO接口发送到FPGA，根据不同的速率要求可选择相应通道数，例如单通道、双通道和4通道，同时FPGA的每个通道的速率要和发送芯片或板卡上的SRIO模块速率相同，由于FPGA本身高速串行收发器的限制，所能互联的芯片和板卡数目并不是无限的，所能连接的电路板以及芯片的个数取决于所使用的FPGA的串行收发器的数目，并且在数目较少时更能体现出FPGA的优势，建议设置在5个左右。如图1中，SRIO接口连接有n个芯片或板卡，分别记为芯片或板卡1、芯片或板卡2、芯片或板卡3…芯片或板卡n。

基于以上装置的数据交互过程如下：

（1）数据首先进入该装置的SRIO接口模块。SRIO接口模块会将按SRIO协议的方式收发需要交互的芯片或板卡数据，同时会为SRIO互联模块提供互联模块所需要的相关信息以及热插拔所需要的相关信息。

SRIO接口模块具体实现可参考现有技术，SRIO接口模块的接收端将会按照SRIO协议将数据包通过物理层，传输层，最后送到逻辑层。对每一个芯片或板卡都会设定一个唯一的器件ID与之对应，SRIO接口模块的逻辑层不仅会收到芯片或板卡所要发送的数据，同时还会收到目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型。事物类型可根据SRIO协议提供。具体实施时，本发明采用的FPGA可带有高速串行收发器，数据通过高速串行收发器进入到SRIO接口模块，以便完成SRIO接口模块物理层的高速串行收发功能。

（2）数据从SRIO接口模块的逻辑层进入到SRIO互联模块，SRIO互联模块会根据收到的数据采用时分切片调度算法来调度所有来自于各个芯片或板卡的数据，针对多个芯片或板卡同时发起数据交互请求的这种情况，SRIO互联模块规定了优先级。经过SRIO互联模块的调度，携带不同目的ID的数据将会根据优先级按顺序通过FIFO模块进入到SRIO接口模块的发送端，最终进入FIFO模块的输入数据是SRIO接口模块接收端的逻辑层所收到的所有数据的组合。进入FIFO模块的数据除包含各个板卡或芯片间的要交换的数据外，还包括SRIO协议规定的事物类型，所要交换数据的目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型。

（3）FIFO模块用于隔离SIRO接口模块与SRIO互联模块，这样做的好处是便于单独维护这两个模块，SRIO接口模块具体实现可参考现有技术。将SRIO互联模块通过FIFO模块与SRIO接口模块隔离，可使FIFO模块左右两边互不影响，便于维护SRIO互联模块与SRIO接口模块，同时为互联数据提供了缓冲，防止由于多个芯片或板卡同时请求交互数据而引起数据丢失。

由于采用了FIFO模块，SRIO接口模块的时钟与SRIO互联模块的时钟可以是异步的，这样加大了设计的灵活性。FIFO模块会将数据按照先进先出的模式送入到SRIO接口模块， 这样除了SRIO接口模块的传输层可以缓冲一定量的数据，FIFO模块也起到了缓冲数据的作用。对每个数据包，FIFO模块的输出数据将按照目的器件ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小、数据包的事物类型分拆开，并行的输入到SRIO接口模块，SRIO接口模块会按照上述的数据进行组包，经过高速串行收发器发送到指定的目的ID的芯片或板卡，从而完成了不同芯片或板卡间的SRIO互联通信。

为便于实施参考，以下结合图2说明实施例的SRIO互联模块具体实现方式：

所述SRIO互联模块，采用可编程逻辑实现数据互联，从而完成芯片间或板卡间的数据交互；所进行的数据互联以SRIO协议所规定的包为基础，每个芯片或板卡传输的数据在SRIO互联模块按照一定的时分切片调度算法进行数据交换；所述的数据交互类型支持所有的SRIO协议所规定的事物类型，包括但不限于各种写类型和读类型。所述时分切片调度算法为，每个芯片或板卡的数据以包为基础传输，每个芯片或板卡预先规定好优先级，首先传输高优先级的第一个数据包，然后传输次优先级的第一个包，最后传输最低优先级的第一个包，然后传输最高优先级的第二个数据包，以此类推直到最低优先级的芯片或板卡传输完最后一个包。

实施例中，SRIO互联模块是有多个仲裁器模块组成的，整个系统需要互联的芯片或板卡的数目和仲裁器模块的数目相同，每个仲裁器的组成相差不大。设SRIO接口模块提供n个SRIO接口，分别记为SRIO接口1、SRIO接口2…SRIO接口n，每个SRIO接口可连接一个芯片或板卡，那么SRIO互联模块需相应提供n个仲裁器，并需相应设置n个FIFO模块，每个仲裁器的输出经相应的FIFO模块从相应的SRIO接口输出。在FPGA里实现可以采用逻辑复制的方式实现n个仲裁器。如图所示，每个仲裁器的输出都会与SRIO接口模块的1个SRIO接口相连，每个仲裁器的输入都可与SRIO接口模块的所有n个SRIO接口相连，这表明在这个有n个芯片或板卡组成的互联交换装置中，最多有n-1个芯片或板卡向1块芯片或板卡传输数据，那么n-1个芯片或板卡的数据通过相应SRIO接口发送到目的芯片或板卡的仲裁器。

假设有N个芯片或板卡向1块芯片或板卡传输数据，N小于等于n-1且大于1，这种情况下又大体可分为以下几种情景：第一是N个芯片或板卡同时向1块芯片或板卡传输数据；第二种情景是N个芯片或板卡并非一开始就同时向1块芯片或板卡传输数据，而是在时间上有先后顺序；第三种情景为板卡可能出现热插拔的情形。N=1就是1对1的传输，实现简单，本发明不予赘述。

为解决以上传输的情景，提供实施例的具体实现举例说明如下：

为方便说明起见，可以对从某源器件输入到仲裁器的数据包依次进行编号，即某芯片或板卡的第一个按照SRIO协议组成的数据包编号为1，某芯片或板卡的第二个按照SRIO协议组成的数据包编号为2…

对于第一种情景，多个芯片或板卡同时传输数据，对按编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输。仲裁器会对这N个芯片或板卡的数据划分优先级，例如将芯片或板卡1拥有最高的优先级，芯片或板卡2拥有次一级的优先级，……以此类推，芯片或板卡N拥有最低优先级，当数据进入仲裁器时，芯片或板卡1的第一个按照SRIO协议组成的数据包将会被优先传输，当一个包传输完成时，芯片或板卡2的第一个按照SRIO协议组成的数据包就会传输，当所有的芯片或板卡完成第一个数据包传输后，芯片或板卡1的第二个按照SRIO协议组成的数据包开始被传输，同样按照上面的传输过程当芯片或板卡N传输完最后一个数据包，整个传输过程结束。

同样的对于第二种情景，当接收到新的数据包时，仍采用同样的原则对按编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输，但要等待当前正在传输的数据包完成。假设芯片或板卡2在芯片或板卡1传输第2个数据包才开始传输数据，这N个芯片或板卡的数据划分优先级的方式相同，也可采用上面的传输方法，芯片或板卡2的第1个数据包相应编号1优于芯片或板卡1的第2个数据包相应编号2，只是仲裁器中在芯片或板卡1传输第2个数据包完成之后才开始出现芯片或板卡2的第1个数据包。

对于第三种热插拔的情形，可事先规定互联的器件数目，并且事先规定好所有可接入的器件优先级。当一个器件拔出时，SRIO接口模块会产生一个标志输入到SRIO互联模块的仲裁器中，仲裁器会使剩余器件继续按照上述方法传输数据而不会受到影响，同样的当一个器件插入到这个系统时，也不影响当前数据包的处理。具体来说，当系统中有芯片复位或板卡拔出时，SRIO接口模块会将相应标志发送到SRIO互联模块，SRIO互联模块会在当前数据包传送完毕后将这个芯片或板卡的相关传输端口关闭，在下一轮的数据传输中将不会再调度这个芯片或板卡端口的数据，以此来支持板卡的热插拔或芯片的复位；当系统中有新的芯片或板卡加入时，SRIO接口模块会将相应标志发送到SRIO互联模块，若新的芯片或板卡需要交互数据，SRIO互联模块会在当前数据包传送完毕后开始传输新的数据，这种情况也可视为第二种情形的特殊情况，在当前数据包处理完成后，将新的芯片或板卡和已有芯片或板卡一起，采用同样的原则对按编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输。新的芯片或板卡的优先级不一定最高，但如果新的芯片或板卡输入的编号在前的数据包更优，则在已有芯片或板卡提供的当前数据包传送完毕后即行处理。

以上时分切片调度算法，在FPGA中可使用状态机实现。推而广之，由于是n块芯片或板卡之间的互联，因此需要n个仲裁器。

综上所述，本发明实施例提供了一种基于FPGA的SRIO互联交换装置实现的较佳方式，但本发明的范围并不局限于此，任何熟悉本技术领域的技术人员所能想到的替换方式均在本发明保护范围之内。

Claims (7)

1.一种基于FPGA的SRIO互联装置，其特征在于：在FPGA中设置SRIO互联模块、FIFO模块和SRIO接口模块，各源器件的数据分别经SRIO接口模块进入到SRIO互联模块，经过SRIO互联模块调度后进入FIFO模块，FIFO模块将数据传输到SRIO接口模块，SRIO接口模块向目的器件输出数据；

设SRIO接口模块提供n个接口，每个接口支持连接一个器件，SRIO互联模块为每个器件提供一个仲裁器，每个仲裁器相应设一个FIFO模块；当某个接口连接的器件为目的器件，其他n-1个接口中有多个连接的器件为源器件时，目的器件相应的仲裁器对所有源器件从接口输入的数据按数据包进行时分切片调度，调度后的数据包经相应的FIFO模块从相应的SRIO接口输出。

2.根据权利要求1所述基于FPGA的SRIO互联交换装置，其特征在于：目的器件相应的仲裁器对所有源器件从接口输入的数据按数据包进行时分切片调度，实现方式如下，

对每个源器件预设优先级，从某源器件输入到仲裁器的数据包依次进行编号，对编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输，包括首先按照优先级从高到低传输各源器件的第一个数据包，然后按照优先级从高到低传输各源器件的第二个数据包，以此类推直到最低优先级的源器件传输完最后一个数据包。

3.根据权利要求2所述基于FPGA的SRIO互联交换装置，其特征在于：若多个源器件不是同时传输数据，当接收到新的数据包时，仲裁器对当前数据包处理完成后，继续对编号在前的数据包优先传输，同样编号的数据包按优先级从高到低传输。

4.根据权利要求1或2或3所述基于FPGA的SRIO互联交换装置，其特征在于：基于FPGA的SRIO互联交换装置，其特征在于：所述器件为芯片或板卡。

5.根据权利要求1或2或3所述基于FPGA的SRIO互联交换装置，其特征在于：所述FPGA设有高速串行收发器，源器件的数据通过高速串行收发器输入SRIO接口模块中的相应SRIO接口；SRIO接口输出的数据通过高速串行收发器送到目的器件。

6.根据权利要求5所述基于FPGA的SRIO互联交换装置，其特征在于：SRIO接口模块提供的接口数根据FPGA设有的高速串行收发器个数而定。

7.根据权利要求1或2或3所述基于FPGA的SRIO互联交换装置，其特征在于：

源器件从接口输入的数据采用数据包的形式，输入内容包括目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型；

调度后输入FIFO模块的数据采用数据包的形式，输入内容包括目的器件的ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小及数据包的事物类型；

对每个数据包，FIFO模块的输出数据按照目的器件ID、源器件ID、地址、每个数据包的开始和结束标志、数据包的大小、数据包的事物类型分拆开，并行地输入到SRIO接口模块，SRIO接口模块再进行组包。

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