CN103400561A - 栅极驱动电路 - Google Patents

Abstract

一种栅极驱动电路，包含多级彼此串接的移位暂存器，其中之一移位暂存器包含拉升单元、拉升控制单元、与输出单元。拉升单元依据第一时序信号与操作信号以产生驱动信号。拉升控制单元依据第一时序信号、操作信号与驱动信号产生下一级的操作信号。输出单元接收驱动信号，并依据一第一控制信号产生一第一栅极驱动信号，以及依据一第二控制信号产生一第二栅极驱动信号。本发明的栅极驱动器电路中的每一级移位暂存器可以输出两个不同时序的驱动信号给对应的像素，亦可简化栅极驱动电路布局的复杂度。

Description

栅极驱动电路

技术领域

本发明是关于一种栅极驱动电路，且特别是有关于一种适用于具有电荷分享像素的液晶显示器的栅极驱动电路。

背景技术

近来，各种液晶显示器的产品已经相当地普及。为了节省成本，用于产生信号的驱动芯片(Driver IC)上的栅极驱动电路通常直接制作在玻璃基板上，也就是所谓的阵列上栅极驱动电路(Gate Driver on Array,GOA)。目前在电视液晶显示器上仍有视角过窄的问题，也就是侧视画面偏白(color washout)的问题，以致于当视线位于液晶显示器两侧大于一角度时，所看见的屏幕颜色会产生偏白的情形。习知的方法是将液晶显示器中的显示面板上的每一像素分成两个像素电极，第一像素电极与第二像素电极，藉由输出电荷充电(charging)信号以及电荷分享(sharing)信号控制不同开关开启，使得第一像素电极与第二像素电极形成的像素电压不同，形成不同的亮度，以改善侧视画面偏白的问题。

习知用于电荷分享像素的每一级栅极驱动电路需使用两个移位暂存器以输出两个不同时序的驱动信号给对应的栅极线。然而，这样的作法造成用于一级的像素的栅极驱动电路必须设置两个移位暂存器，不仅造成布局(layout)制程上的复杂度，也增加布局的面积，使得制作液晶显示装置的成本增加。

发明内容

为了解决上述的问题，本揭示内容之一态样是在提供一种栅极驱动电路，透过栅极驱动电路中移位暂存器的设计，使得一个移位暂存器可以输出两个不同时序的驱动信号给对应的像素。

本揭示内容之一态样是关于一种栅极驱动电路，其包含多级彼此串接的移位暂存器，前述多级移位暂存器之第n级移位暂存器包含拉升单元、拉升控制单元、与输出单元。拉升单元用以接收第一时序信号与上一级移位暂存器电路输出的第n-1驱动信号作为第n操作信号，当第n操作信号位于高逻辑电位时，拉升单元依据第一时序信号产生第n驱动信号，并将第n操作信号拉升至第一电压。拉升控制单元，用以接收第一时序信号、第n操作信号与第n驱动信号，当第n操作信号于高逻辑电位时，拉升控制单元依据第一时序信号输出第n驱动信号。输出单元用以接收第n驱动信号，并依据第一控制信号产生第一栅极驱动信号，以及依据第二控制信号产生第二栅极驱动信号，其中第一控制信号与第二控制信号不重叠。

依据本发明一实施例，当第一时序信号的责任周期为1/m时，第一控制信号为第n级移位暂存器的前m级移位暂存器之第n-m操作信号，第二控制信号为第n级移位暂存器的后m级移位暂存器之第n+m操作信号，其中m为大于3的整数。

依据本发明一实施例，其中前述输出单元包含第一晶体管与第二晶体管。第一晶体管具有栅极端接收第一控制信号，第一端接收第n驱动信号，与第二端输出第一栅极驱动信号。第二晶体管，具有栅极端接收第二控制信号，第一端接收第n驱动信号，与第二端输出第二栅极驱动信号。其中当第一控制信号开启第一晶体管时，第一晶体管依据第n驱动信号产生第一栅极驱动信号，以及当第二控制信号开启第二晶体管时，第二晶体管依据第n驱动信号产生第二栅极驱动信号。

综上所述，通过应用上述的实施例，栅极驱动器电路中的每一级移位暂存器可以输出两个不同时序的驱动信号给对应的像素，亦可简化栅极驱动电路布局的复杂度。

附图说明

为让本发明之上述和其他目的、特征、优点与实施例能更明显易懂，所附图式之说明如下：

图1绘示依照本发明一实施例中的一种用于电荷分享像素的栅极驱动电

路的示意图；

图2绘示依照本发明一实施例中的一种栅极驱动电路的方块图；

图3绘示依照本发明一实施例中的一种移位暂存器的方块图；

图4绘示依照本发明一实施例中的一种移位暂存器操作的时序图；

图5绘示依照本发明一实施例中的一种移位暂存器的电路图；以及

图6绘示依照本发明一另实施例中的一种移位暂存器的电路图。

其中附图标记说明如下：

10：像素阵列        50：移位暂存器

101：像素           501：拉升单元

1011：第一像素电极  502：拉升控制单元

1012：第二像素电极  503：输出单元

11：第一移位暂存器  504：拉降单元

12：第二移位暂存器  505：辅助拉降单元

30：第n级移位暂存器 5051：第一输入单元

301：拉升单元       5052：第二输入单元

302：拉升控制单元   603：输出单元

303：输出单元       604：拉降单元

60：移位暂存器      605：辅助拉降单元

601：拉升单元

602：拉升控制单元

606：第二拉降单元

具体实施方式

下文举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。

在全篇说明书与权利要求所使用的用词（terms），除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。

关于本文中所使用的『约』、『大约』或『大致』一般通常指数值的误差或范围于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如『约』、『大约』或『大致』所表示的误差或范围，或其他近似值。

关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

其次，在本文中所使用的用词「包含」、「包括」、「具有、「含有」等等，均为开放性的用语，即意指包含但不限于此。

另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

请参照图1，图1依照本发明一实施例中绘示用于电荷分享像素的栅极驱动电路的示意图。如图1所示，栅极驱动电路1具有多级移位暂存器电路，其中的第n级移位暂存器电路包含第一移位暂存器11与第二移位暂存器12，第n级移位暂存器电路对应的像素阵列10中的像素101，像素101具有三个开关M1、M2、M3，开关M1用以控制第一像素电极1011，开关M2用以控制第二像素电极1012，开关M3则是用以调整第一像素电极1011与第二像素电极1012的像素电压。首先，第一移位暂存器11输出电荷充电信号Gc(n)开启开关M1与M2，使得第一像素电极1011与第二像素电极1012充电至各自的像素电压，接着第二移位暂存器12输出电荷分享信号GS(n)开启开关M3，使得第一像素电极1011耦接于第二像素电极1012，调整第一像素电极1011与第二像素电极1012的像素电压，以形成不同的亮度。在此过程中，输出电荷充电信号与输出电荷分享信号必须位在不同时序，以避免像素在充电的同时又进行电荷分享，降低电荷分享的效果，因此每一级的移位暂存器电路包含两个移位暂存器用以产生不同时序的驱动信号。

请参照图2，图2依照本发明一实施例中绘示的一种栅极驱动电路的方块图。如图2所示，栅极驱动电路2包含多级移位暂存器对应像素阵列上的各个像素(未绘示于图中)，每一级移位暂存器接收上一级移位暂存器输出的驱动信号G(n-1)作为该级移位暂存器的操作信号Q(n)，并依据该级的时序信号CLK(n)、操作信号Q(n)与第一控制信号C1输出第一栅极驱动信号GC(n)，以及依据该级的时序信号CLK(n)、操作信号Q(n)与第二控制信号C2输出第二栅极驱动信号GS(n)给对应的该级像素。第一栅极驱动信号GC(n)与第二栅极驱动信号GS(n)分别用于对该级像素作电荷充电以及电荷分享的控制信号。另外，每一级移位暂存器还依据该级的时序信号CLK(n)产生该级的驱动信号G(n)并输出给下一级的移位暂存器。

请参照图3，图3依照本发明一实施例中绘示的一种移位暂存器的方块图，其中所示的第n级移位暂存器30为图2中栅极驱动电路2其中的第n级移位暂存器。如图3所示，第n级移位暂存器30包含拉升单元301、拉升控制单元302、与输出单元303。拉升单元301接收上一级移位暂存器(未绘示于图3)输出的第n-1驱动信号G(n-1)作为第n级移位暂存器的第n操作信号Q(n)，另外拉升单元301还接收第一时序信号CLK1。当第n操作信号Q(n)位于高逻辑电位时，拉升单元301依据第一时序信号CLK1产生一第n驱动信号G(n)给拉升控制单元302与输出单元303。拉升控制单元302同样地接收第n操作信号Q(n)与第一时序信号CLK1，另外拉升控制单元302还接收第n驱动信号G(n)，当第n操作信号Q(n)位于高逻辑电位时，拉升控制单元302依据第一时序信号CLK1输出第n驱动信号G(n)给下一级的移位暂存器(未绘示于图3)作为下一级的操作信号Q(n+1)。输出单元303除了接收第n驱动信号G(n)外，还接收第一控制信号C1与第二控制信号C2。当第一控制信号C1位于高逻辑电位时，输出单元303依据第n驱动信号G(n)产生第一栅极驱动信号GC(n)，以及当第二控制信号C2位于高逻辑电位时，输出单元303依据第n驱动信号G(n)产生第二栅极驱动信号GS(n)。

由于对同一级的像素来说，进行电荷充电与电荷分享的时序不能重叠，否则会造成像素在充电的同时又进行电荷分享，降低电荷分享的效果。于是第一控制信号C1与第二控制信号C2必须设计当两者位于高逻辑电位时的时序不能重叠。于本发明的一实施例中，若第一时序信号CLK1的责任周期为1/m，则第一控制信号C1可以是前m级移位暂存器的操作信号Q(n-m)，第二控制信号C2则是后m级移位暂存器的操作信号Q(n+m)，而m例如是大于3的整数，也就是第一控制信号C1至少是前4级移位暂存器的操作信号Q(n-4)，而第二控制信号则至少是后4级移位暂存器的操作信号Q(n+4)。

请一并参照图4，图4依照本发明一实施例中绘示的一种移位暂存器的时序波形图，此实施例中第一时序信号CLK1与第三时序信号CLK3的责任周期皆为1/6，也就是第一控制信号C1可为前6级移位暂存器的操作信号Q(n-6)，第二控制信号C2可为后6级移位暂存器的操作信号Q(n+6)，但于本实施例中并不加以限制。如图4所示，在t2时刻，第n操作信号Q(n)位于高逻辑电位，此时拉升单元301依据第一时序信号CLK1产生第n驱动信号G(n)，此时的第n驱动信号G(n)同样位于高逻辑电位，而第一控制信号C1为前六级操作信号Q(n-6)此时也位于高逻辑电位，于是输出单元303依据第n驱动信号G(n)产生第一栅极驱动信号GC(n)。由于第二控制信号C2为后6级操作信号Q(n+6)，于t2时刻还处于低逻辑电位，因此输出单元303并不会产生第二栅极驱动信号GS(n)。当第一时序信号CLK1下一次位于高逻辑电位时，也就是在t6时刻，同样地拉升单元301依据第一时序信号CLK1产生第n驱动信号G(n)，而此时第一控制信号C1位于低逻辑电位，而第二控制信号C2则是位于高逻辑电位，于是输出单元303仅会产生第二栅极驱动信号GS(n)，而不会产生第一栅极驱动信号GC(n)。据此，藉由提供两个时序不重叠的第一控制信号与第二控制信号，本发明实施例即可在一级的移位暂存器中输出两个栅极驱动信号提供给对应的像素行。

请参照图5，图5依照本发明一实施例中绘示的一种移位暂存器的电路图，移位暂存器50为图2中栅极驱动电路20其中的一第n级移位暂存器。如图5所示，移位暂存器50除了包含拉升单元501、拉升控制单元502、输出单元503以外，还包含拉降单元504与辅助拉降单元505。拉降单元504电性连接电压源Vss，用以将第n操作信号Q(n)拉降至电压源Vss的电位，而辅助拉降单元505同样电性连接电压源Vss，用以将第n操作信号Q(n)与第n驱动信号G(n)维持在电压源Vss的电位，其中电压源Vss具有低电压的电位。

输出单元503包含第一晶体管M1与第二晶体管M2。第一晶体管M1的栅极端接收第一控制信号C1，其漏极端接收第n驱动信号G(n)，而其源极端用以输出第一栅极驱动信号GC(n)，第二晶体管M2的栅极端则是接收第二控制信号C2，其漏极端接收第n驱动信号G(n)，以及其源极端用以输出第二栅极驱动信号GS(n)。当第一控制信号C1位于高逻辑电位时，第一晶体管M1开启，使得第一晶体管M1的源极端依据其漏极端接收的第n驱动信号G(n)产生第一栅极驱动信号GC(n)。同样地，当第二控制信号C2位于高逻辑电位时，第二晶体管M2开启，使得第二晶体管M2的源极端依据其漏极端接收的第n驱动信号G(n)产生第二栅极驱动信号GS(n)。

拉升单元501包含第三晶体管M3，第三晶体管M3的栅极端接收上一级移位暂存器输出的驱动信号G(n-1)(未绘示于图5)作为第n操作信号Q(n)，其漏极端接收第一时序信号CLK1，而其源极端则是分别与第一晶体管M1的漏极端和第二晶体管M2的漏极端电性连接，以输出第n驱动信号G(n)给第一晶体管M1与第二晶体管M2。当第n操作信号Q(n)位于高逻辑电位时，第三晶体管M3开启，使得第三晶体管M3的源极端依据其漏极端接收的第一时序信号CLK1产生第n驱动信号G(n)。

拉升控制单元502包含第四晶体管M4与一第五晶体管M5。第四晶体管M4的栅极端接收第n操作信号Q(n)，而其漏极端则是接收第一时序信号CLK1。第五晶体管M5的栅极端电性连接第四晶体管M4的源极端，而第五晶体管M5的漏极端则是接收第n驱动信号，以及第五晶体管M5的源极端用以输出第n驱动信号G(n)给下一级的移位暂存器(未绘示于图5)作为第n+1操作信号Q(n+1)。当第n操作信号Q(n)位于高逻辑电位时，第四晶体管M4开启，此时当第一时序信号CLK1也位于高逻辑电位时，则会进一步开启第五晶体管M5，使得第五晶体管M5的源极端依据其漏极端接收的第n驱动信号G(n)输出给下一级的移位暂存器(未绘示于图5)。

拉降单元504包含第六晶体管M6，晶体管M6的栅极端接收第n+2驱动信号G(n+2)，其漏极端电性连接第三晶体管M3的栅极端以接收第n操作信号Q(n)，而第六晶体管M6的源极端则是电性连接电压源Vss。当第n+2驱动信号G(n+2)位于高逻辑电位时，第六晶体管M6开启，然后将第n操作信号Q(n)的电位拉降至电压源Vss的电位。

辅助拉降单元505负责将第n操作信号Q(n)与第n驱动信号G(n)维持在电压源Vss的电位。如图5所示，辅助拉降单元505包含具有相同态样的第一输入单元5051以及第二输入单元5052，第一输入单元5051包含晶体管M7、M8、M9、M10、M11、M12，而第二输入单元5052则是包含晶体管M13、M14、M15、M16、M17、M18。第一输入单元5051与第二输入单元5052分别接受互补的第一低频时序信号LC1与第二低频时序信号LC2，也就是当第一低频时序信号LC1位于高逻辑电位时第二低频时序信号LC2位于低逻辑电位，而当第一低频时序信号LC1位于低逻辑电位时第二低频时序信号LC2则位于高逻辑电位，藉此使得第n操作信号Q(n)与第n驱动信号G(n)持续维持在电压源Vss的电位。

在第一输入单元5051中，晶体管M7、M8的栅极端接收第n操作信号Q(n)，晶体管M9与M10的漏极端皆接收第一低频时序信号LC1。当第n操作信号Q(n)位于低逻辑电位时，晶体管M7、M8皆关闭，此时若第一低频时序信号LC1位于高逻辑电位，则晶体管M9、M10皆开启，进而开启晶体管M11、M12，使得第n操作信号Q(n)与第n驱动信号G(n)维持在电压源Vss的电位。另外，在第二输入单元5052中，除了晶体管M15与M16的漏极端皆接收第二低频时序信号LC2外，其它的工作原理与第一输入单元5051皆相同，因此当第n操作信号Q(n)位于电压源Vss的电位时，藉由辅助拉降单元505接收互补的低频时序信号LC1、LC2，可将第n操作信号Q(n)与第n驱动信号G(n)一直维持在电压源Vss的电位。

当第n操作信号Q(n)位于高逻辑电位时，此时晶体管M7、M8、M13、与M14皆开启，使得晶体管M11、M12、M17、与M18皆关闭，让拉升单元501与拉升控制单元502运作，直到拉降单元504接收到的第n+2驱动信号G(n+2)位于高逻辑电位时，再将第n操作信号Q(n)拉降至电压源Vss的电位。

请一并参照图4与图5，于t1时刻，前一级移位暂存器中的拉升控制单元(未绘示于图5)输出第n-1驱动信号G(n-1)作为第n级移位暂存器的第n操作信号Q(n)，第三晶体管M3与第四晶体管M4皆开启，但此刻第一时序信号CLK1仍位于低逻辑电位，因此第三晶体管M3并未产生第n驱动信号G(n)，而第n操作信号Q(n)维持在一电压Va的电位。接着在t2时刻，第一时序信号CLK1位于高逻辑电位，使得第三晶体管M3依据第一时序信号CLK1产生第n驱动电压G(n)，并借着第三晶体管M3本身的寄生电容(未绘示于图5)的耦合效应，将第n操作信号Q(n)拉升至一电压Vb的电位。另外由于第一控制信号C1为前六级的操作信号Q(n-6)也在t2时刻位于高逻辑电位，而第二控制信号C2为后六级的操作信号Q(n+6)于此时尚未拉起，于是第一控制信号C1开启第一晶体管M1并依据第n驱动信号G(n)产生第一栅极驱动信号GC(n)，而第二晶体管M2因并未开启于是不会输出第二栅极驱动信号GS(n)。

接着在t3时刻，第一时序信号CLK1降至低逻辑电位，使得第n驱动信号G(n)亦降至低逻辑电位，于是第n操作信号Q(n)降至电压Va的电位。在t4时刻，第n+2级移位暂存器(未绘示于图5)因第三时序信号CLK3位于高逻辑电位，产生的第n+2驱动信号G(n+2)亦位于高逻辑电位(未绘示于图4)，使得拉降单元504中的第六晶体管M6开启，于是将第n操作信号Q(n)拉降至电压源Vss的电位，并借着辅助拉降单元505将第n操作信号Q(n)与第n驱动信号G(n)维持在电压源Vss的电位。

直到t5-t8时刻，第n操作信号Q(n)再次位于高逻辑电位，这边的工作原理与t1-t4时刻相似，唯一不同的是在t6时刻，第一控制信号C1已维持在电压源Vss的电位，而第二控制信号C2则是位于高逻辑电位，因此第一晶体管M1维持关闭，而第二晶体管M2开启，使得输出单元503仅输出第二栅极驱动信号GS(n)。藉此，可以仅用一个移位暂存器达到输出两个不同时序的驱动信号至像素，以本实施例为例可应用于具有电荷分享像素的显示装置，然其应用不仅于此，亦可适用于感应触碰显示装置。例如：提供第一栅极驱动信号GC(n)至像素阵列的扫描线而提供第二栅极驱动信号GS(n)至触碰驱动的感应线，然不以此为限。

另外在t2时刻，当第一时序信号CLK1位于高逻辑电位时，会进一步开启拉升控制单元502中的第五晶体管M5，使得第五晶体M5依据第n驱动信号G(n)产生输出给下一级的移位暂存器(未绘示于图5)作为该级移位暂存器的操作信号。藉由依据上一级输出的驱动信号以及时序信号的控制，达到准确输出第一栅极驱动信号GC(n)以及第二栅极驱动信号GS(n)。

值得一提的是，移位暂存器50还可包含一电容C耦接于拉升单元501中的第三晶体管M3的栅极端与源极端之间，藉由电容耦合效应，可以使得拉升单元501在第一时序信号CLK1位于高逻辑电位时，将第n操作信号Q(n)拉升至更高的电压电位，用以增加第n操作信号Q(n)的驱动能力，也同时增加第一控制信号C1与第二控制信号C2的驱动能力。

另外，第一控制信号与第二控制信号的来源亦可以是其它信号。请参照图6，图6依照本发明另一实施例中绘示的一种移位暂存器的电路图。与图5比较，移位暂存器60还包含一第二拉降单元606电性连接电压源Vss，除此之外，移位暂存器60中用来分别控制输出第一栅极驱动信号GC(n)和第二栅极驱动信号GS(n)的第一控制信号C1与第二控制信号C2是采用不同级的驱动信号。同样的，第一控制信号C1可以是前k级移位暂存器的驱动信号G(n-k)，第二控制信号C2则是后k级移位暂存器的驱动信号Q(n+k)，而k例如是大于3的整数。

请一并参照图4，同样地在t2时刻，第一时序信号CLK1位于高逻辑电位，拉升单元601产生第n驱动信号G(n)，此时前6级操作信号Q(n-6)以及第一时序信号CLK1同样位于高逻辑电位，使得前6级移位暂存器(未绘示于图6)产生前六级驱动信号G(n-6)，此时的第一控制信号C1即为前六级驱动信号G(n-6)，于是输出单元603输出第一栅极驱动信号GC(n)，而后6级的驱动信号G(n+6)尚未产生，使得输出单元603并不会输出第二栅极驱动信号GS(n)。而在t6时刻，因前6级操作信号Q(n-6)已位于电压源Vss的电位，使得前6级驱动信号G(n-6)亦位于低逻辑电位，而后6级驱动信号G(n+6)刚好位于高逻辑电位，使得输出单元603输出第二栅极驱动信号GS(n)而不会输出第一栅极驱动信号GC(n)。

为避免第一栅极驱动信号GC(n)与第二栅极驱动信号GS(n)未准确拉降至低逻辑电位，移位暂存器60还包含第二拉降单元606用以将第一栅极驱动信号GC(n)与第二栅极驱动信号GS(n)拉降至电压源Vss的电位。第二拉降单元606包含第十九晶体管M19与第二十晶体管M20，第十九晶体管M19与第二十晶体管M20的栅极端皆接收第n+1级的驱动信号G(n+1)，第十九晶体管M19与第二十晶体管M20的源极端皆连接到电压源Vss，第十九晶体管M19的漏极端接收第一栅极驱动信号GC(n)；第二十晶体管M20的漏极端接收第二栅极驱动信号GS(n)。当第n+1驱动信号G(n+1)位于高逻辑电位时，第十九晶体管M19与第二十晶体管M20分别将第一栅极驱动信号GC(n)与第二栅极驱动信号GS(n)拉降至电压源Vss的电位。

于本发明的实施例中，由于第一控制信号与第二控制信号为不同级移位暂存器的信号，依据此设计，在第一级的移位暂存器前可增加虚拟分享电路(dummy share circuit)，用以提供前面级数的移位暂存器的第一控制讯号C1，而虚拟分享电路所需的级数则是由时序信号CLK(n)的责任周期所决定，也就是前述的m或k。以图4为例，若第一控制信号C1为前6级的操作信号Q(n-6)，则使用6级的虚拟分享电路，以产生前6级的操作信号Q(n-6)作为第一级移位暂存器所需的第一控制信号C1(1)，使得第一级移位暂存器可以产生对应的第一栅极驱动信号GC(1)。

此外，在最后一级的移位暂存器后亦可增加虚拟分享电路，用以提供后面级数的移位暂存器的第二控制讯号C2，而虚拟分享电路所需的级数则是由时序信号CLK(n)的责任周期所决定，也就是前述的m或k。以图4为例，若第二控制信号C2为后6级的操作信号Q(n+6)，则使用6级的虚拟分享电路，以产生后6级的操作信号Q(n+6)作为最后一级移位暂存器所需的第二控制信号C2(n)，使得最后一级移位暂存器可以产生对应的第二栅极驱动信号GS(n)。

由上述本发明的实施例可知，于栅极驱动电路内单一级移位暂存器的电路架构中，可以输出两个不同时序的栅极驱动信号，而不需要用到额外的移位暂存器。另外，本发明的移位暂存器中的拉升单元，因并非直接输出栅极驱动信号，而是通过输出单元中的两个晶体管输出栅极驱动信号，因此拉升单元使用的晶体管的布局面积可以缩小，不仅简化了栅极驱动电路布局设计的复杂度，还使得寄生电容变小，让时序信号需要的上升时间和降下时间缩短，提高信号传递的速度。

虽然本发明已以实施方式揭示如上，然其并非用以限定本发明，任何熟习此技艺的本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (16)

1.一种栅极驱动电路，包括多级彼此串接的移位暂存器，该多级移位暂存器的一第n级移位暂存器包含：

一拉升单元，用以接收一第一时序信号与一第n操作信号，当该第n操作信号位于高逻辑电位时，该拉升单元依据该第一时序信号产生一第n驱动信号，并拉升该第n操作信号；

一拉升控制单元，用以接收该第一时序信号、该第n操作信号与该第n驱动信号，当该第n操作信号于高逻辑电位时，该拉升控制单元依据该第一时序信号输出第n驱动信号给一第n+1级移位暂存器；以及

一输出单元，用以接收该第n驱动信号，并依据一第一控制信号产生一第一栅极驱动信号，以及依据一第二控制信号产生一第二栅极驱动信号，其中该第一控制信号与该第二控制信号不重叠。

2.如权利要求1所述的栅极驱动电路，其中当该第一时序信号的责任周期为1/m时，该第一控制信号为该第n级移位暂存器的前m级移位暂存器的一第n-m操作信号，该第二控制信号为该第n级移位暂存器的后m级移位暂存器的一第n+m操作信号，其中m为大于3的整数。

3.如权利要求1所述的栅极驱动电路，其中该输出单元包含：

一第一晶体管，具有一栅极端接收该第一控制信号，一第一端接收该第n驱动信号，与一第二端输出该第一栅极驱动信号；以及

一第二晶体管，具有一栅极端接收该第二控制信号，一第一端接收该第n驱动信号，与一第二端输出该第二栅极驱动信号；

其中当该第一控制信号开启该第一晶体管时，该第一晶体管依据该第n驱动信号产生该第一栅极驱动信号，以及当该第二控制信号开启该第二晶体管时，该第二晶体管依据该第n驱动信号产生该第二栅极驱动信号。

4.如权利要求3所述的栅极驱动电路，其中该拉升单元包含一第三晶体管，具有一栅极端接收该第n操作信号，一第一端接收该第一时序信号，与一第二端输出该第n驱动信号。

5.如权利要求4所述的栅极驱动电路，更包含一电容，电性耦接在该第三晶体管的该栅极端与该第二端之间。

6.如权利要求3所述的栅极驱动电路，其中该拉升控制单元包含：

一第四晶体管，具有一栅极端接收该第n操作信号，一第一端接收该第一时序信号，与一第二端；以及

一第五晶体管，具有一栅极端电性连接该第四晶体管的该第二端，一第一端接收该第n驱动信号，与一第二端输出该第n驱动信号；

其中当该第n操作信号开启该第四晶体管时，该第四晶体管依据该第一时序信号开启该第五晶体管，该第五晶体管输出该第n驱动信号。

7.如权利要求1所述的栅极驱动电路，更包含一第一拉降单元，电性连接该拉升单元与一电压源，用以将该第n操作信号拉降至该电压源的电压。

8.如权利要求7所述的栅极驱动电路，其中该第一拉降单元包含一第六晶体管，具有一栅极端接收一第n+2驱动信号，一第一端连接该拉升单元，与一第二端连接该电压源，当该第n+2驱动信号开启该第六晶体管时，该第一拉降单元将该第n操作信号拉降至该电压源的电压。

9.如权利要求7所述的栅极驱动电路，更包含一辅助拉降单元，电性连接该电压源，用以接收该第n操作信号，并依据一第一低频时序信号与一第二低频时序信号，将该第n操作信号与第n驱动信号维持在该电压源的电压，其中该第一低频时序信号与该第二低频时序信号的时序为互补。

10.如权利要求9所述的栅极驱动电路，其中该辅助拉降单元包含一第一输入单元与一第二输入单元，该第一输入单元用以接收该第一低频时序信号，以及该第二输入单元用以接收该第二低频时序信号。

11.如权利要求10所述的栅极驱动电路，其中该第一输入单元包含：

一第七晶体管，具有一栅极端接收该第n操作信号，一第一端，以及一第二端电性连接该电压源；

一第八晶体管，具有一栅极端接收该第n操作信号，一第一端，以及一第二端电性连接该电压源；

一第九晶体管，具有一栅极端接收该第一低频时序信号，一第一端电性连接该栅极端，以及一第二端电性连接该第七晶体管的该第一端；

一第十晶体管，具有一栅极端电性连接该第九晶体管的该第二端，一第一端电性连接该第九晶体管的该第一端，以及一第二端电性连接该第八晶体管的该第一端；

一第十一晶体管，具有一栅极端电性连接该第十晶体管的该第二端，以及一第一端电性连接该拉升单元；以及

一第十二晶体管，具有一栅极端电性连接该第十晶体管的该第二端，一第一端电性连接该拉升单元，以及一第二端电性连接该电压源；

其中当该第一低频时序信号位于高逻辑电位时，该第一输入单元将该第n操作信号与第n驱动信号维持在该电压源的电压。

12.如权利要求10所述的栅极驱动电路，其中该第二输入单元包含：

一第十三晶体管，具有一栅极端接收该第n操作信号，一第一端，以及一第二端电性连接该电压源；

一第十四晶体管，具有一栅极端接收该第n操作信号，一第一端，以及一第二端电性连接该电压源；

一第十五晶体管，具有一栅极端接收该第二低频时序信号，一第一端电性连接该栅极端，以及一第二端电性连接该第十三晶体管的该第一端；

一第十六晶体管，具有一栅极端电性连接该第十五晶体管的该第二端，一第一端电性连接该第十五晶体管的该第一端，以及一第二端电性连接该第十四晶体管的该第一端；

一第十七晶体管，具有一栅极端电性连接该第十六晶体管的该第二端，以及一第一端电性连接该拉升单元；以及

一第十八晶体管，具有一栅极端电性连接该第十六晶体管的该第二端，一第一端电性连接该拉升单元，以及一第二端电性连接该电压源；

其中当该第二低频时序信号位于高逻辑电位时，该第二输入单元将该第n操作信号与第n驱动信号维持在该电压源的电压。

13.如权利要求7所述的栅极驱动电路，其中该电压源具有一低电压电位。

14.如权利要求7所述的栅极驱动电路，其中当该第一时序信号的责任周期为1/k时，该第一控制信号为该第n级移位暂存器的一前k级移位暂存器的一第n-k驱动信号，该第二控制信号为该第n级移位暂存器的后k级移位暂存器的一第n+k驱动信号，其中k为大于3的整数。

15.如权利要求14所述的栅极驱动电路，更包含一第二拉降单元电性连接该电压源，用以将该第一栅极驱动信号与该第二栅极驱动信号拉降至该电压源的电压。

16.如权利要求15所述的栅极驱动电路，其中该第二拉降单元包括：

一第十九晶体管，具有一栅极端接收该第n+1驱动信号，一第一端接收该第一栅极驱动信号，与一第二端电性连接该电压源；以及

一第二十晶体管，具有一栅极端接收该第n+1驱动信号，一第一端接收该第二栅极驱动信号，与一第二端电性连接该电压源；

其中当该第n+1驱动信号开启该第十九晶体管与该第二十晶体管时，该第二拉降单元将该第一栅极驱动信号以及该第二栅极驱动信号拉降至该电压源的电压。

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