CN103295995A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法，防止裸片键合材料的流出，且半导体器件的质量和可靠性得到提高。该半导体器件包括：焊片、配置在焊片周围的多根引线、配置在焊片的芯片支撑表面上的银浆料和通过银浆料安装在焊片上的半导体芯片。还包括将半导体芯片的焊盘和引线电连接起来的多根导线、和进行半导体芯片和导线的树脂密封的密封体。通过在焊片的芯片支撑表面的边缘部分上形成高度比芯片支撑表面低的台阶部分，从焊片突出的银浆料可停留在该台阶部分上。结果，可以防止银浆料流出到密封体的背面。

Description

半导体器件及其制造方法

本分案申请是基于申请号为200810210915.X，申请日为2008年8月12日，发明名称为“半导体器件及其制造方法”的中国专利申请的分案申请。

相关申请的交叉引用

本申请要求在2007年9月20日提交的日本专利申请No.2007-243944的优先权，在此将其内容引入本申请作为参考。

技术领域

本发明涉及半导体器件及其制造方法，特别地，涉及适用于露出焊片（tab）（芯片安装部分）的半导体器件的有效技术。

背景技术

存在这样一种技术，即，通过使裸片焊盘的外形尺寸比安装在其上的半导体芯片的外形尺寸小而增大半导体芯片和树脂的粘接面积，并且，能够通过根据半导体芯片的外形尺寸将引线的尖端切断成适当的长度而在裸片焊盘上安装外形尺寸不同的各种半导体芯片（例如，参照专利文献1）。

存在这样一种技术，即，在外部端子向下方突出的QFN中，通过在裸片焊盘上形成半切断部分并且对中心部分而不是周边部分进行翻转（upset）而能够在不导致干扰悬吊引线（suspension lead）的情况下自由选择半导体芯片的尺寸（例如，参照专利文献2）。

[专利文献1]日本专利特开平6-216303号

[专利文献2]日本专利特开2000-243891号

发明内容

在诸如QFN（方形扁平无引线封装，Quad Flat Non-leadedPackage）等的无引线型的半导体器件中，各引线的一部分被配置为暴露于密封体的背面的边缘部分，它们构成外部端子。在这种QFN中，与进一步的小型化和薄型化有关联，需要尽可能地使芯片尺寸接近封装尺寸的半导体器件。由于半导体器件在近些年具有高性能化的倾向，因此从半导体芯片产生的热量也增多。因此，当考虑半导体器件的可靠性时，还需要改善散热性。除了这些需求以外，必须抑制制造成本的增加。

于是，为了满足这些需求，本申请的发明人做了如下分析。

首先，为了实现半导体器件的小型化，在QFN结构中，他们研究了使半导体芯片的外缘部分在配置于焊片（芯片安装部分）周围的引线上交叠以便可安装尽可能大的半导体芯片的结构。即，它是各引线的芯片侧的端部潜入半导体芯片的下部的结构。

由此，虽然它可应对半导体器件的小型化，但是，在使用这种结构时，焊片不可避免地构成外形尺寸比半导体芯片的外形尺寸小的所谓的小焊片结构。

然后，考虑半导体器件的散热性能时，可以考虑在密封体的背面上露出焊片的背面的所谓焊片露出型的QFN。即，在这种情况下，它变为具有小焊片结构的焊片露出型QFN。这里，虽然通过从密封体露出焊片能提高散热性，但是，通过经由接合材料将从密封体露出的焊片连接到安装基板的电极上，可以进一步改善散热性能。

但是，在这种小焊片结构的QFN中，焊片的芯片支撑表面的面积变得比较小。因此，为了将半导体芯片可靠地固定到具有这种较小的外形尺寸的焊片上，必须在半导体芯片和焊片之间没有间隙地形成裸片键合材料。由此，作为裸片键合材料的银浆料（浆料材料）可从芯片支撑表面溢出。在半导体芯片的裸片键合步骤中，从芯片支撑表面溢出的银浆料将扩展到焊片的侧表面，并将流到焊片的背面上。结果，在焊片露出型的结构的情况下，必须对焊片的背面施加外部镀层。由于银浆料粘附到封装背面上，因此难以在焊片的背面上形成外部镀层。由此，变得难以充分提高散热性能。

在这种情况下，还考虑了通过使用膜类型的粘合剂作为裸片键合材料来防止裸片键合材料的挤出和流出。但是，与浆料材料相比，膜类型的粘合剂材料成本较高，制造成本的降低变得困难。当使用膜类型时，还难以将膜正确地配置到焊片的芯片支撑表面上。

在专利文献1（日本专利特开平6-216303号）中，说明了小焊片结构的半导体器件的例子。但是，在小焊片结构中，如上面说明的那样，很容易出现浆料材料溢出的现象，存在产生使浆料材料流出的因素的问题。

在专利文献2（日本专利特开2000-243891号）中说明的封装结构中，完成裸片焊盘（焊片）的偏置（offset）处理。即，进行用来自背面侧的压力上推裸片焊盘的中心部分的偏置处理。结果，裸片焊盘的中心部分的主表面（芯片支撑表面）位于比引线的主表面（导线连接表面）高的位置，并具有使封装难以薄型化的结构。

由于包括了偏置处理，因此，由裸片焊盘的偏置处理形成的外缘部分需要采取较大宽度的台阶。因此，裸片焊盘的中心部分的面积变得较小，并且与半导体芯片的接合面积也变得较小。结果，出现半导体芯片的接合可靠性和散热性能降低的问题。

本发明的目的是，提供可防止裸片键合材料的流出并可改善半导体器件的质量和可靠性的技术。

参照附图阅读这里的说明，本发明的上述情况和其它目的和新颖性特征将变得十分明显。

下面简要概述在本申请中公开的发明中的代表性方案。

即，本发明的半导体器件包括：配置在芯片安装部分周围的多根引线；配置在芯片安装部分的芯片支撑表面上的浆料材料；通过浆料材料安装在芯片安装部分的芯片支撑表面上的半导体芯片；将半导体芯片的多个电极与多根引线分别电连接起来的多根导线；和进行半导体芯片、导线、每根引线的一部分和芯片安装部分的一部分的树脂密封的密封体。并且，关于本发明，芯片安装部分的芯片支撑表面的外形尺寸比半导体芯片的背面小，芯片安装部分的芯片支撑表面的相对侧的背面从密封体露出，并且，在芯片安装部分的芯片支撑表面的边缘部分上形成高度比芯片支撑表面低的台阶部分。

并且，本发明包括以下步骤：设置引线框架、该引线框架具有：具有高度比在芯片支撑表面的边缘部分上形成的芯片支撑表面更低的台阶部分的芯片安装部分、和配置在芯片安装部分周围的多根引线；在芯片安装部分的芯片支撑表面上涂敷浆料材料；和在外形尺寸比半导体芯片的背面小的芯片安装部分的芯片支撑表面上通过浆料材料接合半导体芯片。并且，本发明包括以下步骤：将半导体芯片的多个电极与多根引线分别电连接；在多个半导体器件形成区域被树脂成型金属模具的一个空腔覆盖的状态下将用于密封的树脂注入空腔中，使用于密封的树脂在半导体芯片和芯片安装部分的台阶部分之间环流，并进行半导体芯片的树脂密封，以露出作为芯片安装部分的芯片支撑表面的相对侧的背面和多根引线中的每一根的一部分。

以下简要说明由在本申请中公开的本发明的最具代表性的方面所实现的优点。

通过在芯片安装部分的芯片支撑表面的边缘部分形成高度比芯片支撑表面低的台阶部分，可以将从芯片安装部分露出的浆料材料（裸片键合材料）停留在该台阶部分上，并且，可以防止浆料材料流出到密封体的背面。由此可以防止浆料材料附着到封装的背面上的外部镀层上，不再引起不能进一步形成外部镀层的问题。结果，可以提高半导体器件的质量和可靠性。

通过在芯片安装部分的台阶部分上形成向着半导体芯片突出的突出部分，可利用锚定效果提高树脂与芯片安装部分的粘接性。由此，可以抑制芯片安装部分在台阶部分上的剥离。结果，杂质变得难以进入芯片安装部分与树脂的界面，并且，可以防止由于杂质的流出导致的外部镀层的变色。因此，可以提高半导体器件的质量和可靠性。

附图说明

图1是透过密封体而示出本发明的实施方式1的半导体器件的结构的例子的透视图；

图2是示出图1所示的半导体器件的结构的平面图；

图3是示出图1所示的半导体器件的结构的侧视图；

图4是示出图1所示的半导体器件的结构的后视图；

图5是示出沿图1所示的A-A线切割的结构的例子的断面图；

图6是示出沿图1所示的B-B线切割的结构的例子的断面图；

图7是透过密封体而示出图1所示的半导体器件中的焊片、悬吊引线和引线的结构的部分平面图；

图8是沿图7所示的C-C线切割的断面图；

图9是图8的变形例图；

图10是透过密封体而示出本发明的实施方式2的半导体器件的结构的例子的透视图；

图11是示出图10所示的半导体器件的结构的平面图；

图12是示出图10所示的半导体器件的结构的侧视图；

图13是示出图10所示的半导体器件的结构的后视图；

图14是示出沿图10所示的A-A线切割的结构的例子的断面图；

图15是示出沿图10所示的B-B线切割的结构的例子的断面图；

图16是透过密封体而示出图10所示的半导体器件中的焊片和突出部分的结构的部分平面图；

图17是透过密封体而示出本发明的实施方式2的变形例的半导体器件中的焊片和突出部分的结构的部分平面图；

图18是示出本发明的实施方式2的半导体器件的组装次序的例子的制造流程图；

图19是示出用于本发明的实施方式2的半导体器件的组装的具有胶带的引线框架的结构的例子的平面图；

图20是示出图19所示的具有胶带的引线框架的结构的例子的断面图；

图21是示出粘贴在图19所示的具有胶带的引线框架上的胶带的结构的例子的断面图；

图22是示出本发明的实施方式2的半导体器件的组装的裸片键合步骤中的浆料材料涂敷状态的例子的部分平面图；

图23是示出本发明的实施方式2的半导体器件的组装的裸片键合步骤中的浆料材料涂敷之后的润湿宽度（wettability breadth）状态的例子的部分平面图；

图24是示出本发明的实施方式2的半导体器件的组装的成型步骤中的树脂注入状态的例子的部分断面图；

图25是示出图24所示的树脂注入状态的部分平面图；

图26是示出本发明的实施方式2的半导体器件的组装的成型完成之后的结构的例子的平面图；

图27是示出图26所示的成型完成之后的结构的断面图；

图28是示出本发明的实施方式2的半导体器件的组装的胶带剥离过程中的胶带剥离状态的例子的断面图。

具体实施方式

在以下的实施方式中，除了特别必要时以外，原则上不重复相同或类似的部分的解释。

并且，在以下说明的实施方式中，为了方便起见，必要时将分成多个部分或多个实施方式进行说明。除非另外特别指出，否则，这些部分或实施方式不是相互独立的，而具有一个是另一个的一部分或全部的变形例、细节或补充说明等的关系。

在以下说明的实施方式中，当提到要素的数量等（包含个数、数值、量和范围等）时，除非另外特别指出或者在原理上很显然该数量限于特定的数量，否则，该数量不限于特定的数量，也可以等于或大于或小于特定的数量。

以下基于附图详细解释本发明的实施方式。在用于说明实施方式的所有附图中，类似功能的构件由类似的附图标记示出，并且省略重复的说明。

（实施方式1）

图1是透过密封体而示出本发明的实施方式1的半导体器件的结构的例子的透视图，图2是示出图1所示的半导体器件的结构的平面图，图3是示出图1所示的半导体器件的结构的侧视图，图4是示出图1所示的半导体器件的结构的后视图，图5是示出沿图1所示的A-A线切割的结构的例子的断面图，图6是示出沿图1所示的B-B线切割的结构的例子的断面图，图7是透过密封体而示出图1所示的半导体器件中的焊片、悬吊引线和引线的结构的部分平面图，图8是沿图7所示的C-C线切割的断面图，图9是图8的变形例图。

图1～图9所示的实施方式1的半导体器件是树脂密封型，且是小型的半导体封装，并且是多根引线1a的各安装面1g暴露于密封体3的背面3a的边缘部分而并排配置的无引线型的半导体器件。作为半导体器件的例子，实施方式1采用了并解释了QFN5。虽然实施方式1的QFN5是小型的半导体封装，但是，它要求安装的半导体芯片2的尺寸尽可能地接近封装的尺寸。

当解释QFN5的结构时，其包含：作为具有其上可安装半导体芯片2的芯片支撑表面1c的芯片安装部分的焊片（也被称为裸片焊盘）1b、与焊片1b一体形成的多根悬吊引线1i、位于多个悬吊引线1i之间并被配置在焊片1b周围的多根引线1a、被配置在焊片1b的芯片支撑表面1c上的浆料材料的银浆料6和通过银浆料6安装在焊片1b的芯片支撑表面1c上的半导体芯片2。并且，QFN5具有将半导体芯片2的多个焊盘（电极）2a与多根引线1a分别电连接起来的多根金导线即导电性导线4，和对半导体芯片2、多根导线4、多根引线1a的每一根的一部分和焊片1b的一部分进行树脂密封的密封体3。

焊片1b、悬吊引线1i和多根引线1a包含相同的引线框架。

如图5所示，在QFN5中，形成的焊片1b的芯片支撑表面1c的外形尺寸（外形尺度、面积）比半导体芯片2的背面2c小。如图4所示，从密封体3露出焊片1b的芯片支撑表面1c的相反一侧的背面1d。如图5所示，在焊片1b的芯片支撑表面1c的边缘部分上形成高度比芯片支撑表面1c低的台阶部分1e。

即，QFN5是小型的焊片结构，并且，它是焊片露出型的半导体封装。在焊片1b的芯片支撑表面1c的边缘部分中的除悬吊引线1i以外的部分（参照图7）上形成高度比芯片支撑表面1c低的台阶部分1e。

例如，通过半蚀刻处理形成焊片1b的边缘部分的台阶部分1e。例如，当引线框架的板厚为0.2mm时，焊片1b的厚度也为0.2mm。在这种情况下，台阶部分1e通过半蚀刻处理使板厚变为0.1mm。即，台阶部分1e的高度变为比芯片支撑表面1c低0.1mm的位置。台阶部分1e接住从焊片1b的芯片支撑表面1c溢出并突出的银浆料6。台阶部分1e用于使溢出的银浆料6停留，以使其不露出密封体3的背面3a。

由于焊片1b的背面1d如图4所示的那样从密封体3的背面3a露出，因此，QFN5可增加放热性。

虽然形成了台阶部分1e，但是，不对实施方式1的QFN5的焊片1b进行诸如偏置处理的按压加工。因此，在QFN5中，如图5所示，焊片1b的芯片支撑表面1c和多根引线1a各自的导线连接表面1h成为相同的高度。

即，在QFN5中，不对焊片1b进行类似偏置处理的弯曲处理。因此，与被进行了偏置处理并且在裸片焊盘的中心部分附近变为比引线的导线连接表面高的位置的半导体封装相比，可以谋求封装（QFN5）的薄型化。

虽然实施方式1的QFN5是小型的半导体封装，但使得芯片尺寸尽可能地接近封装尺寸，使得它可应对进一步的小型化和薄型化。

因此，它具有使得在配置于焊片1b周围的引线1a上交迭半导体芯片2的外缘部分以便可以安装尽可能大的半导体芯片2的结构。

即，如图1和图5所示，多根引线1a的各芯片侧的端部面对半导体芯片2的背面2c的边缘部分。在这种情况下，在多根引线1a的各芯片侧的端部形成第一薄壁部分1f，并且，该第一薄壁部分1f面对半导体芯片2的背面2c。由此，即使引线1a的前表面（导线连接表面）和焊片1b的芯片支撑表面（主表面）1c成为相同的高度，也可抑制半导体芯片2的背面2c中的边缘部分与位于各引线1a的芯片侧的端部的接触不良。结果，可以安装尺寸接近封装尺寸的半导体芯片2，维持了半导体器件的小型化和薄型化。

例如，通过半蚀刻处理形成第一薄壁部分1f。例如，当引线框架的板厚为0.2mm时，各引线1a的厚度也为0.2mm。在这种情况下，第一薄壁部分1f通过半蚀刻处理形成板厚0.1mm。

因此，由于它是多根引线1a的各个第一薄壁部分1f潜入半导体芯片2的背面2c的外缘部分的下部的结构，因此焊片1b不可避免地具有外形尺寸比半导体芯片2的背面2c的外形尺寸小的所谓的小焊片结构。

如图1和图5所示，作为各引线1a的芯片侧的相对侧的端部暴露于密封体3的侧面3b而成为终端。

在QFN5中，采用银浆料6作为裸片键合材料，并且，与使用膜类型的粘合剂相比，可谋求制造成本的降低。但是，在采用银浆料6时，由于需要针对流出的对策，因此，作为针对该银浆料6的流出的对策，在焊片1b的边缘部分上形成台阶部分1e。

在QFN5中，由于在焊片1b的边缘部分上形成台阶部分1e，因此，可以用银浆料6将焊片1b的芯片支撑表面1c充分浸湿。即，在QFN5中，如图5所示，在焊片1b的整个芯片支撑表面1c上配置银浆料6。

因此，由于通过在焊片1b的整个芯片支撑表面1c上配置银浆料6，变得难以在焊片1b和半导体芯片2之间形成间隙，因此可以减少在银浆料6中形成的孔洞。

然后，如图8所示，通过半蚀刻，形成引线1a，使得导线连接表面1h的宽度可变得比从密封体3露出的安装面1g的宽度更大。简言之，将其断面形成为倒置梯形形状。

这抑制了多根引线1a从密封体3脱落的问题。这里，虽然实施方式1解释了通过半蚀刻形成，但不限于此，并且，如图9所示，可以通过按压加工形成。但是，由于如上面说明的那样通过半蚀刻处理形成焊片1b和台阶部分1e，因此，它还通过半蚀刻处理形成多根引线1a，并且可以谋求步骤的简化。

另一方面，关于焊片1b，由于从上表面（芯片支撑表面）侧通过半蚀刻处理形成用于使得溢出的银浆料6停留的台阶部分1e，因此难以将其断面形状形成为倒置梯形形状。

因此，在实施方式1中，针对与焊片1b连接的多根悬吊引线1i采取防止焊片1b的脱落的对策。

即，在与焊片1b连接的同时向着拐角部分延伸并且存在的悬吊引线1i具有如图6所示的那样通过半蚀刻削薄了背面侧并且较薄地形成的第二薄壁部分1j。由此，第二薄壁部分1j被嵌入密封体3中，并且其端部暴露于密封体3的拐角部分的侧面3b而成为终端。此时，如图7所示，悬吊引线1i的尖端部出现分支并从相邻的密封体的各侧表面露出。这变得能够通过相同的切割步骤切割多根引线1a和悬吊引线1i，并且可谋求步骤的简化。

因此，通过四个拐角部分与焊片1b连接的悬吊引线1i的第二薄壁部分1j被嵌入密封体3中。由此，可以防止与悬吊引线1i连接的焊片1b从密封体3脱落。

如图5和图6所示，在焊片1b的背面1d和引线1a的安装面1g上形成外部镀层（exterior plating）7。即，例如，在作为从密封体3露出的引线部分的焊片1b的背面1d和引线1a的安装面1g上形成由诸如锡－铋的无Pb焊料构成的外部镀层7。

半导体芯片2例如包含硅，并在主表面2b上形成有半导体元件和作为多个电极的焊盘2a。通过分别导电的导线4将这些焊盘2a和与各个焊盘2a对应的引线1a电连接。导线4例如是金导线。

各引线1a、焊片1b和悬吊引线1i例如包含铜合金，并且，它们各自的厚度例如为约0.2mm。

密封体3例如包含环氧类的热硬化性树脂。

根据实施方式1的半导体器件（QFN5），在焊片1b的芯片支撑表面1c的边缘部分上形成高度比芯片支撑表面1c低的台阶部分1e。这样，能够通过该台阶部分1e接住从焊片1b突出的银浆料6（裸片键合材料），并且，能够形成台阶部分1e来使其停留。

可以防止银浆料6流出到密封体3的背面3a，且可以防止银浆料6粘附于封装的背面上的外部镀层7上。它不再引起变得不可能形成外部镀层7的问题。

结果，可以提高QFN5（半导体器件）的质量和可靠性。

（实施方式2）

图10是透过密封体而示出本发明的实施方式2的半导体器件的结构的例子的透视图，图11是示出图10所示的半导体器件的结构的平面图，图12是示出图10所示的半导体器件的结构的侧视图，图13是示出图10所示的半导体器件的结构的后视图，图14是示出沿图10所示的A-A线切割的结构的例子的断面图，图15是示出沿图10所示的B-B线切割的结构的例子的断面图，图16是透过密封体而示出图10所示的半导体器件中的焊片和突出部分的结构的部分平面图，图17是透过密封体而示出本发明的实施方式2的变形例的半导体器件中的焊片和突出部分的结构的部分平面图，图18是示出本发明的实施方式2的半导体器件的组装次序的例子的制造流程图。图19是示出用于本发明的实施方式2的半导体器件的组装的具有胶带的引线框架的结构的例子的平面图，图20是示出图19所示的具有胶带的引线框架的结构的例子的断面图，图21是示出粘贴在图19所示的具有胶带的引线框架上的胶带的结构的例子的断面图。

图22是示出本发明的实施方式2的半导体器件的组装的裸片键合步骤中的浆料材料涂敷状态的例子的部分平面图，图23是示出本发明的实施方式2的半导体器件的组装的裸片键合步骤中的浆料材料涂敷之后的润湿宽度状态的例子的部分平面图。图24是示出本发明的实施方式2的半导体器件的组装的成型步骤中的树脂注入状态的例子的部分断面图，图25是示出图24所示的树脂注入状态的部分平面图，图26是示出本发明的实施方式2的半导体器件的组装的成型完成之后的结构的例子的平面图，图27是示出图26所示的成型完成之后的结构的断面图。图28是示出本发明的实施方式2的半导体器件的组装的胶带剥离过程中的胶带剥离状态的例子的断面图。

与实施方式1的QFN5相同，实施方式2解释了小型焊片结构的焊片露出型半导体器件（QFN12）的结构和组装。特别地，对于没有解释的部分，具有与实施方式1相同的结构。

当组装谋求小型化的QFN12时，在许多情况下从高生产效率的角度考虑采用MAP（模制阵列封装，Mold Array Package）方法。即，通过使用MAP方法，每个框架的产品拾取数量大大增加，并且，生产效率提高。

当通过MAP（模制阵列封装）方法组装QFN12时，在成型步骤中，如图28所示，当从引线框架的背面1s剥离胶带11时，使用具有粘接剂层11b的胶带11。因此，拉力作用于焊片（也被称为裸片焊盘）1b，并且在焊片1b的台阶部分1e和密封体3之间产生剥离变得十分容易。

这里，解释在QFN12的组装中对于具有粘接剂层11b的胶带11的需要。当通过MAP方法组装QFN12时，在在成型步骤中夹住树脂成型金属模具9时，只有引线框架上的产品区域的外面的外缘部分可被夹住。当在这种状态下将树脂注入树脂成型金属模具中时，在远离引线框架的外缘部分的产品区域的中心附近，胶带11通过树脂注入时的压力从引线框架浮起。树脂进入引线框架和胶带11之间，并且，在引线框架的背面1s上形成树脂毛边。

因此，通过使用具有粘接剂层11b的胶带11，在胶带11通过粘接剂层11b被牢固地粘贴到引线框架上的状态下进行树脂成型，从而不会在引线框架的背面1s侧形成树脂毛边。

即，在QFN12的组装中，必须使用具有粘接剂层11b的胶带11作为针对树脂毛边的对策。

因此，在成型步骤中的树脂密封之后的胶带11的剥离过程中，由于胶带11已通过粘接剂层11b牢固地粘接到引线框架上，因此，当剥离胶带11时，力沿焊片1b同样被拉起并脱落的方向起作用，并且，在焊片1b的台阶部分1e和密封体3之间产生剥离变得十分容易。银浆料6可流入焊片1b的台阶部分1e中，并且，在这种情况下，焊片1b和密封体3的粘接性降低并且特别容易剥离。结果，这里趋于产生间隙。

当在焊片1b的台阶部分1e和密封体3之间出现剥离时，将在这里形成间隙，并且，诸如镀液（plating liquid）的杂质将在成型之后的步骤中进入间隙。并且，在随后的步骤中，进入间隙的杂质渗出，并且，出现外部镀层7变色的问题。

在胶带剥离之后的胶带剥离面清洗过程中用于清洗的有机类溶剂之类的药液进入间隙，类似地，在随后的步骤中进入间隙的药液之类的杂质渗出，并且，出现外部镀层7剥离的问题。

然后，与实施方式1的QFN5相同，实施方式2的QFN12在焊片1b上形成了台阶部分1e，它抑制焊片1b的台阶部分1e和密封体3的剥离，还防止银浆料6（浆料材料）流出到密封体3。

这里解释实施方式2的QFN12的结构。这里只解释QFN12与实施方式1的QFN5的不同之处。

与实施方式1的QFN5相同，图10～图15所示的实施方式2的QFN12较小，并且是小型焊片结构和焊片露出型的半导体封装。在QFN12中，与QFN5同样，通过半蚀刻处理在焊片1b的芯片支撑表面1c的边缘部分上形成台阶部分1e。如图16所示，在比芯片支撑表面1c低的位置上，在焊片1b的芯片支撑表面1c的边缘部分中的除悬吊引线1i以外的部分上形成该台阶部分1e。

如图14的C部分所示，通过形成台阶部分1e，从芯片支撑表面1c溢出并突出的银浆料6在引向台阶部分1e的部分上停止，并且银浆料6不流入密封体3的背面3a。

实施方式2的QFN12的特征在于，在焊片1b的台阶部分1e中向着半导体芯片2形成从台阶部分1e突出的突出部分1k。

该突出部分1k增强焊片1b的台阶部分1e与密封体3的锚定效果，增加两者的粘接性，并抑制焊片1b的台阶部分1e和密封体3的剥离。

它是在焊片1b的台阶部分1e的半蚀刻处理时在该突出部分1k的一部分中配置掩模的状态下，通过用半蚀刻削减突出部分1k的周缘而留下突出部分1k的一部分而形成的。因此，突出部分1k的高度与焊片1b的芯片支撑表面1c的高度相同。

如图14所示，在该尖端部附近变得比中心部分附近宽，并且，突出部分1k形成倒置梯形形状。即，在半蚀刻时，突出部分1k的高度方向的中心附近由于蚀刻速度比配置了掩模的尖端附近大，因此，被削减得比尖端附近多，结果变为倒置梯形形状。当突出部分1k的尖端附近的形状是倒置梯形形状时，可进一步增强锚定效果。

在QFN12中，如图16所示，焊片1b的芯片支撑表面1c做成四边形，并且，在与四边形焊片1b的一个边对应的台阶部分1e的中心部分上形成突出部分1k。它被形成在与四边形焊片1b的一个边对应的每一个台阶部分1e中。

但是，当仅增强锚定效果时，更希望在与四边形焊片1b的一个边对应的台阶部分1e上形成多于一个的突出部分1k。但是，为了不阻碍用于密封的树脂8（参照图24）的流动性，如图16所示，优选分别在与每一个边对应的各台阶部分1e的中心部分附近形成一个。

当引线框架的板厚例如为0.2mm时，为了使用于密封的树脂8或蚀刻溶液容易通过，突出部分1k和焊片1b的距离例如需要约0.2mm。

然后，图17是示出突出部分1k的变形例，并且是在各个边的台阶部分1e上形成细长的突出部分1k的情况。在突出部分1k和焊片1b之间，可能不能保持仅足以使用于密封的树脂8和蚀刻溶液穿过的距离。然后，可在芯片支撑表面1c的各个边上形成能够沿保持远离各边的突出部分1k的方向被挖出的挖出（scooping）部分（空洞部分）1m。

因此，通过在芯片支撑表面1c形成挖出部分1m，即使它形成细长的突出部分1k（向着焊片1b的水平方向是挖空的），在变得能够使用于密封的树脂8和蚀刻溶液完全通过的同时，也可进一步增强焊片1b和密封体3的锚定效果。

下面参照图18所示的组装流程图解释实施方式2的QFN12（半导体器件）的制造方法。

首先，供给晶片，并且，进行图18的步骤S1所示的晶片BG。即，进行晶片的背面抛光，并且将晶片制成为希望的厚度。

然后，进行在步骤S2中示出的将晶片固定到切割夹具上的晶片安装。

然后，进行步骤S3所示的切割。即，通过切割将晶片切断并将各个半导体芯片2分开成单独的。

然后，制备图19和图20所示的具有胶带的引线框架1（引线框架）。供给该具有胶带的引线框架1，进一步供给银浆料6，并且进行步骤S4所示的裸片键合。用于实施方式2的QFN12的组装的引线框架是具有胶带的引线框架1。

即，由于通过根据MAP方法进行QFN12的树脂成型组装，因此，如上所述，使用在引线框架的背面1s侧不形成树脂毛边的具有胶带的引线框架1。

具有胶带的引线框架1，在作为例如包含铜合金等的金属的引线框架的框架体1t的背面1s上粘贴如图21所示的那样包含基材11a和粘接剂层11b的胶带11。即，在框架体1t的背面1s上粘贴具有粘接剂层11b的胶带11。如图19所示，在配置矩阵中，在具有胶带的引线框架1的主表面（芯片安装侧的表面）中形成相邻的多个器件区域（半导体器件形成区域）1n。

在各个器件区域1n中形成在芯片支撑表面1c的边缘部分中形成了高度比芯片支撑表面1c低的台阶部分1e的焊片1b、配置在焊片1b周围的多根引线1a和在台阶部分1e上形成的突出部分1k。在与具有胶带的引线框架1的框架体1t的长边方向平行的方向的框架部分1p中形成多个引导孔1r，并且，在多个器件区域1n的集合体之间形成狭缝1q。

在步骤S4所示的裸片键合步骤中，首先在焊片1b的芯片支撑表面1c上涂敷银浆料6。焊片1b是外形尺寸比半导体芯片2的背面2c的外形尺寸小的所谓的小焊片。如图22所示，首先将银浆料6涂敷到焊片1b的中心部分上。然后，通过银浆料6在焊片1b的芯片支撑表面1c上接合半导体芯片2。当在这种情况下在芯片支撑表面1c上安装半导体芯片2时，如图23所示，银浆料6将几乎在整个芯片支撑表面1c上连续，并且将处于润湿延展的状态。即使银浆料6被充分涂敷并且银浆料6从芯片支撑表面1c突出并垂下，由于在焊片1b的边缘部分上形成台阶部分1e，因此，可以接住垂下的银浆料6，可以防止银浆料6流入密封体3的背面3a。

这样完成了裸片键合步骤。

然后，进行步骤S5所示的烘焙，并且对银浆料6进行热处理。

然后，进行步骤S6所示的导线键合。这里，供给导线4，并且，如图14所示，用诸如金导线的导线4将半导体芯片2的多个焊盘2a中的每一个与与其对应的引线1a的各导线连接表面1h电连接。

然后，进行步骤S7所示的组装外观检查。

然后，进行步骤S8所示的树脂成型。这里，如图24和图25所示，在通过树脂成型金属模具9的一个空腔9c覆盖多个器件区域（半导体器件形成区域）1n的情况下，将用于密封的树脂8注入空腔9c中。

此时，在在框架体1t（引线框架）的背面1s上粘贴了具有粘接剂层11b的胶带11的情况下，如图24所示，在下模9b的金属模具表面9d上配置该具有胶带的引线框架1。然后，当图25所示的多个器件区域1n被上模9a的空腔9c覆盖时，树脂成型金属模具9的上模9a和下模9b被夹住，并且，在这种状态下将用于密封的树脂8注入空腔9c中。

通过注入用于密封的树脂8，如图14所示，以使用于密封的树脂8在半导体芯片2和焊片1b的台阶部分1e之间环流，且露出焊片1b的芯片支撑表面1c的相对侧的背面1d和多根引线1a的安装面1g（部分）中的每一个的方式，完成半导体芯片2和多根导线4的树脂密封。这样，如图26和图27所示，形成批次成型体10。

然后，进行图18所示的步骤S9的胶带剥离。这里，如图28所示，从具有胶带的引线框架1的框架体1t的背面1s牵拉并剥离胶带11。

此时，在QFN12中的焊片1b的台阶部分1e上形成向半导体芯片2突出的突出部分1k。通过该突出部分1k增强焊片1b的台阶部分1e和密封体3的锚定效果。即，由于焊片1b的台阶部分1e和密封体3的粘接性增加，因此，当剥离胶带11时，即使沿从密封体3脱落的方向牵拉焊片1b，也可抑制焊片1b的台阶部分1e与密封体3的剥离。

这样，在胶带剥离时，可以抑制在焊片1b和密封体3之间形成间隙。

然后，进行步骤S10所示的胶带剥离面清洗。即，清洗具有胶带的引线框架1的框架体1t的背面1s。这里，通过例如使用诸如丙酮的有机类溶剂去除胶带11的粘接剂层11b的残留物。在这种情况下，在实施方式2的QFN12中，在焊片1b的台阶部分1e上形成突出部分1k，并且通过锚定效果，变得不容易在焊片1b和密封体3之间形成间隙。

因此，即使使用诸如有机类溶剂的药液，该药液也难以进入焊片1b和密封体3之间。结果，可以抑制诸如有机类溶剂的药液（杂质）在后面的处理步骤中渗出（流出）。

然后，进行步骤S11所示的模塑烘干。这里，通过热处理使密封体3硬化。

然后，进行步骤S12所示的外部镀层形成。这里，在从批次成型体10露出的焊片1b的背面1d和多根引线1a的各安装面1g上形成外部镀层7。例如，外部镀层7为诸如锡－铋的无Pb焊料。在QFN12的组装中，在焊片1b的台阶部分1e上形成突出部分1k，并且，通过锚定效果，变得不容易在焊片1b和密封体3之间形成间隙。结果，由于诸如药液的杂质也难以进入焊片1b和密封体3之间，因此，可以抑制诸如药液的杂质在外部镀层形成步骤中渗出。

因此，在实施方式2的QFN12的组装中，由于杂质不能很容易地进入台阶部分1e和密封体3之间，因此，可以抑制杂质在外部镀层形成步骤中渗出以及使外部镀层7变色。还可抑制外部镀层7在杂质渗出时剥离。

然后，进行步骤S13所示的激光标记，并且，将希望的标记固定到密封体3的前表面上。

然后，进行步骤S14所示的封装切割。这里，将批次成型体10和引线框架（框架体1t）切断，从而将其分为单独的各个QFN12。

然后，进行步骤S15的DC试验和步骤S16的外观检查，这样就完成了QFN12的组装。

根据实施方式2的QFN12及其制造方法，由于在焊片1b的台阶部分1e上形成向着半导体芯片2突出的突出部分1k，可利用锚定效果提高密封体3和焊片1b的粘接性。

由此，可以抑制在焊片1b的台阶部分1e上的剥离。即，通过使焊片1b和密封体3之间的间隙尽可能地小，诸如药液的杂质变得难以进入焊片1b的与密封体3的界面。因此，可以抑制由于杂质的流出导致的外部镀层7的变色。还可以抑制由于杂质的流出导致的外部镀层7的剥离。

结果，可以提高QFN12（半导体器件）的质量和可靠性。

由于实施方式2的QFN12及由其制造方法获取的其它效果与实施方式1相同，因此省略重复的解释。

以上，基于以上的实施方式具体解释了本发明的发明人实现的本发明，但是，本发明不限于以上的实施方式，在不背离本发明的要旨的限制下，当然可以以各种方式进行各种变形和修改。

例如，实施方式2解释了在焊片1b的台阶部分1e上形成的突出部分1k的高度是与焊片1b的芯片支撑表面1c相同的高度的情况。但是，只要它是可获得与密封体3的锚定效果的高度，那么突出部分1k的高度可以比芯片支撑表面1c低。

本发明适于小型电子装置及其制造技术。

Claims (7)

1.一种半导体器件，包括：

（a）多根引线，所述多根引线中的每一根引线具有第一上表面、在第一上表面的端部处形成的第一台阶部分以及与第一上表面相对的第一下表面，

其中第一台阶部分具有布置在引线的与第一上表面相同的一侧的第二上表面、以及与第二上表面相对的第二下表面，以及

（b）芯片安装部分，所述芯片安装部分在断面图中被布置在彼此相邻的引线之间，

其中所述芯片安装部分具有布置在与第一上表面相同一侧的芯片支撑表面、在平面图中在芯片支撑表面的外缘部分处形成的第二台阶部分、以及与芯片支撑表面相对的背面；以及

其中所述第二台阶部分具有布置在与芯片支撑表面相同一侧的第三上表面、以及与第三上表面相对的第三下表面；

（c）半导体芯片，所述半导体芯片具有正面、在正面上形成的多个电极和与正面相对的背面，并且经由浆料材料被安装在所述芯片安装部分的芯片支撑表面之上，以使得在平面图中，在断面图中位于第一上表面与第一下表面之间的第一台阶部分的第二上表面、以及在断面图中位于芯片支撑表面与背面之间的第二台阶部分的第三上表面两者都与所述半导体芯片的背面交叠；

（d）多根导线，所述多根导线将电极分别与所述引线电连接，

其中每根导线与所述引线中的相应一根引线的第一上表面连接；以及

（e）密封体，密封所述半导体芯片、所述导线和所述芯片安装部分以使得从密封体露出每根引线的第一下表面和所述芯片安装部分的背面；

其中每根引线的第一台阶部分面向所述芯片安装部分，并且第二台阶部分被形成在所述芯片支撑表面的外缘部分处以使得第一台阶部分和第二台阶部分彼此面对，

其中第一台阶部分的第二上表面与第二台阶部分的第三上表面被布置在相同的高度，

其中第一上表面的宽度大于第一下表面的宽度，第一上表面的宽度和第一下表面的宽度是在平面图中与所述密封体的边缘平行的方向上定义的，以及

其中在平面图中所述芯片安装部分的尺寸小于所述半导体芯片的尺寸。

2.根据权利要求1所述的半导体器件，其中

所述芯片安装部分的芯片支撑表面与每根引线的第一上表面处于相同的高度。

3.根据权利要求1所述的半导体器件，其中

所述浆料材料被布置在所述芯片安装部分的整个芯片支撑表面上。

4.一种制造半导体器件的方法，包括以下步骤：

（a）设置引线框架，该引线框架包括多根引线和芯片安装部分，所述引线具有第一上表面、在第一上表面的端部处形成的第一台阶部分以及与第一上表面相对的第一下表面，所述芯片安装部分具有布置在与第一上表面相同一侧的芯片支撑表面、在平面图中在所述芯片支撑表面的外缘部分处形成的第二台阶部分、以及与所述芯片支撑表面相对的背面；

其中所述第一台阶部分具有布置在与第一上表面相同一侧并且在断面图中位于第一上表面和第一下表面之间的第二上表面、以及与第二上表面相对的第二下表面，

其中每根引线的第一台阶部分被形成在相应引线的更接近所述芯片安装部分的端部处，

其中第一上表面的宽度大于第一下表面的宽度，第一上表面的宽度和第一下表面的宽度是在平面图中与所述密封体的边缘平行的方向上定义的，

其中所述芯片安装部分在断面图中被布置在彼此相邻的引线之间，以及

其中所述第二台阶部分具有布置在与所述芯片支撑表面相同一侧并且在断面图中位于所述芯片支撑表面和所述背面之间的第三上表面、以及与第三上表面相对的第三下表面；

（b）在步骤（a）之后，将不由膜类型构成的浆料材料涂敷到所述芯片安装部分的所述芯片支撑表面；

（c）在步骤（b）之后，经由所述浆料材料将具有正面、在正面上形成的多个电极和与正面相对的背面的半导体芯片安装在所述芯片支撑表面之上，以使得在平面图中，第一台阶部分的第二上表面和第二台阶部分的第三上表面与所述半导体芯片的背面交叠，并且将所述浆料材料配置在整个芯片支撑表面上；

（d）在步骤（c）之后，将电极经由多根导线分别与所述引线电连接，

其中每根导线与每根引线的第一上表面连接；

（e）在步骤（d）之后，用树脂密封所述半导体芯片、所述导线和所述芯片安装部分以使得露出每根引线的第一下表面和所述芯片安装部分的背面；

其中所述芯片安装部分在平面图中的尺寸小于所述半导体芯片在平面图中的尺寸。

5.根据权利要求4所述的方法，其中在步骤（e）之后，在从由步骤（e）形成的密封体露出的所述芯片安装部分的背面上形成外部镀层。

6.根据权利要求4所述的方法，其中所述密封体由步骤（e）形成为使得所述密封体的一部分与所述半导体芯片的背面接触。

7.根据权利要求4所述的方法，其中所述引线的连接所述导线的导线连接表面与所述芯片安装部分的芯片支撑表面具有基本上相同的高度。

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