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CN103065578B - 一种移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

一种移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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CN103065578B
CN103065578B CN201210540296.7A CN201210540296A CN103065578B CN 103065578 B CN103065578 B CN 103065578B CN 201210540296 A CN201210540296 A CN 201210540296A CN 103065578 B CN103065578 B CN 103065578B
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Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路和显示装置，主要内容为：移位寄存器单元包括：上拉控制模块、上拉模块、复位模块和用于在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号的去噪模块。由于利用了第一输出端子输出的信号及去噪控制信号输出端子输出的信号对第一输出端子输出的信号进行滤波，因此，消除了第一输出端子输出的信号的中的毛刺，也即消除了噪声，解决了由于输出信号的噪声而导致画面显示不良的问题。

Description

一种移位寄存器单元、栅极驱动电路和显示装置
技术领域
本发明涉及平板显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
平板显示器，因其超薄节能而发展迅速。多数平板显示器中要用到移位寄存器，目前，通过阵列基板行驱动（Gate on Array，GOA）技术实现的移位寄存器不但能够集成在栅极驱动集成电路上，还能减少一道显示面板的制作工序，因此，节约成本，所以近几年来，GOA技术被广泛应用于平板显示器制造工艺中。
在目前的GOA设计方案中，该栅极驱动电路的结构示意图可以如图1所示，其包含的移位寄存器单元可以为如图2所示的电路，其包括上拉控制模块101、上拉模块102、复位控制模块103和复位模块104，具体地，上拉控制模块包括第一晶体管M1，上拉模块102包括第三晶体管M3和第一电容C1，复位控制模块103包括第五晶体管M5、第六晶体管M6、第八晶体管M8和第九晶体管M9，复位模块104包括第二晶体管M2、第四晶体管M4、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13，然而，由于第三晶体管M3的尺寸较大（沟道宽度为9000um），因此存在较大的寄生电容，此外，由于第一电容C1的耦合作用，以及连接在输出端OutPut的晶体管在开启和关闭时产生的漏电电流（晶体管有开启和关闭电压，但总会有部分载流子在关闭的时候仍在移动）使得OutPut端的输出如图3所示带有噪声（输出后的噪声（Noise after Output，Na）和输出前的噪声（Noise before Output，Nb））的波形，这将导致画面的不良显示。
发明内容
本发明实施例提供了一种移位寄存器单元、栅极驱动电路和显示装置，用以解决现有的移位寄存器单元输出的波形带有噪声，导致画面的不良显示的问题。
本发明实施例提供的具体技术方案如下：
一种移位寄存器单元，所述移位寄存器单元包括：
上拉控制模块，用于接收输入信号，并向上拉节点输出上拉控制信号；
上拉模块，用于根据上拉节点的上拉控制信号，将第一时钟信号输出端子输出的信号提供给第一输出端子；
复位模块，用于根据复位信号，向上拉节点和第一输出端子提供第一电源电压；
去噪模块，用于在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号。
一种栅极驱动电路，包括上述移位寄存器单元；其中，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的第一输出端子连接到与其相邻的上一级移位寄存器单元的复位信号输入端子和与其相邻的下一级移位寄存器单元的输入端子，栅极驱动电路顺序地输出各级移位寄存器单元的第二输出端子的输出信号；
第一个移位寄存器单元的第一输出端子与第二个移位寄存器单元的输入端子连接，最后一个移位寄存器单元的第一输出端子和与其相邻的上一个移位寄存器单元的复位信号输入端子以；
第一个移位寄存器单元的输入端子输入帧起始信号。
一种显示装置，所述显示装置包含上述的栅极驱动电路。
通过本发明的实施例，由于在移位寄存器单元中增加了去噪模块，该去噪模块在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号，因此达到了对第一输出端子输出的信号进行去除噪声的目的，使得输出给与第二输出端子相连的栅线的信号的噪声减小，因此，本发明的移位寄存器单元解决了由于输出信号的噪声而导致画面显示不良的问题。
附图说明
图1为背景技术中的栅极驱动电路的结构示意图；
图2为背景技术中的移位寄存器单元的电路图；
图3为背景技术中的移位寄存器单元输出信号的波形示意图；
图4为本发明实施例一中的移位寄存器单元的结构示意图；
图5为本发明实施例一中的移位寄存器单元的结构示意图；
图6为本发明实施例一中的移位寄存器单元的电路图；
图7为本发明实施例一中移位寄存器单元的工作时序意图；
图8为本发明实施例二中的移位寄存器单元的电路图；
图9为本发明实施例二中移位寄存器单元的工作时序意图；
图10为本发明实施例三中的栅极驱动电路的结构示意图；
图11为本发明实施例四中的栅极驱动电路的结构示意图。
具体实施方式
下面结合说明书附图，对本发明实施例提供的一种移位寄存器单元、栅极驱动电路及显示装置的具体实施方式进行说明。
实施例一
如图4所示，为本发明实施例一中的移位寄存器单元的结构示意图，所述移位寄存器单元包括：上拉控制模块201、上拉模块202、复位模块203和去噪模块204，其中：
上拉控制模块201，用于接收输入信号，并向上拉节点输出上拉控制信号；
上拉模块202，用于根据上拉节点的上拉控制信号，将第一时钟信号输出端子输出的信号提供给第一输出端子；
复位模块203，用于根据复位信号，向上拉节点和第一输出端子提供第一电源电压；
去噪模块204，用于在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号。
所述第一设定阈值和第二设定阈值可以是根据经验值确定的。
较优的，所述移位寄存器单元还包括复位控制模块205，包含复位控制模块205的移位寄存器的结构示意图如图5所示，其中：
复位控制模块205，用于根据第二时钟信号输出端子输出的信号和上拉控制信号，向复位模块输出复位控制信号，所述第一时钟信号输出端子输出的信号与第二时钟信号输出端子输出的信号的相位相反；
所述复位模块203，具体用于根据第二时钟信号输出端子输出的信号、复位信号和复位控制节点的复位控制信号，向上拉节点和第一输出端子提供第一电源电压。
本实施例一中图4或图5所示的结构的移位寄存器单元中的去噪控制信号输出端子可以与第二时钟信号输出端子相连，所述第二时钟信号输出端子输出的信号的相位与第一时钟信号输出端子输出的信号的相位相反，具体电路可以如图6所示，其中，
所述上拉控制模块201包括：
第一晶体管M1，其控制端和第一端共同地连接输入信号，其第二端连接到上拉节点PU点。
所述上拉模块202包括：第三晶体管M3和第一电容C1；
第三晶体管M3，其控制端连接到PU点，其第一端连接第一时钟信号，其第二端连接到第一输出端子；
第一电容C1，其一端连接到PU点，其另一端连接到第一输出端子。
所述复位控制模块203包括：第五晶体管M5、第六晶体管M6、第八晶体管M8和第九晶体管M9；
第五晶体管M5，其控制端连接到第九晶体管M9的第二端，其第一端连接第二时钟信号，其第二端连接到复位控制节点PD点；
第六晶体管M6，其控制端连接到PU点，其第一端连接到PD点，其第二端连接第一电源电压VSS；
第八晶体管M8，其控制端连接到PU点，其第一端连接到第九晶体管M9的第二端，其第二端连接第一电源电压VSS；
第九晶体管M9，其控制端和第一端共同地连接第二时钟信号。
所述复位模块204包括：第二晶体管M2、第四晶体管M4、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；
第二晶体管M2，其控制端连接复位信号，其第一端连接到PU点，其第二端连接VSS；
第四晶体管M4，其控制端连接复位信号，其第一端连接到第一输出端子，其第二端连接VSS；
第十晶体管M10，其控制端连接到PD点，其第一端连接到PU点，其第二端连接VSS；
第十一晶体管M11，其控制端连接到PD点，其第一端连接到第一输出端子，其第二端连接VSS；
第十二晶体管M12，其控制端连接第二时钟信号，其第一端连接到第一输出端子，其第二端连接VSS；
第十三晶体管M13，其控制端连接第二时钟信号，其第一端连接输入信号，其第二端连接到PU点。
所述去噪模块205包括：第七晶体管M7、第十四晶体管M14和第二电容C2；
第七晶体管M7，其控制端和第一端共同地连接到第一输出端子，其第二端连接到第十四晶体管的第一端；
第十四晶体管M14，其控制端连接到PD点，其第二端连接到第二输出端子；
第二电容C2，其一端连接VSS，另一端连接到第七晶体管M7的第一端。
针对图6所示的电路，也可以将去噪模块中的M14的控制端连接第二时钟信号,而不是连接在PD点，其余的连接关系不改变。
本实施例中的去噪模块，用于在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号。可以通过电容的充放电，使从去噪模块第二输出端子输出的电压值基本保持恒定，能更好的保证与栅线连接的移位寄存器单元去噪模块的第二输出端子输出稳定的信号。
所述第一设定阈值和第二设定阈值可以是根据经验值确定的。
例如：所述第一设定阈值可以为第七晶体管M7的开启阈值电压，第二设定阈值可以为第十四晶体管M14的开启阈值电压。
本发明实施例中，每个晶体管中的第一端和第二端的连接方式可以互换，因此，本发明实施例中所提到的晶体管的第一端可以为晶体管的漏极也可以为晶体管的源极，第二端可以为晶体管的漏极也可以为晶体管的源极，并且，上述十四个晶体管中的第一端不需要同时为源极或漏极，第二端不需要同时为漏极或源极，即第一至第十四晶体管中的任意t个晶体管的第一端为漏极，第二极点为漏，上述十四晶体管中的任意14-t个晶体管的第一端为源极，第二端为漏极，其中，0≤t≤14。
为了进一步说明本发明实施例一的工作原理，下面以图6所示的移位寄存器单元的电路为例，并结合图7所示的扫描时序图说明其工作原理。
如图7所示，为本发明实施例一提供的移位寄存器单元的扫描时序示意图，其中：
CLK为输入移位寄存器单元S/R(n)的第一时钟信号；
CLKB为输入移位寄存器单元S/R(n)的第二时钟信号；
OutPut1（n-1）是移位寄存器单元S/R(n)上一级移位寄存器单元S/R(n-1)的第一输出端子的输出信号，作为本级移位寄存器单元S/R(n)的输入信号；
PD(n)是移位寄存器单元S/R(n)的复位控制模块输出的复位控制信号；
OutPut1（n）是移位寄存器单元S/R(n)的第一输出端子的输出信号；
OutPut2（n）是移位寄存器单元S/R(n)的第二输出端子的输出信号；
VSS是输入移位寄存器单元S/R(n)的电源电压，其为低电平信号；
该移位寄存器单元S/R(n)的扫描时序过程可以分为以下五个阶段（图7中的一、二、三、四、五是表示所述五个阶段的时间段）：
由于图6所示的电路的去噪模块的工作受控于PD点电位及OutPut1（n）输出信号的电位的控制，因此，本发明实施例一直接利用PD点电位PD(n)及OutPut1输出信号OutPut1（n）的电位对图6所示的电路的去噪原理进行分析。
第一阶段：第一个时钟周期的前半周期，移位寄存器单元S/R(n)接收S/R(n-1)的OutPut1输出的OutPut1（n-1）的高电平信号，此时，PD点为高电平信号，故M14打开；S/R(n)的OutPut1输出低电平信号，故M7关闭，在此阶段，即使S/R(n)的OutPut1端输出带有噪声的OutPut1（n）信号，但由于M7关闭，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图7中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
此阶段，开始初阶段，即使有噪声但相对很小，M7无法导通，进而保证S/R(n)的输出不带噪声的低电平信号；尤其是当M7的控制端连接M3的第二端（漏极）时，此阶段M3未导通，进而保证M7也无法导通，即使OutPut1有噪声，也不会对S/R(n)的OutPut2造成影响；另外，随着PU点电压上升，M6和M8开启，进而PD点电压保持低电位，M5也截止，可以使得M14由开始的导通变为截止；也就是说，此阶段即使OutPut1有噪声，也最多存储于电容C2，进一步保证S/R(n)的OutPut2输出不带噪声的低电平信号。
第二阶段：第一个时钟周期的后半周期，输入S/R(n)的输入信号为低电平信号（也即OutPut1（n-1）在此阶段的低电平信号），S/R(n)的OutPut1输出高电平信号（也即OutPut1（n）在此阶段为高电平信号），故M7打开，C2充电，电位升高；而PD点在此阶段为低电平信号（也即PD（n）在此阶段为低电平信号），故M14关闭，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图7中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
第三阶段：第二个时钟周期的前半周期，输入S/R(n)的复位信号为高电平信号（也即S/R(n+1)的OutPut1输出的OutPut1（n+1）在此阶段为高电平信号），此时，S/R（n）的OutPut1输出的OutPut1（n）在此阶段为低电平信号，故M7关闭，此时，即使OutPut1（n）在此阶段的低电平信号带有噪声，由于M7关闭，因此，也不会输出至S/R（n）的OutPut2；而PD点在此阶段为高电平信号（也即PD（n）在此阶段为高电平信号），故M14打开，C2放电，因此，S/R(n)的OutPut2输出不带噪声的高电平信号，表现在图7中，即为OutPut2（n）在此阶段为不带噪声的高电平信号。
第四阶段：第二个时钟周期的后半周期，S/R(n)的OutPut1在此阶段输出的OutPut1（n）为低电平信号，故M7关闭，即使OutPut1（n）为带有噪声的低电平信号，由于M7关闭，也不会输出值S/R(n)的OutPut2，而PD点在此阶段为低电平信号（也即PD（n）在此阶段为低电平信号），故M14关闭，由于C2在上述第三阶段已进行了放电，在此第四阶段阶电位为低电位，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图7中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
第五阶段：第三个时钟周期的前半周期，S/R(n)的OutPut1在此阶段输出的OutPut1（n）为低电平信号，故M7关闭，即使OutPut1（n）为带有噪声的低电平信号，由于M7关闭，也不会输出值S/R(n)的OutPut2，而PD点在此阶段为高电平信号（也即PD（n）在此阶段为高电平信号），故M14打开，由于C2中的电位仍保持低电平，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图7中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
之后，依次重复第四阶段和第五阶段，直至移位寄存器单元S/R(n)接收到S/R(n-1)的OutPut1输出的OutPut1（n-1）高电平信号后再开始重新执行第一阶段。
由图7所示的时序示意图可知，PD点电平的高低变化与CLKB的电平的变化相同，因此，也可以将图6中的M14的控制端接在CLKB上，同样也能达到去噪效果。
通过上述分析可知，本发明实施例一中的移位寄存器单元利用移位寄存器单元的第一输出端子的输出信号和复位控制信号（也即PD点的信号）分别控制去噪模块的M7和M14的打开与关闭，以及利用去噪模块的电容的充放电实现了对移位寄存器单元的第一输出端子的输出信号进行去噪，消除了锯齿状噪声，进而确保了画面的显示质量。
实施例二
上述实施例一中图5所示的结构的移位寄存器单元的工作原理还可以为本发明实施例二所示。下面对其进行详细说明。
在图4所示的移位寄存器结构的基础上，所述移位寄存器单元还包括复位控制模块205，包含复位控制模块205的移位寄存器单元的结构示意图与图5相同，其中：
复位控制模块205，用于根据第二电源电压和上拉控制信号，向复位模块输出复位控制信号；
所述复位模块203，具体用于根据复位信号和复位控制信号，向上拉节点和第一输出端子提供第一电源电压。
具有本发明实施例二中描述的工作原理的移位寄存器单元的具体的电路可以为图8所示，其中:
所述上拉控制模块201包括：
第一晶体管M1，其控制端和第一端共同地连接输入信号，其第二端连接到PU点。
所述上拉模块202包括：第三晶体管M3和第一电容C1；
第三晶体管M3，其控制端连接到PU点，其第一端连接所述相应的时钟信号，其第二端连接到第一输出端子；
第一电容C1，其一端连接到PU点，其另一端连接到第一输出端子。
所述复位控制模块203包括：第五晶体管M5和第六晶体管M6；
第五晶体管M5，其控制端和第一端共同地连接第二电源电压VDD，其第二端连接到PD点；
第六晶体管M6，其控制端连接到PU点，其第一端连接到PD点，其第二端连接VSS。
所述复位模块204包括：第二晶体管M2、第四晶体管M4、第七晶体管M7、第八晶体管M8和第九晶体管M9；
第二晶体管M2，其控制端连接到PD点，其第一端连接到PU点，其第二端连接VSS；
第四晶体管M4，其控制端连接到PD点，其第一端连接到第一输出端子，其第二端连接VSS；
第七晶体管M7，其控制端连接复位信号，第一端连接到PU点，第二端连接VSS；
第八晶体管M8，其控制端连接复位信号，其第一端连接VDD，其第二端连接到PD点；
第九晶体管M9，其控制端连接复位信号，第一端连接到第一输出端子，第二端连接VSS。
所述去噪模块205包括：第七晶体管M7、第十四晶体管M14和第二电容C2；
第七晶体管M7，其控制端和第一端共同地连接到第一输出端子，其第二端连接到第十四晶体管的第一端；
第十四晶体管M14，其控制端连接到PD点，其第二端连接到第二输出端子，其第二端连接到第二输出端子；
第二电容C2，其一端连接VSS，另一端连接到第七晶体管M7的第一端。
针对图8所示的电路，也可以将去噪模块中的M14的控制端连接与所述相应的时钟信号反相的时钟信号，而不是连接在PD点，其余的连接关系不改变。
为了进一步说明本发明实施例二的工作原理，下面以图8所示的移位寄存器单元的电路为例，并结合图9所示的扫描时序图说明其工作原理。
如图9所示，为本发明实施例二提供的移位寄存器单元的扫描时序示意图，其中：
CLK为输入移位寄存器单元S/R(n)的时钟信号；
CLKB为输入移位寄存器单元S/R(n-1)及移位寄存器单元S/R(n+1)的时钟信号；
OutPut1（n-1）是移位寄存器单元S/R(n)上一级移位寄存器单元S/R(n-1)的第一输出端子的输出信号，作为本级移位寄存器单元S/R(n)的输入信号；
PD(n)是移位寄存器单元S/R(n)的复位控制模块输出的复位控制信号；
OutPut1（n）是移位寄存器单元S/R(n)的第一输出端子的输出信号；
OutPut2（n）是移位寄存器单元S/R(n)的第二输出端子的输出信号；
VSS是输入移位寄存器单元S/R(n)的第一电源电压，其为低电平信号；
VDD是输入移位寄存器单元S/R(n)的第一电源电压，其为高电平信号；
该移位寄存器单元S/R(n)的扫描时序过程可以分为以下五个阶段（图11中的一、二、三、四、五是表示所述五个阶段的时间段）：
由于图8所示的电路的去噪模块的工作受控于PD点电位及OutPut1（n）输出信号的电位的控制，因此，本发明实施例二直接利用PD点电位PD(n)及OutPut1输出信号OutPut1（n）的电位对图8所示的电路的去噪原理进行分析。
第一阶段：第一个时钟周期的前半周期，移位寄存器单元S/R(n)接收S/R(n-1)的OutPut1输出的OutPut1（n-1）的高电平信号，此时，PD点为低电平信号，故M14关闭；S/R(n)的OutPut1输出低电平信号，故M7关闭，在此阶段，S/R(n)的OutPut1端输出带有噪声的OutPut1（n）信号，但由于M7关闭，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图9中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
第二阶段：第一个时钟周期的后半周期，输入S/R(n)的输入信号为低电平信号（也即OutPut1（n-1）在此阶段的低电平信号），S/R(n)的OutPut1输出高电平信号（也即OutPut1（n）在此阶段为高电平信号），故M7打开，C2充电，电位升高；而PD点在此阶段为低电平信号（也即PD（n）在此阶段为低电平信号），故M14关闭，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图9中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
第三阶段：第二个时钟周期的前半周期，输入S/R(n)的复位信号为高电平信号（也即S/R(n+1)的OutPut1输出的OutPut1（n+1）在此阶段为高电平信号），此时，S/R（n）的OutPut1输出的OutPut1（n）在此阶段为低电平信号，故M7关闭，此时，即时OutPut1（n）在此阶段的低电平信号带有噪声，由于M7关闭，因此，也不会输出至S/R（n）的Output2；而PD点在此阶段为高电平信号（也即PD（n）在此阶段为高电平信号），故M14打开，C2放电，因此，S/R(n)的OutPut2输出不带噪声的高电平信号，表现在图9中，即为OutPut2（n）在此阶段为不带噪声的高电平信号。
第四阶段：第二个时钟周期的后半周期，S/R(n)的OutPut1在此阶段输出的OutPut1（n）为低电平信号，故M7关闭，即使OutPut1（n）为带有噪声的低电平信号，由于M7关闭，也不会输出值S/R(n)的OutPut2，而PD点在此阶段为高电平信号（也即PD（n）在此阶段为高电平信号），故M14打开，由于C2在上述第三阶段已进行了放电，在此第四阶段阶电位为低电位，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图9中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
第五阶段：第三个时钟周期的前半周期，S/R(n)的OutPut1在此阶段输出的OutPut1（n）为低电平信号，故M7关闭，即使OutPut1（n）为带有噪声的低电平信号，由于M7关闭，也不会输出值S/R(n)的OutPut2，而PD点在此阶段为高电平信号（也即PD（n）在此阶段为高电平信号），故M14打开，由于C2中的电位仍保持低电平，因此，S/R(n)的OutPut2输出不带噪声的低电平信号，表现在图9中，即为OutPut2（n）在此阶段为不带噪声的低电平信号。
之后，依次重复第四阶段和第五阶段，直至移位寄存器单元S/R(n)接收到S/R(n-1)的OutPut1输出的OutPut1（n-1）高电平信号后再开始重新执行第一阶段。
由图9所示的时序示意图的分析可知，可以将图8中的M14的控制端单独连接一信号，其仅在M14需要开启的时间段（例如第三阶段）才提供开启M14的控制信号；也可以将图8中的M14的控制端连接在与所述相应的时钟信号（图8具体为CLK）反相的时钟信号，也能对第一输出端的输出信号进行去噪，达到同样的去噪效果。
实施例三
基于与本发明实施例一的同一构思，本发明实施例三提供一种栅极驱动电路，其结构示意图如图10所示，所述栅极驱动电路包括如实施例一中所述的多个移位寄存器单元：S/R(1)、S/R(2)…S/R(N)共N个移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的第一输出端子连接到与其相邻的上一级移位寄存器单元的复位信号输入端子和与其相邻的下一级移位寄存器单元的输入端子，栅极驱动电路顺序地输出各级移位寄存器单元的第二输出端子的输出信号；
第一个移位寄存器单元的第一输出端子与第二个移位寄存器单元的输入端子连接，最后一个移位寄存器单元的第一输出端子和与其相邻的上一个移位寄存器单元的复位信号输入端子；
第一个移位寄存器单元的输入端子输入帧起始信号；
第奇数个移位寄存器单元的第一时钟信号输出端子输出第一时钟信号，第二时钟信号输出端子输出第二时钟信号；
第偶数个移位寄存器单元的第一时钟信号输出端子输出第二时钟信号，第二时钟信号输出端子输出第一时钟信号；
第一电源电压VSS通过第一电源电压VSS输入端子输入各级移位寄存器单元；
第一时钟信号CLK、第二时钟信号CLKB和VSS是保证移位寄存器单元正常工作的信号，所述CLK和CLKB相位相反。
优选的，栅极驱动电路顺序地输出各级移位寄存器单元的第二输出端子的输出信号，各级移位寄存器单元的第二输出端子分别连接显示装置的栅线。
优选的，最后一个移位寄存器单元的第一输出端子和与其相邻的上一个移位寄存器单元的复位信号输入端子以及自身的复位信号输入端子相连。
在本发明实施例三的方案中，由于在各移位寄存器单元中新增了去噪模块，去噪模块根据复位控制信号以及第一输出端子输出的信号对该第一输出端子输出的信号进行去噪，实现了对第一输出端子输出的信号的去噪，因此使得各级移位寄存器单元的第二输出端子输出与之相对应的栅线上的信号上的噪声减少，进而提高了画面显示的质量。
实施例四
基于与本发明实施例二的同一构思，本发明实施例四提供一种栅极驱动电路，其结构示意图如图11所示，所述栅极驱动电路包括S/R(1)、S/R(2)…S/R(N)共N个移位寄存器单元，其中，帧起始信号STV被接入到第一级移位寄存器单元的输入端子，其余每级移位寄存器单元S/R(n)的第一输出端子OutPut1均和与其相邻的下一级移位寄存器单元S/R(n+1)的输入端子InPut、以及与其相邻的上一级移位寄存器单元S/R(n-1)的复位信号输入端子Rst相连，每级移位寄存器单元S/R(n)的第二输出端子OutPut2和与其对应的栅线G（n）相连，所述n为大于1小于N的正整数；
多级移位寄存器单元中有接收第一时钟信号的奇数级和接收相位与第一时钟信号相反的第二时钟信号的偶数级；
奇数级的移位寄存器单元通过自身的第一时钟信号CLK输入端子接收第一时钟信号；
偶数级的移位寄存器单元通过自身的第二时钟信号CLKB输入端子接收相位与第一时钟信号相反的第二时钟信号；
每个移位寄存器单元还包括第一电源电压VSS输入端子和第二电源电压VDD输入端子，分别用于输入第一电源电压和第二电源电压，该第一电源电压和第二电源电压用以确保移位寄存器单元的正常工作。
在本发明实施例四的方案中，由于在各移位寄存器单元中新增了去噪模块，去噪模块根据复位控制信号以及第一输出端子输出的信号对该第一输出端子输出的信号进行去噪，实现了对第一输出端子输出的信号的去噪，因此使得各级移位寄存器单元输出与之相对应的栅线上的信号上的噪声减少，进而提高了画面显示的质量。
实施例五
本发明实施例五提供一种显示装置，所述显示装置包括实施例三或实施例四任一所述的栅极驱动电路。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
上拉控制模块，用于接收输入信号，并向上拉节点输出上拉控制信号；
上拉模块，用于根据上拉节点的上拉控制信号，将第一时钟信号输出端子输出的信号提供给第一输出端子；
复位模块，用于根据复位信号，向上拉节点和第一输出端子提供第一电源电压；
去噪模块，用于在第一输出端子输出的信号的电平值大于第一设定阈值时，保存该第一输出端子输出的信号，在去噪控制信号输出端子输出的信号的电平值大于第二设定阈值时，从第二输出端子输出保存的第一输出端子输出的信号；
复位控制模块，用于根据第二时钟信号输出端子输出的信号和上拉控制信号，向复位控制节点输出复位控制信号，所述第一时钟信号输出端子输出的信号与第二时钟信号输出端子输出的信号的相位相反；
所述复位模块，具体用于根据第二时钟信号输出端子输出的信号、复位信号和复位控制节点的复位控制信号，向上拉节点和第一输出端子提供第一电源电压；
所述去噪控制信号输出端子与第二时钟信号输出端子相连或者与复位控制节点相连，所述去噪模块包括：第七晶体管、第十四晶体管和第二电容；
第七晶体管，其控制端和第一端共同地连接到第一输出端子，其第二端连接到第十四晶体管的第一端；
第十四晶体管，其控制端连接到复位控制节点或第二时钟信号输出端子，其第二端连接到第二输出端子；
第二电容，其一端连接第一电源电压，另一端连接到第七晶体管的第二端。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括：
第一晶体管，其控制端和第一端共同地连接输入信号，其第二端连接到上拉节点。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述上拉模块包括：第三晶体管和第一电容；
第三晶体管，其控制端连接到上拉节点，其第一端连接第一时钟信号输出端子，其第二端连接到第一输出端子；
第一电容，其一端连接到上拉节点，其另一端连接到第一输出端子。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述复位控制模块包括：第五晶体管、第六晶体管、第八晶体管和第九晶体管；
第五晶体管，其控制端连接到第九晶体管的第二端，其第一端连接第二时钟信号输出端子，其第二端连接到复位控制节点；
第六晶体管，其控制端连接到上拉节点，其第一端连接到复位控制节点，其第二端连接第一电源电压；
第八晶体管，其控制端连接到上拉节点，其第一端连接到第九晶体管的第二端，其第二端连接第一电源电压；
第九晶体管，其控制端和第一端共同地连接第二时钟信号输出端子。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述复位模块包括：第二晶体管、第四晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；
第二晶体管，其控制端连接复位信号，其第一端连接到上拉节点，其第二端连接第一电源电压；
第四晶体管，其控制端连接复位信号，其第一端连接到第一输出端子，其第二端连接第一电源电压；
第十晶体管，其控制端连接到复位控制节点，其第一端连接到上拉节点，其第二端连接第一电源电压；
第十一晶体管，其控制端连接到复位控制节点，其第一端连接到第一输出端子，其第二端连接第一电源电压；
第十二晶体管，其控制端连接第二时钟信号输出端子，其第一端连接到第一输出端子，其第二端连接第一电源电压；
第十三晶体管，其控制端连接第二时钟信号输出端子，其第一端连接输入信号，其第二端连接到上拉节点。
6.一种栅极驱动电路，其特征在于，包括多个如权利要求1-5任一权利要求所述移位寄存器单元；
除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的第一输出端子连接到与其相邻的上一级移位寄存器单元的复位信号输入端子和与其相邻的下一级移位寄存器单元的输入端子，栅极驱动电路顺序地输出各级移位寄存器单元的第二输出端子的输出信号；
第一个移位寄存器单元的第一输出端子与第二个移位寄存器单元的输入端子连接，最后一个移位寄存器单元的第一输出端子和与其相邻的上一个移位寄存器单元的复位信号输入端子连接；
第一个移位寄存器单元的输入端子输入帧起始信号。
7.一种显示装置，其特征在于，所述显示装置包含权利要求6所述的栅极驱动电路。
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