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CN103053014A - 薄膜晶体管基板和具备它的液晶显示装置 - Google Patents

薄膜晶体管基板和具备它的液晶显示装置 Download PDF

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Abstract

源极部(S)包含在栅极绝缘膜(23)和氧化物半导体膜(24a)的上层设置的源极金属(25s)，漏极部(DR)包含低电阻区域(24ad)，该低电阻区域(24ad)是氧化物半导体膜(24a)中包括与栅极绝缘膜(23)一侧相反的一侧的表面的一部分氧化物半导体膜(24a)低电阻化而得的。

Description

薄膜晶体管基板和具备它的液晶显示装置
技术领域
本发明涉及薄膜晶体管和具备它的液晶显示装置，特别涉及具有使用包含氧化物半导体的半导体层的薄膜晶体管的薄膜晶体管基板和液晶显示装置。
背景技术
构成液晶显示装置的薄膜晶体管基板中，作为图像的最小单位的各像素的开关元件，使用薄膜晶体管(Thin Film Transistor，以下也称为“TFT”)。以往，使用半导体层包含非晶硅的TFT，而近年来，提出了具备包含氧化物半导体膜的半导体层的TFT代替具备非晶硅半导体层的TFT。具备氧化物半导体膜作为半导体层的TFT表现出高迁移率、高可靠性和低断开电流等良好的特性，因此被广为研究开发。
底栅结构的TFT通常包括：在玻璃基板上设置的栅极电极；以覆盖该栅极电极的方式设置的栅极绝缘膜；在该栅极绝缘膜上以与栅极电极重叠的方式设置的半导体层；以及以相互分离地(隔开间距地)与该半导体层重叠的方式在栅极绝缘膜上设置的构成源极部的源极电极和构成漏极部的漏极电极，在该源极电极与栅极电极之间露出的半导体层部分设置有沟道部。TFT被源极电极和漏极电极上设置的层间绝缘膜覆盖。在层间绝缘膜上设置有到达漏极电极的接触孔，接触孔的表面被包含透明导电膜的像素电极覆盖，由此像素电极与漏极电极电连接。
此外，漏极电极通常具有金属薄膜多层层叠的结构。作为漏极电极的层叠结构，例如能够列举从栅极绝缘膜一侧起，依次层叠有包含钛膜的第一导电膜、包含铝膜的第二导电膜和包含氮化钼膜的第三导电膜的结构。
在用于形成接触孔的蚀刻时，要以从层间绝缘膜的表面贯通至漏极电极的方式设置接触孔，该蚀刻例如通过将氟类气体用作蚀刻气体的干式蚀刻进行。此时，当通过蚀刻气体打开的接触孔到达漏极电极时，在接触孔贯通第三导电膜的情况下，第二导电膜(铝膜)露出到接触孔表面。
当露出到接触孔表面的铝膜与蚀刻气体接触时，在铝膜表面形成氟化铝的膜。然后，通过在干式蚀刻后进行氧灰化，氟化铝膜的表面被氧化，结果，铝膜的表面被含有氟的氧化铝膜(即钝化膜)覆盖。
因此，即使在接触孔表面设置ITO膜等作为像素电极，虽然ITO膜与漏极电极接触，但由于漏极电极的与像素电极接触的部分被钝化膜覆盖，有可能发生导通不良导致品质劣化。
专利文献1中，公开了用相同的氧化物半导体膜形成薄膜晶体管的沟道部、源极部、漏极部、以及像素电极、栅极信号线和源极信号线的端部的连接用端子部，形成薄膜晶体管阵列中的所有层结构之后，在最上层的保护绝缘膜的希望的位置设置开口部，通过该开口部进行等离子体处理，使连接用端子部、源极部、漏极部、像素电极同时低电阻化从而得到薄膜晶体管阵列。
现有技术文献
专利文献
专利文献1：日本特开2008-40343号公报
发明内容
发明要解决的问题
但是，通过专利文献1公开的方法形成薄膜晶体管阵列时，需要进行整个层(整个氧化物半导体膜)的低电阻化处理，等离子体处理会耗费时间。此外，沟道部也受到低电阻化的影响，发生源极、漏极之间的漏电和阈值变高的问题。进而，由于不能充分保护氧化物半导体膜，薄膜晶体管阵列的长期的可靠性有可能不足。此外，由于像素电极包含已低电阻化的氧化物半导体膜，与像素电极包含ITO膜或IZO膜等透明电极的情况相比电阻高，不能获得充分的显示品质。
本发明的目的在于，在薄膜晶体管基板中，获得漏极部与像素电极的良好的接触。
解决问题的方案
本发明的薄膜晶体管基板，其特征在于，包括：
基板；
薄膜晶体管，其具有在基板上设置的栅极电极、以覆盖栅极电极的方式设置的栅极绝缘膜、在栅极绝缘膜上在与栅极电极相对的位置形成有沟道部的氧化物半导体膜、以及隔着沟道部相互分离地配置的源极部和漏极部；
以覆盖薄膜晶体管的方式设置且具有到达漏极部的像素接触孔的保护膜；和
在保护膜上设置且通过像素接触孔与漏极部电连接的像素电极，
源极部包含在栅极绝缘膜和氧化物半导体膜的上层设置的源极金属，
漏极部包含低电阻区域，该低电阻区域是氧化物半导体膜中包括与栅极绝缘膜一侧相反的一侧的表面的一部分氧化物半导体膜低电阻化而得的。
根据上述结构，漏极部包含低电阻区域，该低电阻区域是氧化物半导体膜中包括与栅极绝缘膜一侧相反的一侧的表面的一部分氧化物半导体膜低电阻化而得的，所以无需担心发生在像素接触孔表面设置的像素电极与漏极部的接触不良。
优选本发明的薄膜晶体管基板中，构成漏极部的低电阻区域的厚度为氧化物半导体膜的二分之一以下。
本发明的薄膜晶体管基板中，也可以在栅极绝缘膜和氧化物半导体膜的上层且在保护膜的下层，还设置有层间绝缘膜，
构成源极部的源极金属，在层间绝缘膜的上层形成，
层间绝缘膜中形成从层间绝缘膜表面到达氧化物半导体膜的源极接触孔，并且在源极接触孔的表面形成源极金属，由此源极金属与氧化物半导体膜电连接，
氧化物半导体膜中包括与源极金属接触的表面的一部分氧化物半导体膜形成已低电阻化的低电阻区域。
本发明的薄膜晶体管基板适用于源极金属包括从栅极绝缘膜一侧起依次层叠有第一导电膜和包含铝的第二导电膜的结构的情况。
该情况下，也可以为：第一导电膜包含高熔点金属膜。作为高熔点金属膜例如可以列举钛(Ti)膜、钼(Mo)膜、钽(Ta)膜、钨(W)膜、铬(Cr)膜、镍(Ni)膜等金属膜或包含这些金属的氮化物、合金的金属膜等。
此外，本发明的薄膜晶体管基板中，也可以使源极金属在第二导电膜的与第一导电膜相反的一侧还层叠有第三导电膜。
本发明的薄膜晶体管基板适用于液晶显示装置，该液晶显示装置包括：
该薄膜晶体管基板；
与薄膜晶体管基板相对配置的对置基板；和
在薄膜晶体管基板与对置基板之间设置的液晶层。
发明的效果
根据本发明，漏极部包含低电阻区域，该低电阻区域是氧化物半导体膜中包括与栅极绝缘膜一侧相反的一侧的表面的一部分氧化物半导体膜低电阻化而得的，所以无需担心发生在像素接触孔表面设置的像素电极与漏极部的接触不良。
附图说明
图1是液晶显示装置的概要俯视图。
图2是图1的II-II线的剖视图。
图3是将实施方式1的薄膜晶体管基板的主要部分放大表示的俯视图。
图4是图3的A-A线的剖视图。
图5是图3的B-B线的剖视图。
图6是图3的C-C线的剖视图。
图7是实施方式1的薄膜晶体管基板的制造方法的说明图，其中，(a)对应图3的A-A线的剖视图，(b)对应图3的B-B线的剖视图，(c)对应图3的C-C线的剖视图。
图8是接着图7说明薄膜晶体管基板的制造方法的说明图。
图9是接着图8说明薄膜晶体管基板的制造方法的说明图。
图10是接着图9说明薄膜晶体管基板的制造方法的说明图。
图11是接着图10说明薄膜晶体管基板的制造方法的说明图。
图12是将实施方式2中的薄膜晶体管基板的主要部分放大表示的俯视图。
图13是图12的A-A线的剖视图。
图14是图12的B-B线的剖视图。
图15是图12的C-C线的剖视图。
图16是实施方式2的薄膜晶体管基板的制造方法的说明图，其中，(a)对应图12的A-A线的剖视图，(b)对应图12的B-B线的剖视图，(c)对应图12的C-C线的剖视图。
图17是接着图16说明薄膜晶体管基板的制造方法的说明图。
图18是接着图17说明薄膜晶体管基板的制造方法的说明图。
图19是接着图18说明薄膜晶体管基板的制造方法的说明图。
图20是接着图19说明薄膜晶体管基板的制造方法的说明图。
图21是将实施方式3的薄膜晶体管基板的主要部分放大表示的俯视图。
图22是图21的A-A线的剖视图。
图23是图21的B-B线的剖视图。
图24是实施方式3的薄膜晶体管基板的制造方法的说明图，其中，(a)对应图21的A-A线的剖视图，(b)对应图21的B-B线的剖视图。
图25是接着图24说明薄膜晶体管基板的制造方法的说明图。
图26是接着图25说明薄膜晶体管基板的制造方法的说明图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。但是，本发明不限于以下实施方式，也可以是其他结构。其中，各实施方式中，对应的结构用相同的参照附图标记说明。
《实施方式1》
<液晶显示装置的结构>
图1和图2表示实施方式1的液晶显示装置10。液晶显示装置10包括相互相对配置的TFT基板20和对置基板30。两片基板20和30通过在它们的外围边缘部呈框状配置的密封件40粘接。而且，在两片基板20和30之间的被密封件40包围的空间中，设置有液晶层50作为显示层。液晶显示装置10具有在密封件40的内侧形成且呈矩阵状配置有多个像素的显示区域D，将其包围的区域成为边框区域。
(TFT基板)
图3～6表示实施方式1的TFT基板20。图3是TFT基板20的俯视图。TFT基板20在由玻璃基板等构成的基板21上层叠形成有：包括栅极电极22a、下部电极22b、端子22c和栅极线22gb、导电垫(transferpad，未图示)等的第一金属；由SiO2或SiO2与SiN的层叠体等构成的栅极绝缘膜23；由IGZO膜等构成的氧化物半导体膜24a～24b；包括构成源极部的源极金属25s和源极线25sb等的第二金属；由SiO2、SiN、透明绝缘性树脂等构成的保护膜26；由ITO(Indium Tin Oxide)膜等构成的像素电极28；和由聚酰亚胺膜等构成的取向膜(未图示)。
TFT基板20的边框区域的一部分中，TFT基板20比对置基板30突出地形成，成为用于安装安装部件等外部连接端子(未图示)的端子区域。在边框区域，形成用于对对置基板30的共用电极施加共用电位的导电垫(未图示)，各导电垫与端子区域中配置的导电总线(未图示)连接。
另外，在TFT基板20的与液晶层50相反一侧的表面上设置有偏光板(未图示)。
图4是图3的A-A线的剖视图。
如图4所示，栅极电极22a被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与栅极电极22a相对的位置配置形成有沟道部24ac的氧化物半导体膜24a，在氧化物半导体膜24a上隔着沟道部24ac相互分离地设置有源极部S和漏极部DR，由它们构成薄膜晶体管TR。
栅极电极22a包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。
源极部S包含在栅极绝缘膜23和氧化物半导体膜24a的上层设置的源极金属25s(第二金属)。
源极金属25s具有第一导电膜25sp、第二导电膜25sq和第三导电膜25sr依次层叠而成的结构。第一导电膜25sp例如包含钛(Ti)膜，厚度例如为50nm。第二导电膜25sq例如包含铝膜，厚度例如为100nm。第三导电膜25sr例如包含氮化钼(MoN)膜等高熔点金属膜，例如厚度为150nm。
漏极部DR包含氧化物半导体膜24a中露出到像素接触孔27a的表面的部分低电阻化而得的低电阻区域24ad。
低电阻区域24ad是氧化物半导体膜24a中包括露出到像素接触孔27a的表面的部分的部分被低电阻化处理，电阻率成为沟道部24ac的电阻率的1/10000000000～1/100程度的被赋予高导电性的部分。优选低电阻区域24ad包括氧化物半导体膜24a的表面，厚度为氧化物半导体膜24a的厚度的二分之一以下。低电阻区域24ad的电阻值不是均一的，例如，随着从氧化物半导体膜24a的表面向栅极绝缘膜23一侧，电阻逐渐增大。此外，图4中，为了方便，将低电阻区域24ad用线框划分表示为独立的区域，然而只要与氧化物半导体膜24a一体化的区域中的一部分成为低电阻区域24ad即可，不需要是独立的区域。
在保护膜26上设置有像素接触孔27a，从保护膜26表面到达氧化物半导体膜24a的低电阻区域24ad。像素接触孔27a的表面被像素电极28覆盖，像素电极28与作为漏极部DR的低电阻区域24ad电连接。
图5是图3的B-B线的剖视图。
如图5所示，下部电极22b被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与下部电极22b相对的位置配置有包含氧化物半导体的蚀刻阻挡层24b。而且，在覆盖蚀刻阻挡层24b的保护膜26上形成到达蚀刻阻挡层24b的辅助电容接触孔27b，使蚀刻阻挡层24b中包括露出到辅助电容接触孔27b的表面的部分的区域与其以外的部分相比低电阻化，从而形成低电阻区域24bt，由它们构成辅助电容元件CS。
下部电极22b包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。其中，下部电极22b与端子区域中设置的辅助电容端子TCs连接。
保护膜26上设置的辅助电容接触孔27b的表面被像素电极28覆盖，像素电极28与在蚀刻阻挡层24b设置的低电阻区域24bt接触而电连接。
图6是图3的C-C线的剖视图。
如图6所示，端子22c被栅极绝缘膜23和保护膜26覆盖。端子22c包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。
在栅极绝缘膜23和保护膜26上，以从保护膜26表面到达端子22c的方式设置有接触孔27c。接触孔27c的表面被像素电极28覆盖，像素电极28与端子22c电连接，构成栅极端子部TG。
其中，图6表示栅极端子部TG的剖面，而源极端子部TS也具有同样的剖面结构。
(对置基板)
对置基板30中，在显示区域D，在基板主体表面按每个像素配置有红色着色层、绿色着色层和蓝色着色层等各着色层，此处未图示。在各着色层22R、22G、22B的上层，设置例如由厚度100nm程度的ITO等构成的共用电极，进而，以覆盖共用电极的方式形成有取向膜。其中，各着色层包含红色、绿色、蓝色三种着色层，但是不限于此，例如，也可以包含红色、绿色、蓝色和黄色四种着色层。
另外，在对置基板30的与液晶层50相反的一侧的表面设置有偏光板(未图示)。
(密封件)
在TFT基板20与对置基板30之间的外围边缘部，以沿着边框区域呈环状延伸的方式配置有密封件40。而且，密封件40使TFT基板20与对置基板30相互粘接。
密封件40是以具有流动性的热固化性树脂或紫外线固化树脂等(例如丙烯酸类树脂或环氧类树脂)的粘接剂为主要成分的密封件原料通过加热或紫外线的照射而固化。密封件40中例如混入了导电性微珠，起到使共用电极与导电垫电连接的介质的作用。
(液晶层)
液晶层50由具有电光特性的向列型液晶材料等构成。
上述结构的液晶显示装置10中，按每个像素电极构成一个像素，各像素中，从栅极线22gb发送栅极信号使薄膜晶体管TR成为接通状态时，从源极线25sb发送源极信号通过源极部S(源极金属25s)和漏极部DR(低电阻区域24ad)，对像素电极28写入规定的电荷，在像素电极28与对置基板30的共用电极之间产生电位差，对包含液晶层50的液晶电容施加规定的电压。而且，液晶显示装置10中，利用液晶分子的取向状态根据该施加电压的大小而改变这一点，调整从外部入射的光的透过率，由此显示图像。
此外，以上说明了构成TFT基板20的源极金属25s等的第二金属具有第一导电膜25sp、第二导电膜25sq和第三导电膜25sr依次层叠的结构，但也可以是不具备第三导电膜25sr的结构(即，使第一导电膜25sp和第二导电膜25sq两层层叠的结构)，还可以为其他结构。
此外，以上说明了构成TFT基板20的源极金属25s等的第一金属的第二导电膜25sq是铝膜，但也可以是例如包含铝合金的膜、包含铜(Cu)或其合金的膜等。
<TFT基板的制造方法>
以下，使用图7～11说明制造本实施方式的TFT基板20的方法。
(形成第一金属、栅极绝缘膜、氧化物半导体膜)
首先，如图7(a)～(c)所示，在基板21上设置第一金属，形成栅极电极22a、下部电极22b、端子22c、栅极线22gb(参照图3)、导电垫(未图示)等。具体而言，使用例如溅射法连续层叠形成铝膜、钛膜和氮化钛膜后，使用光刻法使抗蚀剂图案残留在将成为栅极电极22a、下部电极22b、端子22c等的部分。然后，例如利用使用氯类的气体的干式蚀刻法(RIE法)对铝膜、钛膜和氮化钛膜的导电膜的层叠体进行蚀刻后，用抗蚀剂剥离液将抗蚀剂剥离。
接着，例如使用CVD法形成SiO2膜作为栅极绝缘膜23。
接着，形成氧化物半导体膜24a和蚀刻阻挡层24b。具体而言，例如使用溅射法等，形成IGZO膜等氧化物半导体膜后，使用光刻法使抗蚀剂图案残留在将成为氧化物半导体膜24a和蚀刻阻挡层24b的部分。然后，例如通过使用草酸液作为蚀刻剂的湿式蚀刻法对IGZO膜进行蚀刻后，用抗蚀剂剥离液将抗蚀剂剥离。
(形成第二金属)
接着，如图8(a)～(c)所示，形成源极金属25s。具体而言，使用例如溅射法连续层叠形成成为第一导电膜25sp的钛膜(厚度50nm程度)、成为第二导电膜25sq的铝膜(厚度150nm程度)和成为第三导电膜25sr的氮化钼膜(厚度100nm程度)后，使用光刻法使抗蚀剂图案残留在将成为源极金属25s的部分。然后，通过例如使用磷酸/醋酸/硝酸的混合酸液作为蚀刻剂的湿式蚀刻对第二导电膜和第三导电膜进行蚀刻，进而利用使用氯类的气体的干式蚀刻(RIE法)对作为第一导电膜的钛膜进行蚀刻后，用抗蚀剂剥离液将抗蚀剂剥离。
(形成保护膜、接触孔)
接着，如图9(a)～(c)所示，例如使用CVD法形成SiO2膜作为保护膜26。然后，通过对保护膜26进行干式蚀刻，形成像素接触孔27a、辅助电容接触孔27b和接触孔27c。具体而言，首先，在保护膜26上涂敷感光性的抗蚀剂后，使用光刻法，使抗蚀剂残留在将成为各接触孔27a～27c的部分以外的部分。然后，例如使用干式蚀刻法(RIE法)对保护膜26进行蚀刻，形成各接触孔27a～27c。此时，氧化物半导体膜24a、蚀刻阻挡层24b和端子22c作为蚀刻阻挡机构起作用。
(低电阻化处理)
接着，如图10(a)、(b)所示，通过对氧化物半导体膜24a和蚀刻阻挡层24b中分别露出到像素接触孔27a和辅助电容接触孔27b的表面的区域进行低电阻化处理，使包括该氧化物半导体膜24a和蚀刻阻挡层24b的露出面的部分低电阻化，形成低电阻区域24ad和24bt。作为低电阻化处理例如能够列举等离子体处理、真空退火处理等。例如在通过等离子体处理进行低电阻化处理的情况下，优选在例如氢气流量2000sccm、压强200Pa、RF电力1000W、温度250℃和处理时间30sec以上的等离子体处理条件下进行。此时，除了氢气，还能够使用NH3和SiH4等气体。或者，也可以在例如CF4气体流量270sccm、O2气体流量30sccm、压强7Pa、RF电力1000W和处理时间30sec以上的等离子体处理条件下进行等离子体处理。或者，也可以在例如SF6气体流量200sccm、O2气体流量200sccm、压强8Pa、RF电力600W、处理时间30sec以上的等离子体处理条件下进行等离子体处理。或者，优选在例如Cl2气体流量80sccm、BCl3气体流量120sccm、压强4Pa、RF电力1000W和处理时间30sec以上的条件下进行。此外，通过真空退火进行低电阻化处理的情况下，优选在温度250℃以上、压强500Pa以下和处理时间1分钟以上的真空退火条件下进行。通过该低电阻化处理，氧化物半导体膜24a的厚度的二分之一以下的厚度形成为电阻比氧化物半导体膜24a小的低电阻区域24ad。此外，蚀刻阻挡层24b的厚度的二分之一以下的厚度形成为电阻比蚀刻阻挡层24b小的低电阻区域24bt。通过使氧化物半导体膜24a的一部分低电阻化而形成的低电阻区域24ad成为漏极部DR。此外，通过使蚀刻阻挡层24b的一部分低电阻化而形成的低电阻区域24bt成为辅助电容元件CS的上部电极部。
其中，栅极端子部TG中，如图11(c)所示，对于接触孔27c不进行低电阻化处理。
(形成像素电极)
最后，如图11(a)～(c)所示，形成像素电极28。具体而言，首先，使用例如溅射法等形成ITO膜后，使用光刻法使抗蚀剂图案残留在将成为像素电极28的部分。然后，例如使用草酸液作为蚀刻剂对ITO膜进行蚀刻，用抗蚀剂剥离液将抗蚀剂剥离形成像素电极28。
如上所述地制作TFT基板20。其中，通过使以上述方法制成的TFT基板20和按每个像素形成有彩色滤光片的对置基板30相对配置并用密封件40贴合，向两片基板之间填充液晶材料形成液晶层50，由此能够得到液晶显示装置10。
(实施方式1的效果)
本实施方式的薄膜晶体管TR具有上述结构，由此像素电极28与漏极部DR直接接触而电连接，因此能够抑制像素电极28与漏极部DR发生接触不良。特别是在第二金属构成为第一导电膜和第二导电膜的层叠体，第二导电膜是铝膜的情况下，使漏极部DR包含漏极金属时，形成像素接触孔27a时作为第二导电膜的铝膜被氧化，表面被钝化膜覆盖，漏极金属与像素接触孔27a的表面设置的像素电极28可能发生接触不良，然而由于漏极部DR包含氧化物半导体膜24a的一部分低电阻化而得的低电阻区域24ad，所以不会产生该问题，能够获得良好的接触。
《实施方式2》
<液晶显示装置的结构>
实施方式2的液晶显示装置10与实施方式1同样地，包括相互相对配置的TFT基板20和对置基板30。两片基板20和30通过在它们的外围边缘部呈框状配置的密封件40粘接。而且，在两片基板20和30之间的被密封件40包围的空间中，设置有液晶层50作为显示层。液晶显示装置10具有在密封件40的内侧形成且呈矩阵状配置有多个像素的显示区域D，将其包围的区域成为边框区域。由于对置基板30、密封件40和液晶层50的结构等与实施方式1相同，因此省略说明。
(TFT基板)
图12～15表示实施方式2的TFT基板20。图12是TFT基板20的俯视图。TFT基板20在基板21上层叠形成第一金属(包括栅极电极22a、下部电极22b、端子22c和栅极线22gb、导电垫(未图示))、栅极绝缘膜23、氧化物半导体膜24a～24b、层间绝缘膜26A、第二金属(包括源极金属25s和源极线25sb)、保护膜26B、像素电极28和取向膜(未图示)。
图13是图12的A-A线的剖视图。
如图13所示，栅极电极22a被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与栅极电极22a相对的位置配置形成有沟道部24ac的氧化物半导体膜24a，在氧化物半导体膜24a上隔着沟道部24ac相互分离地设置有源极部S和漏极部DR。
栅极电极22a包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。
源极部S包含氧化物半导体膜24a中露出到源极接触孔27as的表面的部分低电阻化而得的低电阻区域24as，和在栅极绝缘膜23、氧化物半导体膜24a、层间绝缘膜26A的上层设置的源极金属25s。
低电阻区域24as是氧化物半导体膜24a中包括露出到源极接触孔27as的表面的部分的部分被低电阻化处理，电阻率成为沟道部24ac的电阻率的1/10000000000～1/100程度的被赋予高导电性的部分。优选低电阻区域24as包括氧化物半导体膜24a的表面，厚度为氧化物半导体膜24a的厚度的二分之一以下。低电阻区域24as的电阻值不是均一的，例如，随着从氧化物半导体膜24a的表面向栅极绝缘膜23一侧，电阻逐渐增大。此外，图13中，为了方便，将低电阻区域24as用线框划分表示为独立的区域，然而只要与氧化物半导体膜24a一体化的区域中的一部分成为低电阻区域24as即可，不需要是独立的区域。
源极金属25s包含第二金属，与实施方式1同样地，例如具有第一导电膜25sp、第二导电膜25sq和第三导电膜25sr依次层叠而成的结构。
漏极部DR包含氧化物半导体膜24a中露出到像素接触孔27ad的表面的部分低电阻化而得的低电阻区域24ad。
低电阻区域24ad是氧化物半导体膜24a中包括露出到像素接触孔27ad的表面的部分的部分被低电阻化处理，电阻率成为沟道部24ac的电阻率的1/10000000000～1/100程度的被赋予高导电性的部分。优选低电阻区域24ad包括氧化物半导体膜24a的表面，厚度为氧化物半导体膜24a的厚度的二分之一以下。低电阻区域24ad的电阻值不是均一的，例如，随着从氧化物半导体膜24a的表面向栅极绝缘膜23一侧，电阻逐渐增大。此外，图13中，为了方便，将低电阻区域24ad用线框划分表示为独立的区域，然而只要与氧化物半导体膜24a一体化的区域中的一部分成为低电阻区域24ad即可，不需要是独立的区域。
在层间绝缘膜26A和保护膜26B上设置有像素接触孔27ad，从保护膜26B表面到达氧化物半导体膜24a的低电阻区域24ad。像素接触孔27ad的表面被像素电极28覆盖，像素电极28与作为漏极部DR的低电阻区域24ad电连接。
本实施方式的薄膜晶体管TR具有上述结构，像素电极28与漏极部DR直接接触而电连接，所以能够抑制像素电极28与漏极部DR发生接触不良。特别是在第二金属构成为第一导电膜、第二导电膜、第三导电膜的层叠体，第二导电膜是铝膜的情况下，当通过形成漏极金属而设置漏极部DR时，形成像素接触孔27a时作为第二导电膜的铝膜被氧化，表面被钝化膜覆盖，漏极金属与在像素接触孔27a的表面设置的像素电极28可能发生接触不良，然而由于漏极部DR包含氧化物半导体膜24a的一部分低电阻化而得的低电阻区域24ad，所以不会产生该问题，能够获得良好的接触。
图14是图12的B-B线的剖视图。
如图14所示，下部电极22b被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与下部电极22b相对的位置，配置有包含氧化物半导体的蚀刻阻挡层24b。然后，在覆盖蚀刻阻挡层24b的层间绝缘膜26A和保护膜26B形成有到达蚀刻阻挡层24b的辅助电容接触孔27b。蚀刻阻挡层24b中包括露出到辅助电容接触孔27b的表面的部分的区域与其以外的部分相比低电阻化而形成低电阻区域24bt，由它们构成辅助电容元件CS。
下部电极22b包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。其中，下部电极22b与端子区域中设置的辅助电容端子TCs连接。
在层间绝缘膜26A和保护膜26B上设置辅助电容接触孔27b，从保护膜26B表面到达蚀刻阻挡层24b的低电阻区域24bt。辅助电容接触孔27b的表面被像素电极28覆盖，像素电极28与低电阻区域24bt电连接。
图15是图12的C-C线的剖视图。
如图15所示，端子22c被栅极绝缘膜23、层间绝缘膜26A和保护膜26B覆盖。端子22c包含第一金属，例如，具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。
在栅极绝缘膜23、层间绝缘膜26A和保护膜26B上，以从保护膜26B表面到达端子22c的方式设置有接触孔27c。接触孔27c的表面被像素电极28覆盖，像素电极28与端子22c电连接，构成栅极端子部TG。
另外，图15表示栅极端子部TG的剖面，而源极端子部TS也具有同样的剖面结构。
上述结构的液晶显示装置10构成为：按每个像素电极构成一个像素，各像素中，从栅极线22gb发送栅极信号使薄膜晶体管TR成为接通状态时，从源极线25sb发送源极信号通过源极部S(低电阻区域24as和源极金属25s)和漏极部DR(低电阻区域24ad)，对像素电极28写入规定的电荷，像素电极28与对置基板30的共用电极之间产生电位差，对包含液晶层50的液晶电容施加规定的电压。而且，液晶显示装置10中，利用液晶分子的取向状态根据该施加电压的大小而改变这一点，调整从外部入射的光的透过率，由此显示图像。
另外，以上说明了构成TFT基板20的源极金属25s等的第二金属具有第一导电膜25sp、第二导电膜25sq和第三导电膜25sr依次层叠的结构，但也可以是不具备第三导电膜25sr的结构(即，使第一导电膜25sp和第二导电膜25sq两层层叠的结构)，还可以为其他结构。
此外，以上说明了构成TFT基板20的源极金属25s等的第一金属的第二导电膜25sq是铝膜，但也可以是例如包含铝合金的膜、包含铜(Cu)或其合金的膜等。
<TFT基板的制造方法>
以下，使用图16～20说明制造本实施方式的TFT基板20的方法。
(形成第一金属、栅极绝缘膜、氧化物半导体膜、层间绝缘膜)
首先，如图16(a)～(c)所示，在基板21上，设置例如包含铝膜、钛膜和氮化钛膜的层叠体的第一金属，形成栅极电极22a、下部电极22b、端子22c等。
接着，例如使用CVD法形成SiO2膜作为栅极绝缘膜23。
接着，形成氧化物半导体膜24a和蚀刻阻挡层24b。具体而言，例如使用溅射法等形成IGZO膜等氧化物半导体膜后，使用光刻法，使抗蚀剂图案残留在将成为氧化物半导体膜24a和蚀刻阻挡层24b的部分。然后，例如通过使用草酸液作为蚀刻剂的湿式蚀刻法对IGZO膜进行蚀刻后，用抗蚀剂剥离液将抗蚀剂剥离。
进而，以覆盖氧化物半导体膜24a和蚀刻阻挡层24b的方式，在栅极绝缘膜23的上层例如使用CVD法形成SiO2膜作为层间绝缘膜26A。
(形成接触孔、第一低电阻化处理)
接着，如图17(a)所示，通过对层间绝缘膜26A进行干式蚀刻，形成到达氧化物半导体膜24a的源极接触孔27as。然后，通过对氧化物半导体膜24a中露出到源极接触孔27as的表面的部分进行低电阻化处理，使包括该氧化物半导体膜24a的露出面的部分低电阻化，形成低电阻区域24as。低电阻化处理能够通过与实施方式1中列举的低电阻化处理同样的方法执行。通过该低电阻化处理，氧化物半导体膜24a的厚度的二分之一以下的厚度形成为电阻比氧化物半导体膜24a小的低电阻区域24ad。通过使氧化物半导体膜24a的一部分低电阻化而形成的低电阻区域24as成为源极部S。
另外，如图17(b)、(c)所示，在成为辅助电容元件CS和栅极端子部TG的区域，在该时刻不进行接触孔的形成。
(形成第二金属)
接着，如图18(a)所示，以覆盖源极接触孔27as的表面的方式形成源极金属25s。源极金属25s与实施方式1同样地，能够如下这样形成，即，使用例如溅射法连续层叠形成成为第一导电膜25sp的钛膜(厚度50nm程度)、成为第二导电膜25sq的铝膜(厚度150nm程度)和成为第三导电膜25sr的氮化钼膜(厚度100nm程度)后，使用光刻法使抗蚀剂图案残留在包括源极金属25s的部分，例如，通过使用磷酸/醋酸/硝酸的混合酸液作为蚀刻剂的湿式蚀刻对第二导电膜和第三导电膜进行蚀刻，进而利用使用氯类的气体的干式蚀刻(RIE法)对作为第一导电膜的钛膜进行蚀刻后，用抗蚀剂剥离液将抗蚀剂剥离。
另外，与源极金属25s的形成同时形成源极线25sb等包含第二金属的结构。如图18(b)、(c)所示，在成为辅助电容元件CS和栅极端子部TG的区域，不进行第二金属的形成。
(形成保护膜和接触孔、第二低电阻化处理)
接着，如图19(a)～(c)所示，使用例如CVD法形成SiO2膜作为保护膜26B。然后，通过对保护膜26B和层间绝缘膜26A同时进行干式蚀刻，形成像素接触孔27ad、辅助电容接触孔27b、接触孔27c。然后，如图19(a)、(b)所示，通过对氧化物半导体膜24a和蚀刻阻挡层24b中分别露出到像素接触孔27ad和辅助电容接触孔27b的表面的区域进行低电阻化处理，使包括该氧化物半导体膜24a和蚀刻阻挡层24b的露出面的部分低电阻化，形成低电阻区域24ad和24bt。通过该低电阻化处理，氧化物半导体膜24a的厚度的二分之一以下的厚度形成为电阻比氧化物半导体膜24a小的低电阻区域24ad。此外，蚀刻阻挡层24b的厚度的二分之一以下的厚度形成为电阻比蚀刻阻挡层24b小的低电阻区域24bt。通过使氧化物半导体膜24a的一部分低电阻化而形成的低电阻区域24ad成为漏极部DR。此外，通过使蚀刻阻挡层24b的一部分低电阻化而形成的低电阻区域24bt成为辅助电容元件CS的上部电极部。
(形成像素电极)
最后，如图20(a)～(c)所示，与实施方式1同样地形成像素电极28。
如上所述地制作TFT基板20。另外，通过使以上述方法制成的TFT基板20和按每个像素形成有彩色滤光片的对置基板30相对配置并通过密封件40贴合，向两片基板之间填充液晶材料形成液晶层50，能够得到液晶显示装置10。
(实施方式2的效果)
本实施方式的薄膜晶体管TR与实施方式1同样地，由于像素电极28与漏极部DR直接接触而电连接，所以能够抑制像素电极28与漏极部DR发生接触不良。
此外，除了实施方式1中获得的效果以外，根据实施方式2的结构，通过使源极部S包含低电阻区域24as和源极金属25s，即使减小源极金属24as的电极面积也能够在低电阻区域24as确保源极部S的接触，能够获得良好的接触。从而，根据实施方式2的结构，通过减小源极金属24as的电极面积能够获得开口率提高的效果。
《实施方式3》
<液晶显示装置的结构>
实施方式3的液晶显示装置10与实施方式1同样地包括相互相对配置的TFT基板20和对置基板30。两片基板20和30通过在它们的外围边缘部呈框状配置的密封件40粘接。在两片基板20和30之间的被密封件40包围的空间中，设置有液晶层50作为显示层。液晶显示装置10具有在密封件40的内侧形成且呈矩阵状配置有多个像素的显示区域D，将其包围的区域成为边框区域。由于对置基板30、密封件40和液晶层50的结构等与实施方式1相同，因此省略说明。
(TFT基板)
图21～23表示实施方式3的TFT基板20。图21是TFT基板20的俯视图。TFT基板20与实施方式1同样地，在基板21上层叠形成第一金属(包括栅极电极22a、下部电极22b、端子22c和栅极线22gb、导电垫(未图示)等)、栅极绝缘膜23、氧化物半导体膜24a～24b、第二金属(包括源极金属25s、漏极金属25d、上部金属25b和源极线25sb等)、保护膜26、像素电极28和取向膜(未图示)。
图22是图21的A-A线的剖视图。
如图22所示，栅极电极22a被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与栅极电极22a相对的位置配置形成有沟道部24ac的氧化物半导体膜24a，在氧化物半导体膜24a上隔着沟道部24ac相互分离地设置有源极部S和漏极部DR。
栅极电极22a包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。
源极部S包含在栅极绝缘膜23和氧化物半导体膜24a的上层设置的源极金属25s。
源极金属25s包含第二金属，与实施方式1同样地，例如具有第一导电膜25sp、第二导电膜25sq和第三导电膜25sr依次层叠而成的结构。
漏极部DR包含氧化物半导体膜24a中露出到像素接触孔27a的表面的部分低电阻化而得的低电阻区域24ad。
低电阻区域24ad是氧化物半导体膜24a中包括露出到像素接触孔27a的表面的部分的部分被低电阻化处理，电阻率成为沟道部24ac的电阻率的1/10000000000～1/100程度的被赋予高导电性的部分。优选低电阻区域24ad包括氧化物半导体膜24a的表面，厚度为氧化物半导体膜24a的厚度的二分之一以下。低电阻区域24ad的电阻值不是均一的，例如，随着从氧化物半导体膜24a的表面向栅极绝缘膜23一侧，电阻逐渐增大。此外，图4中，为了方便，将低电阻区域24ad用线框划分表示为独立的区域，然而只要与氧化物半导体膜24a一体化的区域中的一部分成为低电阻区域24ad即可，不需要是独立的区域。
在氧化物半导体膜24a的上层，设置有漏极金属25d。漏极金属25d与源极金属25s设置在同一层，例如具有包含钛膜的第一导电膜25dp、包含铝膜的第二导电膜25dq和包含氮化钼膜的第三导电膜25dr依次层叠而成的结构。
在保护膜26上，设置有贯通漏极金属25d到达氧化物半导体膜24a的像素接触孔27a。像素接触孔27a的表面被像素电极28覆盖，像素电极28与作为漏极部DR的低电阻区域24ad电连接。
本实施方式的薄膜晶体管TR具有上述结构，像素电极28与漏极部DR直接接触而电连接，因此能够抑制像素电极28与漏极部DR发生接触不良。特别是在漏极金属25d构成为第一导电膜25dp、第二导电膜25dq和第三导电膜25dr的层叠体，第二导电膜25dq是铝膜的情况下，铝膜被氧化，表面被钝化膜覆盖，所以有可能漏极金属25d与像素电极28不能充分导通而变得接触不良。但是，漏极部DR包含氧化物半导体膜24a的一部分低电阻化而得的低电阻区域24ad，因此能够在低电阻区域24ad确保像素电极28与漏极部DR的导通，获得良好的接触。
图23是图21的B-B线的剖视图。
如图23所示，下部电极22b被栅极绝缘膜23覆盖，在栅极绝缘膜23上在与下部电极22b相对的位置，配置有包含氧化物半导体的蚀刻阻挡层24b。在蚀刻阻挡层24b的上层设置有上部金属25b。然后，在覆盖蚀刻阻挡层24b的保护膜26上，形成贯通上部金属25b到达蚀刻阻挡层24b的辅助电容接触孔27b，使蚀刻阻挡层24b中包括露出到辅助电容接触孔27b的表面的部分的区域，与其以外的部分相比低电阻化而形成为低电阻区域24bt，由它们构成辅助电容元件CS。
下部电极22b包含第一金属，例如具有铝膜、钛膜和氮化钛膜从下至上依次层叠而成的结构。其中，下部电极22b与端子区域中设置的辅助电容端子TCs连接。
上部金属25b与源极金属25s和漏极金属25d设置在同一层，例如具有包含钛膜的第一导电膜25dp、包含铝膜的第二导电膜25dq、包含氮化钼膜的第三导电膜25dr依次层叠而成的结构。
保护膜26上设置的辅助电容接触孔27b的表面被像素电极28覆盖，像素电极28与蚀刻阻挡层24b上设置的低电阻区域24bt接触而电连接。
另外，栅极端子部TG和源极端子部TS的剖面虽没有图示，但具有与实施方式1的栅极端子部TG的剖面(图6)同样的结构。
上述结构的液晶显示装置10构成为：按照每个像素电极构成一个像素，各像素中，从栅极线22gb发送栅极信号使薄膜晶体管TR成为接通状态时，从源极线25sb发送源极信号通过源极部S(源极金属25s)和漏极部DR(低电阻区域24ad)，对像素电极28写入规定的电荷，像素电极28与对置基板30的共用电极之间产生电位差，对包含液晶层50的液晶电容施加规定的电压。而且，液晶显示装置10中，利用液晶分子的取向状态根据该施加电压的大小而改变这一点，调整从外部入射的光的透过率，由此显示图像。
另外，以上说明了构成TFT基板20的源极金属25s和漏极金属25d、上部金属25b等的第二金属具有第一导电膜25sp、25dp、25bp、第二导电膜25sq、25dq、25bq和第三导电膜25sr、25dr、25br依次层叠的结构，但也可以是不具备第三导电膜25sr、25dr、25br的结构(即，使第一导电膜25sp、25dp、25bp、第二导电膜25sq、25dq、25bq这两层层叠的结构)，还可以是其他结构。
此外，以上说明了构成TFT基板20的源极金属25s和漏极金属25d、上部金属25b等的第一金属的第二导电膜25sq、25dq、25bq是铝膜，但也可以是例如包含铝合金的膜、包含铜(Cu)或其合金的膜等。
<TFT基板的制造方法>
以下，使用图24～图26说明制造本实施方式的TFT基板20的方法。
(形成第一金属、栅极绝缘膜、氧化物半导体膜、第二金属)
首先，如图24(a)、(b)所示，在基板21上设置例如包含铝膜、钛膜和氮化钛膜的层叠体的第一金属，形成栅极电极22a、下部电极22b等。
接着，例如使用CVD法形成SiO2膜作为栅极绝缘膜23。
接着，形成氧化物半导体膜24a和蚀刻阻挡层24b。
接着，以在栅极绝缘膜23和氧化物半导体膜24a的上层形成源极金属25s和漏极金属25d，在栅极绝缘膜23和蚀刻阻挡层24b的上层形成上部金属25b的方式，形成包含第一导电膜、第二导电膜和第三导电膜的层叠体的第二金属。此时，与源极金属25s、漏极金属25d、上部金属25b同时以成为形成源极线25sb等的图案的方式形成第二金属。
(形成保护膜和接触孔、低电阻化处理)
接着，如图25(a)、(b)所示，例如使用CVD法形成SiO2膜作为保护膜26。然后，通过对保护膜26进行干式蚀刻，形成像素接触孔27a、辅助电容接触孔27b、接触孔27c(参照图21)。然后，通过对氧化物半导体膜24a和蚀刻阻挡层24b中分别露出到像素接触孔27a和辅助电容接触孔27b的表面的区域进行低电阻化处理，使包括该氧化物半导体膜24a和蚀刻阻挡层24b的露出面的部分低电阻化，形成低电阻区域24ad和24bt。低电阻化处理能够通过与实施方式1列举的低电阻化处理同样的方法执行。通过该低电阻化处理，氧化物半导体膜24a的厚度的二分之一以下的厚度形成为电阻比氧化物半导体膜24a小的低电阻区域24ad。此外，蚀刻阻挡层24b的厚度的二分之一以下的厚度形成为电阻比蚀刻阻挡层24b小的低电阻区域24bt。通过使氧化物半导体膜24a的一部分低电阻化而形成的低电阻区域24ad，成为漏极部DR。此外，通过使蚀刻阻挡层24b的一部分低电阻化而形成的低电阻区域24bt，成为辅助电容元件CS的上部电极部。
(形成像素电极)
最后，如图26(a)、(b)所示，与实施方式1同样地形成像素电极28。
如上所述地制作TFT基板20。另外，通过使以上述方法制成的TFT基板20和按每个像素形成有彩色滤光片的对置基板30相对配置并用密封件40贴合，向两片基板之间填充液晶材料形成液晶层50，能够得到液晶显示装置10。
(实施方式3的效果)
本实施方式的薄膜晶体管TR，即使漏极金属25d的表面的导电性能劣化，也与实施方式1同样地使像素电极28与漏极部DR直接接触而电连接，所以能够抑制像素电极28与漏极部DR发生接触不良。
此外，除了实施方式1中获得的效果以外，根据实施方式3的结构，由于在漏极部DR设置有漏极金属25d，在辅助用电容元件CS设置有上部金属25b，形成像素接触孔27a和辅助电容接触孔27b时，漏极金属25d和上部金属25b能够抑制保护膜26被过度蚀刻。结果，能够抑制氧化物半导体膜24a受到等离子体损伤，或被细微地蚀刻。
产业上的利用可能性
本发明对于薄膜晶体管基板和具备它的液晶显示装置是有用的。
附图标记说明
TR    薄膜晶体管
D     漏极部
S     源极部
10    液晶显示装置
20    薄膜晶体管基板(TFT基板)
21    基板
22a   栅极电极
23    栅极绝缘膜
24a   氧化物半导体膜
24ac  沟道部
25a   氧化物半导体膜
25sp  第一导电膜
25sq  第二导电膜
25sr  第三导电膜
25s   源极金属
26、26B     保护膜
26A   层间绝缘膜
27a、27ad   像素接触孔
27as  源极接触孔
28    像素电极
30    对置基板
50    液晶层

Claims (7)

1.一种薄膜晶体管基板，其特征在于，包括：
基板；
薄膜晶体管，其具有在所述基板上设置的栅极电极、以覆盖该栅极电极的方式设置的栅极绝缘膜、在该栅极绝缘膜上在与所述栅极电极相对的位置形成有沟道部的氧化物半导体膜、以及隔着所述沟道部相互分离地配置的源极部和漏极部；
以覆盖所述薄膜晶体管的方式设置且具有到达所述漏极部的像素接触孔的保护膜；和
在所述保护膜上设置且通过像素接触孔与所述漏极部电连接的像素电极，
所述源极部包含在所述栅极绝缘膜和所述氧化物半导体膜的上层设置的源极金属，
所述漏极部包含低电阻区域，该低电阻区域是所述氧化物半导体膜中包括与所述栅极绝缘膜一侧相反的一侧的表面的一部分氧化物半导体膜低电阻化而得的。
2.如权利要求1所述的薄膜晶体管基板，其特征在于：
构成所述漏极部的低电阻区域的厚度为所述氧化物半导体膜的二分之一以下。
3.如权利要求1或2所述的薄膜晶体管基板，其特征在于：
在所述栅极绝缘膜和所述氧化物半导体膜的上层且在所述保护膜的下层，还设置有层间绝缘膜，
构成所述源极部的源极金属，在所述层间绝缘膜的上层形成，
所述层间绝缘膜中形成从该层间绝缘膜表面到达所述氧化物半导体膜的源极接触孔，并且在该源极接触孔的表面形成所述源极金属，由此该源极金属与所述氧化物半导体膜电连接，
所述氧化物半导体膜中包括与所述源极金属接触的表面的一部分氧化物半导体膜形成为已低电阻化的低电阻区域。
4.如权利要求1～3中任一项所述的薄膜晶体管基板，其特征在于：
所述源极金属包括从所述栅极绝缘膜一侧起依次层叠有第一导电膜和包含铝的第二导电膜的结构。
5.如权利要求4所述的薄膜晶体管基板，其特征在于：
所述第一导电膜包含高熔点金属膜。
6.如权利要求4或5所述的薄膜晶体管基板，其特征在于：
所述源极金属在所述第二导电膜的与所述第一导电膜相反的一侧还层叠有第三导电膜。
7.一种液晶显示装置，其特征在于，包括：
权利要求1～6中任一项所述的薄膜晶体管基板；
与所述薄膜晶体管基板相对配置的对置基板；和
在所述薄膜晶体管基板与所述对置基板之间设置的液晶层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814481A (zh) * 2013-12-10 2016-07-27 夏普株式会社 半导体装置及其制造方法
CN107078165A (zh) * 2014-09-10 2017-08-18 夏普株式会社 半导体装置、液晶显示装置和半导体装置的制造方法
CN108417579A (zh) * 2018-01-19 2018-08-17 南京中电熊猫液晶显示科技有限公司 一种显示基板及其制造方法
CN108470721A (zh) * 2018-03-19 2018-08-31 深圳市华星光电技术有限公司 阵列基板的制作方法
CN108701719A (zh) * 2016-02-22 2018-10-23 夏普株式会社 半导体装置和半导体装置的制造方法
CN111146213A (zh) * 2020-02-11 2020-05-12 武汉华星光电技术有限公司 显示面板

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101836532B1 (ko) * 2009-09-04 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI613822B (zh) 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN102651317B (zh) * 2011-12-28 2015-06-03 京东方科技集团股份有限公司 金属氧化物半导体表面处理方法和薄膜晶体管的制备方法
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN103094354B (zh) * 2013-01-28 2015-08-12 合肥京东方光电科技有限公司 阵列基板及其制造方法、显示装置
CN103208506A (zh) * 2013-03-28 2013-07-17 京东方科技集团股份有限公司 阵列基板、显示装置及制作方法
US9231002B2 (en) * 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6128961B2 (ja) * 2013-05-30 2017-05-17 三菱電機株式会社 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法
US10204973B2 (en) 2014-01-15 2019-02-12 Joled Inc. Display device and thin-film transistors substrate
CN104241299B (zh) * 2014-09-02 2017-02-15 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及结构
DE112016001956T5 (de) 2015-04-28 2018-01-11 Mitsubishi Electric Corporation Transistor, dünnschicht-transistorsubstrat und flüssigkristallanzeigeeinrichtung
CN107851668B (zh) 2015-07-27 2021-08-06 夏普株式会社 半导体装置及其制造方法
WO2017090477A1 (ja) * 2015-11-24 2017-06-01 シャープ株式会社 半導体装置および半導体装置の製造方法
WO2017145939A1 (ja) * 2016-02-24 2017-08-31 シャープ株式会社 薄膜トランジスタ基板及び表示パネル
US20190081076A1 (en) * 2016-03-04 2019-03-14 Sharp Kabushiki Kaisha Thin film transistor substrate and display panel
US10991729B2 (en) * 2016-06-23 2021-04-27 Sharp Kabushiki Kaisha Active matrix substrate, optical shutter substrate, display device, and method for manufacturing active matrix substrate
JP2019040026A (ja) 2017-08-24 2019-03-14 株式会社ジャパンディスプレイ 表示装置
CN110224003B (zh) * 2018-03-01 2023-06-09 天马日本株式会社 显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123259A (zh) * 2006-08-08 2008-02-13 三菱电机株式会社 薄膜晶体管衬底、薄膜晶体管的制造方法以及显示装置
US20090322998A1 (en) * 2008-06-25 2009-12-31 Lg Display Co., Ltd. Liquid crystal display device having minimized display area
US20100072467A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100127266A1 (en) * 2008-11-19 2010-05-27 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
US20100134397A1 (en) * 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163223A (ja) * 2001-09-13 2003-06-06 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法
JP2003149681A (ja) * 2002-07-18 2003-05-21 Seiko Epson Corp 液晶パネル用基板、液晶パネル及び投射型表示装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
KR101763660B1 (ko) * 2009-12-18 2017-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 구동 방법
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123259A (zh) * 2006-08-08 2008-02-13 三菱电机株式会社 薄膜晶体管衬底、薄膜晶体管的制造方法以及显示装置
US20090322998A1 (en) * 2008-06-25 2009-12-31 Lg Display Co., Ltd. Liquid crystal display device having minimized display area
US20100072467A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100127266A1 (en) * 2008-11-19 2010-05-27 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
US20100134397A1 (en) * 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814481A (zh) * 2013-12-10 2016-07-27 夏普株式会社 半导体装置及其制造方法
CN105814481B (zh) * 2013-12-10 2018-09-18 夏普株式会社 半导体装置及其制造方法
CN107078165A (zh) * 2014-09-10 2017-08-18 夏普株式会社 半导体装置、液晶显示装置和半导体装置的制造方法
CN107078165B (zh) * 2014-09-10 2020-10-02 夏普株式会社 半导体装置、液晶显示装置和半导体装置的制造方法
CN108701719A (zh) * 2016-02-22 2018-10-23 夏普株式会社 半导体装置和半导体装置的制造方法
CN108417579A (zh) * 2018-01-19 2018-08-17 南京中电熊猫液晶显示科技有限公司 一种显示基板及其制造方法
CN108470721A (zh) * 2018-03-19 2018-08-31 深圳市华星光电技术有限公司 阵列基板的制作方法
CN108470721B (zh) * 2018-03-19 2021-05-25 Tcl华星光电技术有限公司 阵列基板的制作方法
CN111146213A (zh) * 2020-02-11 2020-05-12 武汉华星光电技术有限公司 显示面板
CN111146213B (zh) * 2020-02-11 2022-11-01 武汉华星光电技术有限公司 显示面板

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Publication number Publication date
KR20130138722A (ko) 2013-12-19
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CN103053014B (zh) 2016-03-16
KR101609033B1 (ko) 2016-04-04
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US9069219B2 (en) 2015-06-30
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