CN103051422B - 信号间延迟处理方法及装置 - Google Patents

Abstract

本发明公开了一种信号间延迟处理方法及装置，该方法包括：确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，N个内插相位在预设的一个时钟单位之内；根据误码率，确定每一路串行数字所对应的内插相位，其中，采样时钟位置在预设的一个时钟单位之内；使用每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。通过本发明，提高了数据传输的可靠性。

Description

信号间延迟处理方法及装置

技术领域

本发明涉及通信领域，具体而言，涉及一种信号间延迟处理方法及装置。

背景技术

网络和汇聚是100G以及超100G发展的主要驱动力，提高汇聚容量可以应对不断增长的业务需求。

目前40G光传输系统主要采用自相干接收方式，限制了偏振复用技术的应用。为了提高传输性能，100G光传输系统采用了偏振复用差分正交相移键控（PolarizationMultiplexed-Differential Quadrature Reference Phase Shift Keying，简称为PM-DQPSK）调制方式，发射端分为偏振复用以及DQPSK调制两部分，接收端分为偏振解复用以及差分正交相移键控（Differential Quadrature Reference Phase Shift Keying，简称为PM-DQPSK）DQPSK解调两部分。

图1为100G光传输系统接收端偏振解复用及解调的示意图，由相干接收和数字信号处理共同完成。100G光信号经过相干接收后产生偏振态X和Y的I路、Q路信号（Ix、Iy、Qx、Qy），完成光电转换；之后经过ADC转换产生数字信号送给多路serdes（串并转换器），完成模数转换以及串并转换；之后并行数据经过解复用以及解调处理。

上述实现方案中解复用以及解调处理要求偏振态X和Y以及同一偏振态I路和Q路数据严格对齐。但是相干接收产生的偏振态X和Y的I路、Q路信号经过ADC采样后送给多路serdes的数据会存在符号间的延迟，这会导致解复用以及解调算法的处理结果不正确。

针对相关技术中信号间的延迟导致数据解复用结果不正确的问题，目前尚未提出有效的解决方案。

发明内容

针对信号间的延迟导致数据解复用结果不正确的问题，本发明提供了一种信号间延迟处理方法及装置，以解决该问题。

根据本发明的一个方面，提供了一种信号间延迟处理方法，包括：确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；根据所述误码率，确定所述每一路串行数字所对应的内插相位；使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。

优选地，根据所述误码率，确定所述每一路串行数字所对应的采样时钟包括：确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字信号所对应的采样时钟。

优选地，在使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整之后，还包括：对所述多路串行数字信号进行串并转换。

优选地，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。

优选地，所述恢复时钟为模数转换器（Analog to Digital Converter，简称为ADC）输出数据的同源时钟和预设参考时钟确定的时钟。

根据本发明的另一方面，提供了一种信号间延迟处理装置，包括：第一确定模块，用于确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；第二确定模块，用于根据所述误码率，确定所述每一路串行数字信号所对应的内插相位；调整模块，用于使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。

优选地，所述第二确定模块用于确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字所对应的采样时钟。

优选地，上述装置还包括：转换模块，用于对所述多路串行数字信号进行串并转换。

优选地，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。

优选地，所述恢复时钟为ADC输出数据的同源时钟和预设参考时钟确定的时钟。

通过本发明，采用确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，该N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，该N个内插相位在预设的一个时钟单位之内；根据该误码率，确定该每一路串行数字信号所对应的内插相位；使用该每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整，使得每一路串行数字信号的时钟的准确度比较高，解决了信号间的延迟导致数据解复用结果不正确的问题，进而达到了提高数据解码准确率的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的100G光传输系统接收端偏振解复用及解调实现方式的示意图；

图2是根据本发明实施例的信号间延迟处理方法的流程图；

图3是根据本发明实施例的信号间延迟处理装置的结构框图；

图4是根据本发明实施例的信号间延迟处理装置的优选的结构框图；

图5是根据本发明优选实施例的信号间延迟处理方法的示意图；

图6是根据本发明实施例的时钟相位与误码率关系的示意图一；

图7是根据本发明实施例的时钟相位与误码率关系的示意图二；

图8是根据本发明实施例的100吉以太网（Gigabit Ethernet，简称为GE）业务经相干接收后多路数据延迟对齐方法的示意图；以及

图9是根据本发明实施例的光转发单元（Optical transponde Unit，简称为OTU）4业务经相干接收后多路数据延迟对齐方法的示意图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本实施例提供了一种信号间延迟处理方法的流程图，图2是根据本发明实施例的信号间延迟处理方法的流程图，包括如下的步骤S202至步骤S206。

步骤S202：确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，该N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，该N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数。

步骤S204：根据该误码率，确定每一路串行数字信号所对应的内插相位。

步骤S206：使用每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。

通过上述步骤，确定多路串行数字信号中的每一路串行数字信号在N个采样时钟的误码率，根据该误码率确定该路串行数字信号所对应的内插相位，然后使用该内插相位对该路串行数字信号的时钟进行调整，实现了串行数字信号传输过程中导致的符号间非整数倍延迟的校正，提高了数字信号传输的准确率，及满足了后续解复用及解调算法的要求。

在实施时，在误码率比较小时，选择该比较小的误码率所对应的采样时钟作为新的采样时钟，为了提高时钟的精准度，可以确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字信号所对应的采样时钟。

作为一个较优的实施方式，在步骤S206之后，还可以对该多路串行数字信号进行串并转换。该优选实施例在串行数字信号恢复后转换为并行数据传输，提高了数据传输的效率。

在实施时，N个内插相位在该一个预设的时钟单位之内可以按照多种方式进行分布，例如：等差、随机分布等等。为了提高确定内插相位的准确度，可以采用该N个内插相位在该预设的一个时钟单位之内是均匀分布的。

作为一个较优的实施方式，该恢复时钟为ADC输出数据的同源时钟和预设参考时钟确定的时钟。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

在另外一个实施例中，还提供了一种信号间延迟处理软件，该软件用于执行上述实施例及优选实施例中描述的技术方案。

在另外一个实施例中，还提供了一种存储介质，该存储介质中存储有上述信号间延迟处理软件，该存储介质包括但不限于：光盘、软盘、硬盘、可擦写存储器等。

本发明实施例还提供了一种信号间延迟处理装置，该信号间延迟处理装置可以用于实现上述信号间延迟处理方法及优选实施方式，已经进行过说明的，不再赘述，下面对该信号间延迟处理装置中涉及到的模块进行说明。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的系统和方法较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。

图3是根据本发明实施例的信号间延迟处理装置的结构框图，如图3所示，该装置包括：第一确定模块32、第二确定模块34和调整模块36，下面对上述结构进行详细描述。

第一确定模块32，用于确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，该N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，该N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；第二确定模块34，连接至第一确定模块32，用于根据第一确定模块32确定的误码率，确定该每一路串行数字信号所对应的内插相位，其中，该采样时钟位置在预设的一个时钟单位之内；调整模块36，连接至第二确定模块34，用于使用第二确定模块34，确定的每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。

优选地，第二确定模块34用于确定该误码率中的最小值对应的采样时钟为该每一路串行数字信号所对应的采样时钟。

优选地，该N个内插相位在该预设的一个时钟单位之内是均匀分布的。

优选地，该恢复时钟为ADC输出数据的同源时钟和预设参考时钟确定的时钟。

图4是根据本发明优选实施例的信号间延迟处理方法的流程图，如图4所示，该装置还包括转换模块42，用于对该多路串行数字信号进行串并转换。

下面将结合优选实施例进行说明，以下优选实施例结合了上述实施例及优选实施方式。

优选实施例一

本优选实施例提供了一种符号间非整数倍延迟调整的方法，该方法包括如下步骤S302至步骤S310。

步骤S302：经相干接收产生的多路电信号送给ADC进行采样，每一路电信号对应一路ADC。

步骤S304：多路ADC采样后的数字信号送给多通道serdes进行数据串并转换以及时钟恢复。

步骤S306：将serdes的时钟恢复单元（Digital Clock Recovery，简称为CDR）强制锁定在与ADC输出数据同源的参考时钟上。serdes的CDR恢复出两个时钟：一个高速恢复时钟，时钟频率为serdes速率的二分之一，用于对serdes的串行输入数据进行采样；一个低速恢复时钟，时钟频率与serdes的速率以及并行数据位宽设置有关，用于对serdes的并行输出数据进行后续逻辑处理。

步骤S308：ADC采样数据送给serdes的传输链路中产生的符号间非整数倍延迟通过动态调整高速恢复时钟采样位置进行补偿。对各个serdes通道CDR恢复出的高速时钟进行相位内插，在一个时钟单位内动态调整高速时钟对串行输入数据的采样位置，不同的采样位置对应不同的时钟相位，调整精度与时钟相位的个数有关。相位内插后时钟相位的个数越多，调整的精度越高；反之，时钟相位的个数越少，调整的精度越低。

步骤S310：多路ADC同时发送伪随机二进制序列（PRBS）码，serdes通道各自调整CDR高速恢复时钟采样位置，相应serdes并行输出数据进行PRBS码误码检测，通过检测误码率确定最佳采样相位。

在该步骤中，可以选择不同个数的相位内插后时钟相位，在本优选实施例中，以相位内插后时钟相位的个数为32举例说明如何调整采样位置及选取最佳采样相位，包括如下步骤S1至步骤S4。

步骤S1：如图6所示，一个采样时钟单位（UI）分成32个相位，编号为0、1、2、…、30、31。

步骤S2：选取误码率1E-12为判定标准，若处在当前时钟相位，误码率低于1E-12，则认为传输链路较好；反之，若误码率高于1E-12，则认为传输链路较差。

步骤S3：随着采样时钟相位的调整，误码率是连续变化的。根据起始采样时钟相位与数据之间位置的不同，最佳采样位置有两种情况：

第一种情况：如图6所示，起始相位0时误码率很高，随着采样相位的增加，误码率降低，到达相位m时，误码率降为1E-12；随着采样相位继续增加，误码率进一步降低，当误码率接近于0时的时钟相位值即是最佳采样相位；之后，随着采样相位值的增加，误码率开始升高，到达n时，误码率再次达到1E-12；最后，随着采样相位继续增加至31，误码率不断升高。从误码率与时钟相位的对应关系中，可以得到链路的稳定区间[m:n]，在此区间内选取最佳采样相位为（m+n）/2。

第二种情况：如图7所示，起始相位0时误码率很低，随着采样相位的增加，到达相位m时，误码率升高到1E-12，之后随着采样相位的增加继续升高到很高值后转而降低，到达相位n时，误码率再次达到1E-12，之后继续降低。在这种情况下，最佳采样相位为（m+32+n）/2。

因此，调整的过程为遍历32个时钟相位，通过检测误码率找到链路的稳定区间，进而计算出最佳采样相位值。

步骤S4：经采样传输后的多路数据到达serdes产生的非整数倍延迟调整后，各路serdes并行输出数据进行符号移位处理达到整数倍延迟调整的目的。调整后的各路数据进行解复用以及解调算法处理。

通过上述步骤，可以解决调整多路高速信号经采样传输后到达串并转换器（例如：serdes）产生的符号间非整数倍延迟，以保证送给后续算法处理的多路数据是严格对齐的（例如：100G光传输系统中偏振态间以及同一偏振态内I路与Q路数据经ADC采样传输后到达serdes产生的符号间非整数倍延迟，满足了后续解复用以及解调算法的要求）。需要说明的是，符号间延迟包括整数倍延迟以及非整数倍延迟，相关技术中的整数倍延迟均是通过数字处理中移位调整的，但是非整数倍延迟是移位处理无法解决的。

优选实施例二

本优选实施例提供了一种100GE业务经相干接收后多路数据非整数倍延迟对齐方法，图8是根据本发明实施例的100GE业务经相干接收后多路数据延迟对齐方法的示意图图，如图8所示，将100GE信号经相干接收产生的偏振态X、Y的I路和Q路信号分别送给ADC进行1.5倍采样，对于每一路ADC采样的信号送给多通道串并转换器进行转换及恢复，在该过程中，serdes的CDR强制锁定在与ADC输出数据同源的参考时钟上，对各个serdes通道CDR恢复出的高速时钟进行相位内插，即在一个时钟单位内调整高速时钟对串行输入数据的采样位置，不同的采样位置视为不同的时钟相位，调整范围为32个时钟相位。多路ADC同时发送PRBS码，serdes通道各自调整CDR高速恢复时钟采样相位，相应serdes并行输出数据进行PRBS码误码检测，通过检测误码率确定最佳采样相位值，然后对该4路信号分别进行恢复，然后再串并转换后进行解复用，下面通过如下步骤S802至步骤S812对上述过程进行详细描述。

步骤S802：100GE业务信号经相干接收产生的偏振态X、Y的I路和Q路信号分别送给ADC进行1.5倍采样。

步骤S804：ADC采样后的数字信号送给多通道serdes进行数据串并转换以及时钟恢复，serdes的速率为2.62G。

步骤S806：将serdes的CDR强制锁定在与ADC输出数据同源的参考时钟上。Serdes的CDR恢复出两个时钟：一个高速恢复时钟，时钟频率为serdes速率的二分之一，用于对serdes的串行输入数据进行采样；一个低速恢复时钟，时钟频率与serdes的速率以及并行数据位宽设置有关，用于对serdes的并行输出数据进行后续逻辑处理。

步骤S808：对各个serdes通道CDR恢复出的高速时钟进行相位内插，即在一个时钟单位内调整高速时钟对串行输入数据的采样位置，不同的采样位置视为不同的时钟相位，调整范围为32个时钟相位。

步骤S810：多路ADC同时发送PRBS码，serdes通道各自调整CDR高速恢复时钟采样相位，相应serdes并行输出数据进行PRBS码误码检测，通过检测误码率确定最佳采样相位值。

步骤S812：经采样传输后的多路数据到达serdes产生的非整数倍延迟调整后，各路serdes并行输出数据进行符号移位处理达到整数倍延迟调整的目的。调整后的各路数据进行解复用以及解调算法处理。

优选实施例三

本优选实施例提供了一种OTU4业务经相干接收后多路数据延迟对齐方法，图9是根据本发明实施例的OTU4业务经相干接收后多路数据延迟对齐方法的流程图，如图9所示，如图9所示，将OTU4业务信号经相干接收产生的偏振态X、Y的I路和Q路信号分别送给ADC进行1.5倍采样，对于每一路ADC采样的信号送给多通道串并转换器进行转换及恢复，在该过程中，serdes的CDR强制锁定在与ADC输出数据同源的参考时钟上，对各个serdes通道CDR恢复出的高速时钟进行相位内插，即在一个时钟单位内调整高速时钟对串行输入数据的采样位置，不同的采样位置视为不同的时钟相位，调整范围为32个时钟相位。多路ADC同时发送PRBS码，serdes通道各自调整CDR高速恢复时钟采样相位，相应serdes并行输出数据进行PRBS码误码检测，通过检测误码率确定最佳采样相位值，然后对该4路信号分别进行恢复，然后再串并转换后进行解复用，下面通过如下步骤S902至步骤S912对上述过程进行详细描述。

步骤S902：OTU4业务信号经相干接收产生的偏振态X、Y的I路和Q路信号分别送给ADC进行1.5倍采样。

步骤S904：ADC采样后的数字信号送给多通道serdes进行数据串并转换以及时钟恢复，serdes的速率为2.62G。

步骤S906：将serdes的CDR强制锁定在与ADC输出数据同源的参考时钟上。Serdes的CDR恢复出两个时钟：一个高速恢复时钟，时钟频率为serdes速率的二分之一，用于对serdes的串行输入数据进行采样；一个低速恢复时钟，时钟频率与serdes的速率以及并行数据位宽设置有关，用于对serdes的并行输出数据进行后续逻辑处理。

步骤S908：对各个serdes通道CDR恢复出的高速时钟进行相位内插，即在一个时钟单位内调整高速时钟对串行输入数据的采样位置，不同的采样位置视为不同的时钟相位，调整范围为32个时钟相位。

步骤S910：多路ADC同时发送PRBS码，serdes通道各自调整CDR高速恢复时钟采样相位，相应serdes并行输出数据进行PRBS码误码检测，通过检测误码率确定最佳采样相位值。

步骤S912：经采样传输后的多路数据到达serdes产生的非整数倍延迟调整后，各路serdes并行输出数据进行符号移位处理达到整数倍延迟调整的目的。调整后的各路数据进行解复用以及解调算法处理。

通过上述实施例，提供了一种信号间延迟处理方法及装置，确定多路串行数字信号中的每一路串行数字信号在N个采样时钟的误码率，根据该误码率确定该路串行数字信号所对应的内插相位，然后使用该内插相位对该路串行数字信号的时钟进行调整，实现了串行数字信号传输过程中导致的符号间非整数倍延迟的校正，提高了数字信号传输的准确率，及满足了后续解复用及解调算法的要求。需要说明的是，这些技术效果并不是上述所有的实施方式所具有的，有些技术效果是某些优选实施方式才能取得的。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种信号间延迟处理方法，其特征在于包括：

确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；

根据所述误码率，确定所述每一路串行数字信号所对应的内插相位；

使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整；

其中，在使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整之后，还包括：

对所述多路串行数字信号进行串并转换。

2.根据权利要求1所述的方法，其特征在于，根据所述误码率，确定所述每一路串行数字信号所对应的采样时钟包括：

确定所述误码率中的最小值对应的采样时钟为该每一路串行数字信号所对应的采样时钟。

3.根据权利要求1或2所述的方法，其特征在于，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。

4.根据权利要求1或2所述的方法，其特征在于，所述恢复时钟为模数转换器ADC输出数据的同源时钟和预设参考时钟确定的时钟。

5.一种信号间延迟处理装置，其特征在于包括：

第一确定模块，用于确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；

第二确定模块，用于根据所述误码率，确定所述每一路串行数字信号所对应的内插相位；

调整模块，用于使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整；

转换模块，用于对所述多路串行数字信号进行串并转换。

6.根据权利要求5所述的装置，其特征在于，所述第二确定模块用于确定所述误码率中的最小值对应的采样时钟为该每一路串行数字信号所对应的采样时钟。

7.根据权利要求5或6所述的装置，其特征在于，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。

8.根据权利要求5或6所述的装置，其特征在于，所述恢复时钟为模数转换器ADC输出数据的同源时钟和预设参考时钟确定的时钟。