CN102867829B - 使用耦合沟道的反熔丝存储器及其操作方法 - Google Patents
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Abstract
本发明公开一种使用耦合沟道的反熔丝存储器及其操作方法，包括第一导电型的基底、第二导电型的掺杂区、耦合栅极、栅极介电层、反熔丝栅极及反熔丝层。基底中具有隔离结构。掺杂区设置于基底中，且在掺杂区与隔离结构之间定义出沟道区。耦合栅极设置于掺杂区与隔离结构之间的基底上，且耦合栅极与掺杂区相邻。栅极介电层设置于耦合栅极与基底之间。反熔丝栅极设置于耦合栅极与隔离结构之间的基底上，反熔丝栅极与耦合栅极间隔一间隙。反熔丝层设置于反熔丝栅极与基底之间。
Description
技术领域
本发明涉及一种半导体元件，且特别是涉及使用耦合沟道的反熔丝存储器及其操作方法。
背景技术
非挥发性存储器元件由于具有使存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储器元件。
一般而言，非挥发性存储器可以细分为可抹除可编程的只读存储器(Erasable Programmable ROM，EPROM)、电子式可抹除可编程的只读存储器(Electrically Erasable Programmable ROM，EEPROM)、掩模式只读存储器(Mask ROM)、单次可编程的只读存储器(One Time Programmable ROM，OTPROM)等。
对于可抹除可编程的只读存储器与电子式可抹除可编程的只读存储器而言，由于可抹除可编程的只读存储器与电子式可抹除可编程的只读存储器具有写入与抹除的功能，而为实际应用的较佳选择。但是，相对的可抹除可编程的只读存储器与电子式可抹除可编程的只读存储器的制作工艺较为复杂且会使成本提高。
对于掩模式只读存储器而言，虽然掩模式只读存储器的制作工艺简单、成本较低，但是需以光掩模定义欲写入的数据，因此在使用上限制较多。
对于单次可编程的只读存储器而言，由于可在存储器离开工厂后才写入数据，亦即可依照存储器配置的环境由使用者写入数据，因此单次可编程的只读存储器在使用上较掩模式只读存储器更为方便。近年来在半导体集成电路装置中，单次可编程的只读存储器成为不可欠缺的元件。
反熔丝存储器元件是一种个人电脑和电子设备所广泛采用的一种单次可编程的只读存储器。通过施加电压使电流流过反熔丝层接面造成反熔丝层击穿(高温烧断)而形成导电路径。
然而，随着集成电路产业的发展，业界莫不以制作出速度更快、尺寸更小的产品为目标，因此存储器元件的积集度(Integration)势必会持续不断地增加。但是，线宽缩小的结果，往往会导致存储单元之间产生漏电流，影响存储器的操作。
图1所绘示为现有反熔丝存储单元的剖视图。
如图1所示，经由施加于栅极10的电压与施加于掺杂区16(位线)的电压的电压差使氧化硅层18击穿，由此程式化存储单元。然而，在程式化操作时，难以控制氧化硅层18的击穿位置。击穿位置a是理想的击穿位置；击穿位置b会使存储单元的栅极10于击穿后与口袋掺杂区20(Pocket Implant)产生连接，因口袋掺杂区20位于源/漏极掺杂区(S/D implant region)较下方地方，且导电性与淡掺杂漏极22(Lightly doped drain,LDD)为不同型态，在读取时将导致阻值过高而使之低电流读取或是更甚者，较高的导通电压(Threshold voltage)并导致没有电流产生与流过；击穿位置c会使存储单元的栅极10经由淡掺杂漏极22而与掺杂区16(位线)直接产生短路，其整个读取路径阻值过低而使此位读取电流过大。这些问题，都会造成存储器产生存储单元读取时电流均匀度变异过大的情形，而降低了存储器的可控制性、良率与可靠度。由此可知，如何形成一种具有高积集度且可靠度高的存储器，已经成为亟待解决的问题。
发明内容
本发明的目的在于提供一种耦合沟道的反熔丝存储器及其操作方法，利用耦合栅极结构隔开反熔丝结构与掺杂区(位线)。在对反熔丝存储单元进行程式化或读取操作时，于耦合栅极与反熔丝栅极施加电压，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成所谓的「反转沟道」(inversion channel)，使反熔丝存储单元的整个沟道区开启；并因为此存储单元特殊的设计，在反熔丝存储层可能击穿的点下方无口袋掺杂区、淡掺杂漏极及源/漏极掺杂区，而可以控制反熔丝层产生击穿(break down)的位置，而避免传统式反熔丝存储器易产生的无读取电流或是过大的读取电流问题。
为解决上述问题，本发明提供一种使用耦合沟道的反熔丝存储器，包括基底、第二导电型的第一掺杂区、耦合栅极、栅极介电层、反熔丝栅极及反熔丝层。第一掺杂区设置于基底中。反熔丝栅极设置于基底上。反熔丝层设置于反熔丝栅极与基底之间。耦合栅极设置于第一掺杂区与反熔丝栅极之间的基底上，耦合栅极与反熔丝栅极间隔一间隙。栅极介电层设置于耦合栅极与基底之间。于耦合栅极及反熔丝栅极施加电压以产生边缘电场效应(Fringing Electrical Field)，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(Inversion Channel)。
在本发明的一实施例中，上述的基底为第一导电型，且耦合沟道由反熔丝栅极与耦合栅极之间的基底构成。
在本发明的一实施例中，上述的第一掺杂区设置于第一导电型的阱区中，且阱区的一部分位于耦合栅极下方。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器还包括第二导电型的第二掺杂区。第二掺杂区设置于第一掺杂区与耦合栅极之间。第二导电型的第二掺杂区为源极/漏极延伸区、双重扩散区或淡掺杂区。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器还包括口袋掺杂区。口袋掺杂区设置于淡掺杂区下方。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器还包括间隙壁。间隙壁设置于耦合栅极及反熔丝栅极侧壁。间隙壁填满或未填满耦合栅极及反熔丝栅极之间的间隙。
在本发明的一实施例中，上述的间隙壁填满耦合栅极及反熔丝栅极之间的间隙。
在本发明的一实施例中，上述的间隙的长度为2微米以下。
在本发明的一实施例中，上述的反熔丝层的材质为氧化硅，使反熔丝栅极下方的反熔丝层击穿来进行程式化操作。
在本发明的一实施例中，上述的反熔丝层与栅极介电层的厚度相同。
在本发明的一实施例中，上述的第一导电型为P型，则第二导电型为N型；上述第一导电型为N型，则第二导电型为P型。
在本发明的一实施例中，反熔丝栅极与耦合栅极之间的基底中未形成有掺杂区。
在本发明的一实施例中，使用耦合沟道的反熔丝存储器更具有隔离结构，设置于基底中，其中反熔丝栅极设置于耦合栅极与隔离结构之间的基底上。
在本发明的一实施例中，上述的反熔丝栅极的一部分设置于隔离结构上。
在本发明的一实施例中，使用耦合沟道的反熔丝存储器更具有第二导电型的第三掺杂区，其中反熔丝栅极设置于耦合栅极与第三掺杂区之间的基底上。
本发明提供一种使用耦合沟道的反熔丝存储器的操作方法，此反熔丝存储器包括：掺杂区，设置于基底中；反熔丝栅极设置于基底上；以及耦合栅极，设置于掺杂区与反熔丝栅极之间的基底上，且反熔丝栅极与耦合栅极间隔一间隙，反熔丝存储器的操作方法包括：
进行程式化操作时，于耦合栅极施加第一电压，于反熔丝栅极施加第二电压，于掺杂区施加第三电压，其中第一电压或第二电压足以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道在反熔丝栅极与耦合栅极之间的基底作为一耦合沟道，并使沟道区开启，第二电压与第三电压的电压差足以使反熔丝栅极下方的反熔丝层击穿。
在本发明的一实施例中，上述的第一电压与第三电压的电压差不足以使耦合栅极下方的栅介电层击穿。
在本发明的一实施例中，上述的第一电压为第二电压的一半。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器的操作方法，还包括：进行读取操作时，于耦合栅极施加第四电压，于反熔丝栅极施加第五电压，于掺杂区施加第六电压，其中第四电压或第五电压足以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道在反熔丝栅极与耦合栅极之间的基底作为一耦合沟道，并使沟道区开启。
本发明提供一种使用耦合沟道的反熔丝存储器的操作方法，此反熔丝存储器包括：多个存储单元，排列成一阵列，各存储单元具有掺杂区、耦合栅极与反熔丝栅极，其中掺杂区设置于基底中，反熔丝栅极设置于基底上，耦合栅极设置于掺杂区与反熔丝栅极之间的基底上，且反熔丝栅极与耦合栅极间隔一间隙；多条耦合栅极线，分别连接同一行的存储单元的耦合栅极；多条反熔丝栅极线，分别连接同一行的存储单元的反熔丝栅极；多条位线，分别连接同一列的存储单元的掺杂区，反熔丝存储器的操作方法包括：
进行程式化操作时，于选定存储单元所耦接的选定耦合栅极线施加第一电压，于选定存储单元所耦接的选定反熔丝栅极线施加第二电压，于选定存储单元所耦接的选定位线施加第三电压，其中第一电压或第二电压足以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道在选定存储单元的反熔丝栅极与耦合栅极之间的基底作为一耦合沟道，并使选定存储单元的沟道区开启，第二电压与第三电压的电压差足以使选定存储单元的反熔丝栅极下方的反熔丝层击穿。
在本发明的一实施例中，上述的第一电压与第三电压的电压差不足以使选定存储单元的耦合栅极下方的一栅介电层击穿。
在本发明的一实施例中，上述的第一电压为第二电压的一半。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器的操作方法，更包括进行程式化操作时，于其他非选定位线施加第四电压，以抑制与选定存储单元共用选定耦合栅极线与选定反熔丝栅极线的其他非选定存储单元被程式化。
在本发明的一实施例中，上述的第四电压为第二电压的一半。
在本发明的一实施例中，上述的使用耦合沟道的反熔丝存储器的操作方法，还包括：进行读取操作时，于选定存储单元所耦接的选定耦合栅极线施加第五电压，于选定存储单元所耦接的选定反熔丝栅极线施加第六电压，于选定存储单元所耦接的选定位线施加第七电压，其中第五电压与第六电压足以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道在选定存储单元的反熔丝栅极与耦合栅极之间的基底作为一耦合沟道，并选定存储单元的沟道区开启。
在本发明的耦合沟道的反熔丝存储器及其操作方法中，利用耦合栅极结构隔开反熔丝结构与掺杂区(位线)，在对反熔丝存储单元进行程式化或读取操作时，于耦合栅极与反熔丝栅极施加电压，通过边缘电场效应(fringe fieldeffect)于反熔丝栅极与耦合栅极之间的基底中形成耦合沟道，使存储单元的沟道区开启，由于此存储单元特殊设计，在反熔丝存储层可能击穿的点下方并无口袋掺杂区、淡掺杂漏极及源/漏极掺杂区，而可以控制反熔丝层产生击穿(break down)的位置，进而避免传统式反熔丝存储器易产生的无读取电流或是过大的读取电流问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1为现有的反熔丝存储单元的剖视图；
图2A为本发明的一较佳实施例的反熔丝存储单元的上视图；
图2B为本发明的一较佳实施例的图1A中的反熔丝存储单元的沿A-A’线的剖视图；
图2C为本发明的另一较佳实施例的图1A中的反熔丝存储单元的沿A-A’线的剖视图；
图2D为本发明的另一较佳实施例的反熔丝存储单元的剖视图；
图3为本发明的一较佳实施例的反熔丝存储器阵列的电路简图；
图4A为对反熔丝存储器阵列进行程式化操作的一实例的示意图；
图4B为对反熔丝存储器阵列进行读取化操作的一实例的示意图；
图5A为进行程式化操作时选定存储单元M13剖面示意图；
图5B为进行程式化操作时非选定存储单元M11剖面示意图；
图5C为进行读取操作时选定存储单元M13剖面示意图；
图6为程式化特性示意图。
主要元件符号说明
10：栅极
16：掺杂区
18：氧化硅层
20：口袋掺杂区
22：淡掺杂漏极
100：基底
102：隔离结构
104、126、202：掺杂区
106、CG：耦合栅极
108：栅极介电层
110、AF：反熔丝栅极
112、200：反熔丝层
114：间隙
116、124：阱区
118、118a：掺杂区
120、120a：口袋掺杂区
122：间隙壁
126：阻挡层
204：耦合沟道
a、b、c：反熔丝栅极线
AF1～AF3：反熔丝栅极线
BL1～BL3：位线
CG1～CG3：耦合栅极线
M11～M33：存储单元
具体实施方式
本发明的使用耦合沟道的反熔丝存储器包括多个存储单元阵列。各存储单元阵列由多个存储单元排列成行/列阵列而构成。首先，说明本发明的存储单元。图2A所绘示为本发明的一较佳实施例的使用耦合沟道的反熔丝存储单元的上视图。图2B所绘示为图2A中沿A-A’线的剖视图。
请参照图2A与图2B，本发明的使用耦合沟道的反熔丝存储单元例如是设置于基底100上。基底100例如是第一导电型的基底。而且，在基底100中例如设置有隔离结构102，以定义出有源区(active area)。隔离结构102例如是浅沟槽隔离结构或者场氧化层。
本发明的使用耦合沟道的反熔丝存储单元包括第二导电型的掺杂区104、耦合栅极(coupling gate)106、栅极介电层108、反熔丝栅极(anti-fusegate)110与反熔丝层112。
掺杂区104设置于基底100中。在掺杂区104与隔离结构102之间例如定义出沟道区(channel region)。
反熔丝栅极110设置于基底100上。在一实施例中，反熔丝栅极110的一部分例如设置于隔离结构102上。
反熔丝层112设置于反熔丝栅极110与基底100之间。反熔丝层112的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。反熔丝栅极110与反熔丝层112构成反熔丝结构。通过使反熔丝栅极110下方的反熔丝层112击穿来进行程式化操作。
耦合栅极106例如是设置于掺杂区104与反熔丝栅极110之间的基底100上，且耦合栅极106与掺杂区104相邻。反熔丝栅极110与耦合栅极106间隔一间隙114，其中该间隙114的长度为2微米以下。反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型。在本实施例中反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型是指：在元件制造过程中，反熔丝栅极110与耦合栅极106之间的基底100可能同时含有第一导电型掺质与第二导电型掺质，但是只要最后加总结果是使反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型即可。耦合栅极106的材质例如是掺杂多晶硅。耦合栅极106用于在反熔丝栅极110与耦合栅极106之间的基底100中形成耦合沟道。
其中可以通过特殊设计(如设计光掩模使其形成光致抗蚀剂于间隙114之上)，使第二导电型的掺杂质不至于注入间隙114下的基底。
栅极介电层108例如是设置于耦合栅极106与基底100之间。栅极介电层108的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。耦合栅极106与栅极介电层108构成耦合栅极结构。反熔丝层112与栅极介电层108的厚度例如是相同。
在本发明的反熔丝存储单元中，也可以视需要而设置第一导电型的阱区116。掺杂区104例如设置于阱区116中，且阱区116的一部分位于耦合栅极106下方。
在本发明的反熔丝存储单元中，也可以视需要而设置第二导电型的掺杂区118。掺杂区118例如设置于掺杂区104与耦合栅极106之间。掺杂区118为源极/漏极延伸区、双重扩散区或淡掺杂区。
在本发明的反熔丝存储单元中，也可以视需要而设置口袋掺杂区(pocket-doped region)120。口袋掺杂区120设置于掺杂区118下方。
在本发明的反熔丝存储单元中，也可以视需要而设置间隙壁(spacer)122。间隙壁122设置于耦合栅极106及反熔丝栅极110侧壁。而且，间隙壁122填满耦合栅极106及反熔丝栅极110之间的间隙。
在上述实施例中，若第一导电型为P型，则第二导电型为N型；若第一导电型为N型，则第二导电型为P型。
图2C所绘示为本发明的另一较佳实施例的使用耦合沟道的反熔丝存储单元的剖视图。
请参照图2C，本发明的使用耦合沟道的反熔丝存储单元例如是设置于基底100上。基底100例如是第一导电型的基底。在基底100中设置了第一导电型的阱区124。而且，在基底100中例如设置有隔离结构102，以定义出有源区(active area)。
本发明的使用耦合沟道的反熔丝存储单元包括第二导电型的掺杂区104、耦合栅极(coupling gate)106、栅极介电层108、反熔丝栅极(anti-fusegate)110与反熔丝层112。
掺杂区104设置于第一导电型的阱区124中，在掺杂区104与隔离结构102之间定义出沟道区(channel region)。
耦合栅极106例如是设置于掺杂区104与隔离结构102之间的基底100上，且耦合栅极106与掺杂区104相邻。耦合栅极106的材质例如是掺杂多晶硅。耦合栅极106用于在反熔丝栅极110与耦合栅极106之间的基底100中形成耦合沟道。
栅极介电层108例如是设置于耦合栅极106与阱区124之间。栅极介电层108的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。耦合栅极106与栅极介电层108构成耦合栅极结构。
反熔丝栅极110设置于耦合栅极106与隔离结构102之间的阱区124上。反熔丝栅极110与耦合栅极106间隔一间隙114，其中该间隙114的长度为2微米以下。反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型。在本实施例中反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型是指：在元件制造过程中，反熔丝栅极110与耦合栅极106之间的基底100可能同时含有第一导电型掺质与第二导电型掺质，但是只要最后加总结果是使反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型即可。在一实施例中，反熔丝栅极110的一部分例如设置于隔离结构102上。
反熔丝层112设置于反熔丝栅极110与阱区124之间。反熔丝层112的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。反熔丝栅极110与反熔丝层112构成反熔丝结构。反熔丝层112与栅极介电层108的厚度例如是相同。
在本发明的反熔丝存储单元中，也可以视需要而设置第二导电型的掺杂区(light-doped region)118。掺杂区118例如设置于掺杂区104与耦合栅极106之间。掺杂区118为源极/漏极延伸区、双重扩散区或淡掺杂区。
在本发明的反熔丝存储单元中，也可以视需要而设置口袋掺杂区(pocket-doped region)120。口袋掺杂区120设置于淡掺杂区118下方。
在本发明的反熔丝存储单元中，也可以视需要而设置间隙壁(spacer)122。间隙壁122设置于耦合栅极106及反熔丝栅极110侧壁。而且，间隙壁122填满或未填满耦合栅极106及反熔丝栅极110之间的间隙。
在上述实施例中，若第一导电型为P型，则第二导电型为N型；若第一导电型为N型，则第二导电型为P型。
图2D所绘示为本发明的另一较佳实施例的使用耦合沟道的反熔丝存储单元的剖视图。
请参照图2D，本发明的使用耦合沟道的反熔丝存储单元例如是设置于基底100上。基底100例如是第一导电型的基底。在基底100中设置了第一导电型的阱区124。在基底100中设置了第一导电型的有源区(active area)。
本发明的使用耦合沟道的反熔丝存储单元包括第二导电型的掺杂区104、耦合栅极(coupling gate)106、栅极介电层108、反熔丝栅极(anti-fusegate)110、反熔丝层112、第二导电型的掺杂区126。
掺杂区104、掺杂区126设置于第一导电型的阱区124中。耦合栅极(coupling gate)106与反熔丝栅极(anti-fuse gate)110设置于掺杂区104与掺杂区126之间的基底100上。
反熔丝栅极110设置于基底100上。反熔丝层112设置于反熔丝栅极110与基底100之间。反熔丝层112的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。反熔丝栅极110与反熔丝层112构成反熔丝结构。
耦合栅极106例如是设置于掺杂区104与反熔丝栅极110之间的基底100上，且耦合栅极106与掺杂区104相邻。反熔丝栅极110与耦合栅极106间隔一间隙114，其中该间隙114的长度为2微米以下。反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型。在本实施例中反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型是指：在元件制造过程中，反熔丝栅极110与耦合栅极106之间的基底100可能同时含有第一导电型掺质与第二导电型掺质，但是只要最后加总结果是使反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型即可。耦合栅极106的材质例如是掺杂多晶硅。耦合栅极106用于在反熔丝栅极110与耦合栅极106之间的基底100中形成耦合沟道。
栅极介电层108例如是设置于耦合栅极106与基底100之间。栅极介电层108的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。耦合栅极106与栅极介电层108构成耦合栅极结构。反熔丝层112与栅极介电层108的厚度例如是相同。
在本发明的反熔丝存储单元中，也可以视需要而设置第二导电型的掺杂区(light-doped region)118、掺杂区118a。掺杂区118例如设置于掺杂区104与耦合栅极106之间。掺杂区118a例如设置于掺杂区126与反熔丝栅极110之间。掺杂区118、掺杂区118a为源极/漏极延伸区、双重扩散区或淡掺杂区。
在本发明的反熔丝存储单元中，也可以视需要而设置口袋掺杂区(pocket-doped region)120、口袋掺杂区120a。口袋掺杂区120、口袋掺杂区120a分别设置于掺杂区118、掺杂区118a下方。
在本发明的反熔丝存储单元中，也可以视需要而设置间隙壁(spacer)122。间隙壁122设置于耦合栅极106及反熔丝栅极110侧壁。而且，间隙壁122填满或未填满耦合栅极106及反熔丝栅极110之间的间隙。
在上述实施例中，若第一导电型为P型，则第二导电型为N型；若第一导电型为N型，则第二导电型为P型。
在本发明的反熔丝存储单元中，反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型。在本实施例中反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型是指：在元件制造过程中，反熔丝栅极110与耦合栅极106之间的基底100可能同时含有第一导电型掺质与第二导电型掺质，但是只要最后加总结果是使反熔丝栅极110与耦合栅极106之间的基底100表现出第一导电型即可。如图2A所示，在制作本发明的反熔丝存储单元时，利用阻挡层126(N+阻挡层及/或P+阻挡层以及LDD阻挡层)，使得掺质绝对不会注入到反熔丝栅极110与耦合栅极106之间的基底100中。如此一来，反熔丝栅极110与耦合栅极106之间下方的沟道部分还是维持与基底或阱区124一样的材质。N+阻挡层及/或P+阻挡层是在制作工艺中进行N+及/或P+的注入制作工艺时，用于挡住掺质使得反熔丝栅极110与耦合栅极106之间下方的区域不会被注入N+及/或P+掺质。而LDD阻挡层则是在制作工艺中进行LDD的注入制作工艺时，用于挡住LDD注入，使得反熔丝栅极110与耦合栅极106之间下方的区域不会被注入掺质。
在本发明的反熔丝存储单元中，利用耦合栅极结构隔开反熔丝结构与掺杂区104(位线)，在对反熔丝存储单元进行程式化或读取操作时，于耦合栅极106与反熔丝栅极110施加电压，通过边缘电场效应于反熔丝栅极110与耦合栅极106之间的基底100中形成耦合沟道，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成所谓的「反转沟道」(inversion channel)，使存储单元的沟道区开启(turn on)，由于此存储单元特殊设计在反熔丝存储层可能击穿的点下方无口袋参杂区、淡掺杂漏极及源/漏极掺杂区，而可以控制反熔丝层112产生击穿(break down)的位置，进而避免传统式反熔丝存储器易产生的无读取电流或是过大的读取电流问题。
在对反熔丝存储单元进行程式化操作时，于耦合栅极106所施加的电压需不会使栅极介电层108击穿，于反熔丝栅极110所施加的电压需使反熔丝层112击穿。若栅极介电层108与反熔丝层112的材质与厚度相同，则施加于耦合栅极106的电压需小于施加于反熔丝栅极110的电压，以使栅极介电层108不会击穿。另一方面，若栅极介电层108与反熔丝层112的材质相同，则通过增加栅极介电层108的厚度，即使施加于耦合栅极106的电压等于施加于反熔丝栅极110的电压，栅极介电层108也不会击穿。
图3所绘示为本发明的一较佳实施例的使用耦合沟道的反熔丝存储单元阵列的电路简图。
请参照图3，本发明的使用耦合沟道的反熔丝存储器例如是由多个存储单元阵列所构成。以下针对存储单元阵列做说明。在本实施例中，以3＊3个存储单元所组成的存储单元阵列为例做说明，但是组成存储单元阵列的存储单元个数可依实际情况而变动，例如由64个、256个、512个存储单元等组成存储单元阵列。在图3中，X方向定义为行方向，Y方向定义为列方向。
存储单元阵列包括多个存储单元M11～M33、多条耦合栅极线CG1～CG3、多条反熔丝栅极线AF1～AF3、多条位线BL1～BL3。
各存储单元M11～M33具有上述图2A与图2B的结构，在此不再赘述。
多条耦合栅极线CG1～CG3平行设置于基底上，并在行方向上(X方向)延伸。耦合栅极线CG1～CG3分别连接同一行的存储单元的耦合栅极。举例来说，耦合栅极线CG1连接多个存储单元M11～M13的耦合栅极；耦合栅极线CG2连接多个存储单元M21～M23的耦合栅极；耦合栅极线CG3连接多个存储单元M31～M33的耦合栅极。
多条反熔丝栅极线AF1～AF3平行设置于基底上，并在行方向上(X方向)延伸。反熔丝栅极线AF1～AF3分别连接同一行的存储单元的反熔丝栅极。举例来说，反熔丝栅极线AF1连接多个存储单元M11～M13的反熔丝栅极；反熔丝栅极线AF2连接多个存储单元M21～M23的反熔丝栅极；反熔丝栅极线AF3连接多个存储单元M31～M33的反熔丝栅极。
多条位线BL1～BL3平行设置于该基底上，并在列方向(Y方向)上延伸。位线BL1～BL3分别连接同一列的存储单元的掺杂区。举例来说，位线BL1连接多个存储单元M11～M31的掺杂区；位线BL2连接多个存储单元M12～M32的掺杂区；位线BL3连接多个存储单元M13～M33的掺杂区。
接着说明本发明的反熔丝存储器的操作方法，其包括程式化与数据读取等操作模式。就本发明的反熔丝存储器的操作方法而言，以下仅提供一较佳实施例作为说明。但本发明的反熔丝存储器阵列的操作方法，并不限定于这些方法。在下述说明中以图示中存储单元M13为实例做说明。
图4A及图4B分别绘示为对存储器阵列进行程式化操作及读取操作的一实例的示意图。图5A所绘示为进行程式化操作时选定存储单元M13剖面示意图。图5B所绘示为进行程式化操作时非选定存储单元M11剖面示意图。图5C所绘示为进行读取操作时非选定存储单元M13剖面示意图。
请参照图4A，对选定的存储单元M13进行程式化操作时，于选定存储单元M13所耦接的选定耦合栅极线CG1施加电压Vp1，于选定存储单元M13所耦接的选定反熔丝栅极线AF1施加电压Vp2，于选定存储单元M13所耦接的选定位线BL3施加电压Vp3。于非选定位线BL1、BL2施加电压Vp4。电压Vp1与电压Vp2足以产生边缘电场效应，于选定存储单元M13的反熔丝栅极AF与耦合栅极CG之间形成耦合沟道，并使选定存储单元M13的沟道区开启。电压Vp2与电压Vp3的电压差足以使选定存储单元M13的反熔丝栅极AF下方的反熔丝层击穿。电压Vp1与电压Vp3的电压差不足以使选定存储单元M13的耦合栅极CG下方的栅介电层击穿。电压Vp1例如为电压Vp2的一半。电压Vp2与电压Vp4的电压差不足以使存储单元的反熔丝栅极AF下方的反熔丝层击穿。电压Vp4例如为电压Vp2的一半。
在本实施例中，反熔丝层的厚度例如是4-60埃，电压Vp2与电压Vp3的电压差例如是1-12伏特，电压Vp1例如为4伏特左右；电压Vp2例如为8伏特左右；电压Vp3例如为0伏特左右。
如图5A所示，在程式化选定存储单元M13时，施加于耦合栅极线CG1(耦合栅极CG)的电压Vp1与施加于反熔丝栅极线AF1(反熔丝栅极AF)的电压Vp2分别打开于耦合栅极CG与反熔丝栅极AF下方基底的沟道。再加上施加于耦合栅极线CG1(耦合栅极CG)的电压Vp1与施加于反熔丝栅极线AF1(反熔丝栅极AF)的电压Vp2产生边缘电场效应，于选定存储单元M13的反熔丝栅极AF与耦合栅极CG之间形成耦合沟道204。因此施加于位线BL3(掺杂区202)的电压Vp3经由耦合栅极CG下方的沟道、耦合沟道204与反熔丝栅极AF下方的沟道，到达反熔丝栅极AF下方。然后，经由施加于反熔丝栅极AF的电压Vp2与施加于位线BL3(掺杂区202)的电压Vp3的电压差使反熔丝层200击穿，由此程式化选定存储单元M13。
在进行上述程式化操作时，对于与选定存储单元M13共用耦合栅极线CG1与反熔丝栅极线AF1的其他非选定存储单元M11(如图5B所示)及存储单元M12而言，由于施加于这些非选定存储单元M11、M12所耦接的非选定位线BL1、BL2的电压Vp4与施加于反熔丝栅极线AF1的电压Vp2之间的电压差不足使其他非选定存储单元M11、M12的反熔丝层200击穿，而可以抑制非选定存储单元M11、M12被程式化。
在进行上述程式化操作时，对于与选定存储单元M13共用位线BL3的其他非选定存储单元M23、M33而言，施加于这些非选定存储单元M23、M33所耦接的非选定耦合栅极线CG2、CG3与反熔丝栅极线AF2、AF3的电压(皆为0伏特)无法于选定存储单元M13的反熔丝栅极AF与耦合栅极CG之间形成耦合沟道204。亦即，非选定存储单元M23、M33的沟道区处于关闭(turn off)状态。由于在这些非选定存储单元M23、M33的反熔丝栅极AF与基底之间没有电压差，因此其他非选定存储单元M23、M33的反熔丝层200不会击穿，亦即非选定存储单元M23、M33不会被程式化。
在进行上述程式化操作时，对于其他非选定存储单元M21、M22、M31、M32而言，由于施加于这些非选定存储单元M21、M22、M31、M32所耦接的非选定耦合栅极线CG2、CG3与反熔丝栅极线AF2、AF3的电压(皆为0伏特)无法于反熔丝栅极AF与耦合栅极CG之间形成耦合沟道。亦即，非选定存储单元M21、M22、M31、M32的沟道区处于关闭(turn off)状态。由于在这些非选定存储单元M21、M22、M31、M32的反熔丝栅极AF与基底之间没有电压差，因此其他非选定存储单元M21、M22、M31、M32的反熔丝层200不会击穿，亦即非选定存储单元M21、M22、M31、M32不会被程式化。
在上述实施例的反熔丝存储器的程式化操作过程中，虽以存储单元阵列中单一存储单元为单位进行程式化操作，然而本发明的反熔丝存储器的程式化操作也可通过各控制线及各程式化线的控制，而以位组、节区或是区块为单位进行编程。
图4B所绘示为反熔丝存储器阵列进行读取操作的一实例的示意图。
请参照图4B及图5C，对选定的存储单元M13进行读取操作时，于选定存储单元M13所耦接的选定耦合栅极线CG1施加电压Vr1，于选定存储单元M13所耦接的选定反熔丝栅极线AF1施加电压Vr2，于选定存储单元M13所耦接的选定位线BL3施加电压Vr3。于非选定位线BL1、BL2施加电压Vr4。电压Vr1与电压Vr2足以产生边缘电场效应，于选定存储单元M13的反熔丝栅极AF与耦合栅极CG之间形成耦合沟道204，并使选定存储单元M13的沟道区开启。
在本实施例中，电压Vr1例如为1.2伏特左右；电压Vr2例如为1.2伏特左右；电压Vr3例如为0伏特左右；电压Vr4例如为1.2伏特左右。
在上述偏压情况下，可通过侦测存储单元的沟道电流Ir大小来判断储存于此存储单元M13中的数字资讯。
图6所绘示为程式化特性示意图。如图6所示，在反熔丝层(如氧化硅)击穿前，存储单元显示出高阻抗，并且没有任何读取电流。通过施加电压VAF(＝VPP)至反熔丝栅极、施加电压VCG(如1/2*VPP)至耦合栅极，使其他节点接地，而提供程式化偏压应力约1μs～10μs。反熔丝栅极的反熔丝层(如氧化硅)因高电场施加而使栅极绝缘层击穿，而使存储单元显示出低阻抗。因此，可在此反熔丝存储单元中利用读取偏压显示出可感测的读取电流。
在上述操作方法中，由于在对选定存储单元进行程式化操作时，于耦合栅极及反熔丝栅极施加的电压可以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道在选定存储单元的反熔丝栅极与耦合栅极之间的基底中作为耦合沟道，并使选定存储单元的沟道区开启。施加于掺杂区的电压经由耦合栅极下方的沟道、耦合沟道与反熔丝栅极下方的沟道，到达反熔丝栅极下方，因此相较于现有的存储器，本发明设计反熔丝存储层可能击穿的点下方无口袋参杂区、淡掺杂漏极及源/漏极掺杂区，而可以控制反熔丝层产生击穿的位置，进而避免传统式反熔丝存储器易产生的无读取电流或是过大的读取电流问题，并可提高存储器的良率及可靠度。
综上所述，在本发明的反熔丝存储器及其操作方法中，由于利用耦合栅极结构隔开反熔丝结构与掺杂区(位线)。在操作时，于耦合栅极及反熔丝栅极施加的电压可以产生边缘电场效应，通过边缘电场效应于反熔丝栅极与耦合栅极之间的基底中形成感应电荷，并形成一反转沟道(inversion channel)，此反转沟道于选定存储单元的反熔丝栅极与耦合栅极之间的基底中作为耦合沟道，并使选定存储单元的沟道区开启，设计反熔丝存储层可能击穿的点下方无口袋参杂区、淡掺杂漏极及源/漏极掺杂区，并可以控制反熔丝层产生击穿的位置，进而避免传统式反熔丝存储器易产生的无读取电流或是过大的读取电流问题，并可提高存储器的可靠度。
而且，本发明的反熔丝存储器的操作方法也可通过各耦合栅极线、各反熔丝栅极线及各位线的控制，而以单一存储单元、位组、节区或是区块为单位进行程式化及读取。
虽然已结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
Claims (23)
1.一种使用耦合沟道的反熔丝存储器，包括：
基底；
第二导电型的第一掺杂区，设置于该基底中；
反熔丝栅极，设置于该基底上；以及
反熔丝层，设置于该反熔丝栅极与该基底之间；
耦合栅极，设置于该第一掺杂区与该反熔丝栅极之间的该基底上，该耦合栅极与该反熔丝栅极间隔一间隙；以及
栅极介电层，设置于该耦合栅极与该基底之间，
其中于该耦合栅极及该反熔丝栅极施加电压以产生一边缘电场效应，通过该边缘电场效应于该反熔丝栅极与该耦合栅极之间的该基底中形成感应电荷，并形成一反转沟道，
其中该基底为第一导电型，且耦合沟道由该反熔丝栅极与该耦合栅极之间的该基底构成。
2.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中该第一掺杂区设置于该第一导电型的一阱区中，且该阱区的一部分位于该耦合栅极下方。
3.如权利要求1所述的使用耦合沟道的反熔丝存储器，还包括该第二导电型的第二掺杂区，设置于该第一掺杂区与该耦合栅极之间。
4.如权利要求3所述的使用耦合沟道的反熔丝存储器，还包括一口袋掺杂区，设置于该第二掺杂区下方。
5.如权利要求1所述的使用耦合沟道的反熔丝存储器，还包括间隙壁，设置于该耦合栅极的靠近第一掺杂区一侧的外侧壁以及该反熔丝栅极的与该外侧壁相反一侧的外侧壁。
6.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中该间隙的长度为2微米以下。
7.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中，使该反熔丝栅极下方的该反熔丝层击穿来进行程式化操作。
8.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中该反熔丝层与该栅极介电层的厚度相同。
9.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中该第一导电型为P型及N型的其中的一个，该第二导电型为P型及N型的其中的另一个。
10.如权利要求1所述的使用耦合沟道的反熔丝存储器，其中该基底具有该第一导电型，在该基底中设置有一第一导电型的阱区，其中一耦合沟道由该反熔丝栅极与该耦合栅极之间的该阱区构成。
11.如权利要求1所述的使用耦合沟道的反熔丝存储器，还包括隔离结构，设置于该基底中，其中该反熔丝栅极设置于该耦合栅极与该隔离结构之间的该基底上。
12.如权利要求11所述的使用耦合沟道的反熔丝存储器，其中该反熔丝栅极的一部分设置于该隔离结构上。
13.如权利要求1所述的使用耦合沟道的反熔丝存储器，还包括该第一导电型的第三掺杂区，其中该反熔丝栅极设置于该耦合栅极与该第三掺杂区之间的该基底上。
14.一种使用耦合沟道的反熔丝存储器的操作方法，该反熔丝存储器包括：
掺杂区，设置于一基底中；反熔丝栅极，设置于该基底上；以及耦合栅极，设置于该掺杂区与该反熔丝栅极之间的该基底上，且该反熔丝栅极与该耦合栅极间隔一间隙，该反熔丝存储器的操作方法包括：
进行程式化操作时，于该耦合栅极施加一第一电压，于该反熔丝栅极施加一第二电压，于该掺杂区施加一第三电压，其中该第一电压与该第二电压足以产生一边缘电场效应，通过该边缘电场效应于该反熔丝栅极与该耦合栅极之间的该基底中形成感应电荷，并形成一反转沟道，该反转沟道于该反熔丝栅极与该耦合栅极之间的该基底中作为一耦合沟道，并使该沟道区开启，该第二电压与该第三电压的电压差足以使该反熔丝栅极下方的一反熔丝层击穿。
15.如权利要求14所述的使用耦合沟道的反熔丝存储器的操作方法，其中该第一电压与该第三电压的电压差不足以使该耦合栅极下方的一栅介电层击穿。
16.如权利要求14所述的使用耦合沟道的反熔丝存储器的操作方法，其中该第一电压为该第二电压的一半。
17.如权利要求14所述的使用耦合沟道的反熔丝存储器的操作方法，还包括：
进行读取操作时，于该耦合栅极施加一第四电压，于该反熔丝栅极施加一第五电压，于该掺杂区施加一第六电压，其中该第四电压与该第五电压足以产生一边缘电场效应，通过该边缘电场效应于该反熔丝栅极与该耦合栅极之间的该基底中形成感应电荷，并形成一反转沟道，该反转沟道于该反熔丝栅极与该耦合栅极之间作为该耦合沟道，并使该沟道区开启。
18.一种使用耦合沟道的反熔丝存储器的操作方法，该反熔丝存储器包括：多个存储单元，排列成一阵列，各该存储单元具有掺杂区、耦合栅极与反熔丝栅极，其中该掺杂区设置于一基底中，该反熔丝栅极设置于基底上，该耦合栅极设置于该掺杂区与该反熔丝栅极之间的该基底上，且该反熔丝栅极与该耦合栅极间隔一间隙；多条耦合栅极线，分别连接同一行的该存储单元的该耦合栅极；多条反熔丝栅极线，分别连接同一行的该存储单元的该反熔丝栅极；多条位线，分别连接同一列的该存储单元的该掺杂区，该反熔丝存储器的操作方法包括：
进行一程式化操作时，于一选定存储单元所耦接的一选定耦合栅极线施加一第一电压，于该选定存储单元所耦接的一选定反熔丝栅极线施加一第二电压，于该选定存储单元所耦接的一选定位线施加一第三电压，其中该第一电压与该第二电压足以产生一边缘电场效应，通过该边缘电场效应于该反熔丝栅极与该耦合栅极之间的该基底中形成感应电荷，并形成一反转沟道，该反转沟道于该选定存储单元的该反熔丝栅极与该耦合栅极之间的该基底中作为一耦合沟道，并使该选定存储单元该沟道区开启，该第二电压与该第三电压的电压差足以使该选定存储单元的该反熔丝栅极下方的一反熔丝层击穿。
19.如权利要求18所述的使用耦合沟道的反熔丝存储器的操作方法，其中该第一电压与该第三电压的电压差不足以使该选定存储单元的该耦合栅极下方的一栅介电层击穿。
20.如权利要求18所述的使用耦合沟道的反熔丝存储器的操作方法，其中该第一电压为该第二电压的一半。
21.如权利要求18所述的使用耦合沟道的反熔丝存储器的操作方法，还包括进行该程式化操作时，于其他非选定位线施加一第四电压，以抑制与该选定存储单元共用该选定耦合栅极线与该选定反熔丝栅极线的其他非选定存储单元被程式化。
22.如权利要求21所述的使用耦合沟道的反熔丝存储器的操作方法，其中该第四电压为该第二电压的一半。
23.如权利要求18所述的使用耦合沟道的反熔丝存储器的操作方法，还包括：
进行读取操作时，于该选定存储单元所耦接的该选定耦合栅极线施加一第五电压，于该选定存储单元所耦接的该选定反熔丝栅极线施加一第六电压，于该选定存储单元所耦接的该选定位线施加一第七电压，其中该第五电压与该第六电压足以产生一边缘电场效应，通过该边缘电场效应于该反熔丝栅极与该耦合栅极之间的该基底中形成感应电荷，并形成一反转沟道，该反转沟道于该选定存储单元的该反熔丝栅极与该耦合栅极之间的该基底中作为该耦合沟道，并使该选定存储单元的该沟道区开启。
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