CN102637693A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法。半导体结构包括基底、第一堆叠结构、第二堆叠结构、介电元件与导电线。第一堆叠结构与第二堆叠结构配置于基底上。第一堆叠结构与第二堆叠结构的各个包括交错堆叠的导电条纹与绝缘条纹。导电条纹通过绝缘条纹分开。介电元件配置于第一堆叠结构与第二堆叠结构上且包括第二介电部分。第一堆叠结构与第二堆叠结构仅通过第二介电部分互相隔开。导电线配置于第一堆叠结构与第二堆叠结构的远离第二介电部分的堆叠侧壁上。介电元件介于导电线与第一堆叠结构之间且介于导电线与第二堆叠结构之间。
Description
技术领域
本发明涉及半导体结构及其制造方法，特别是涉及存储装置及其制造方法。
背景技术
存储装置使用于许多产品之中，例如MP3播放器、数字相机、电脑档案等等的存储元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。
设计者们开发一种提高存储装置密度的方法是使用三维堆叠存储装置，用于达成更高的存储容量，同时降低每一位元的成本。然而，目前此种存储装置的存储单元尺寸的微缩极限仍大于50nm，很难有重大的突破。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法。半导体结构具有非常小的微缩尺寸。
提供一种半导体结构。半导体结构包括基底、第一堆叠结构、第二堆叠结构、介电元件与导电线。第一堆叠结构与第二堆叠结构配置于基底上。第一堆叠结构与第二堆叠结构的各个包括交错堆叠的导电条纹与绝缘条纹。导电条纹通过绝缘条纹分开。介电元件配置于第一堆叠结构与第二堆叠结构上且包括第二介电部分。第一堆叠结构与第二堆叠结构仅通过第二介电部分互相隔开。导电线配置于第一堆叠结构与第二堆叠结构的远离第二介电部分的堆叠侧壁上。介电元件介于导电线与第一堆叠结构之间且介于导电线与第二堆叠结构之间。
提供一种半导体结构的制造方法。方法包括以下步骤。在基底上形成第一堆叠结构与第二堆叠结构。第一堆叠结构与第二堆叠结构的各个包括交错堆叠的导电条纹与绝缘条纹。导电条纹通过绝缘条纹分开。形成介电元件。介电元件包括第二介电部分。第一堆叠结构与第二堆叠结构仅通过第二介电部分互相隔开。
下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1为本发明一实施例的半导体结构的立体图；
图2为图1的半导体结构沿AA线所绘制出的剖视图；
图3为本发明一实施例的半导体结构示意图；
图4为本发明一实施例的半导体结构示意图；
图5为本发明一实施例的半导体结构示意图；
图6至图12为本发明一实施例中半导体结构的制造方法示意图。
主要元件符号说明
2、402：基底
4、404、504：第一堆叠结构
6、406、506：第二堆叠结构
8、408：第三堆叠结构
10、410：第四堆叠结构
12、412、512：导电条纹
14、414：绝缘条纹
16：第一间隙
18：第二间隙
20：第三间隙
22：第一堆叠侧壁
24：第二堆叠侧壁
26：第三堆叠侧壁
28：第四堆叠侧壁
30：第五堆叠侧壁
32：第六堆叠侧壁
34：第七堆叠侧壁
36：第八堆叠侧壁
38、138、238、438、538：介电元件
40、140、240、540：第一介电部分
42、142、242、542：第二介电部分
44、144、244、544：第三介电部分
46、146、246、546：第四介电部分
48、148、248：第五介电部分
50、150、250、550：第六介电部分
52、152、252、552：第七介电部分
54、154、254、554：第八介电部分
56、456：导电线
135、137、139、235、237、239、521、523、525、527、529：介电层
403：导电层
405：绝缘层
407、443：掩模层
439：导电材料
441：接触材料
458：接触结构
E：半间距
F、N：距离
G、K、M、Q：厚度
具体实施方式
图1绘示一实施例的半导体结构的立体图。图2为图1的半导体结构沿AA线所绘制出的剖视图。在实施例中，半导体结构是三维垂直栅极存储装置(3D vertical gate memory device)，例如包括反及栅(NAND)型闪存存储器或反熔丝存储器等等。
请参照图1，半导体结构包括基底2。第一堆叠结构4、第二堆叠结构6、第三堆叠结构8与第四堆叠结构10配置于基底2上。第一堆叠结构4、第二堆叠结构6、第三堆叠结构8与第四堆叠结构10的各个包括交错堆叠的导电条纹12与绝缘条纹14。导电条纹12通过绝缘条纹14互相分开。绝缘条纹14可包括氧化物例如氧化硅。导电条纹12可包括金属或半导体材料例如P-型多晶硅。在一实施例中，不同层次的导电条纹12分别作为不同存储平面的位线(BL)。
第一堆叠结构4与第二堆叠结构6之间具有第一间隙16。第二堆叠结构6与第三堆叠结构8之间具有第二间隙18。第三堆叠结构8与第四堆叠结构10之间具有第三间隙20。第一堆叠结构4包括相对的第一堆叠侧壁22与第二堆叠侧壁24。第二堆叠结构6包括相对的第三堆叠侧壁26与第四堆叠侧壁28。第三堆叠结构8包括相对的第五堆叠侧壁30与第六堆叠侧壁32。第四堆叠结构10包括相对的第七堆叠侧壁34与第八堆叠侧壁36。第一堆叠侧壁22与第四堆叠侧壁28远离第一间隙16。第二堆叠侧壁24与第三堆叠侧壁26邻近第一间隙16。第四堆叠侧壁28与第五堆叠侧壁30邻近第二间隙18。第三堆叠侧壁26与第六堆叠侧壁32远离第二间隙18。第六堆叠侧壁32与第七堆叠侧壁34邻近第三间隙20。第五堆叠侧壁30与第八堆叠侧壁36远离第三间隙20。
请参照图1，介电元件38可配置于第一堆叠结构4、第二堆叠结构6、第三堆叠结构8与第四堆叠结构10上。介电元件38包括例如第一介电部分40、第二介电部分42、第三介电部分44、第四介电部分46、第五介电部分48、第六介电部分50、第七介电部分52与第八介电部分54。第一介电部分40配置于第一堆叠侧壁22上。第二介电部分42配置于第一间隙16中。第三介电部分44配置于第四堆叠侧壁28上。第四介电部分46配置于第五堆叠侧壁30上。第五介电部分48配置于第三间隙20中。第六介电部分50配置于第八堆叠侧壁36上。第七介电部分52配置在第一堆叠结构4与第二堆叠结构6的上表面上。第八介电部分54配置在第三堆叠结构8与第四堆叠结构10的上表面上。
请参照图1，导电线56配置于介电元件38上。举例来说，导电线56配置于第二间隙18中且介于第三介电部分44与第四介电部分46之间。第一介电部分40介于第一堆叠结构4与导电线56之间。第三介电部分44介于第二堆叠结构6与导电线56之间。第四介电部分46介于第三堆叠结构8与导电线56之间。第六介电部分50介于第四堆叠结构10与导电线56之间。在一实施例中，导电线56用作字线(WL)。导电线56可包括金属或半导体材料例如P+型多晶硅。再者，请参照图1，第一堆叠结构4与第二堆叠结构6仅通过第二介电部分42互相隔开。第三堆叠结构8与第四堆叠结构10仅通过第五介电部分48互相隔开。由于存储单元具有不对称的结构，因此存储单元(X方向)的尺寸能进一步地缩减。请参照图2，举例来说，不对称垂直栅极的(X方向)半间距(half pitch))E可微缩至约18nm以下。因此半导体结构具有非常高的元件密度。
在一实施例中，举例来说，第一堆叠结构4的第二堆叠侧壁24与第二堆叠结构6的第三堆叠侧壁26之间的距离F约为15nm。第一堆叠结构4的导电条纹12的厚度G约为10nm。第一堆叠结构4的第一堆叠侧壁22上的第一介电部分40的厚度K约为15nm。第一介电部分40上的导电线56的厚度M约为10nm。在其他实施例中，举例来说，第二堆叠侧壁24与第三堆叠侧壁26之间的距离F可小于第四堆叠侧壁28与第五堆叠侧壁30之间的距离N。距离F可小于第三介电部分44的厚度Q的两倍(亦即F＜2Q)。距离F可大于厚度Q的二分之一倍(亦即F＞Q/2)。距离F可小于或等于30nm。距离N可大于或等于30nm。厚度Q可大于12nm。在一些实施例中，距离F为16nm。距离N为24nm。厚度Q为14nm。在一实施例中，三维垂直栅极存储装置的漏极侧具有二极管的设计，源极侧具有每个层的堆叠层。在其他实施例中，源极侧具有二极管的设计，漏极侧具有每个层的堆叠层。
请参照图1，介电元件38可具有单一介电材料。换句话说，第一介电部分40、第二介电部分42、第三介电部分44、第四介电部分46、第五介电部分48、第六介电部分50、第七介电部分52与第八介电部分54的各个具有单一介电材料。在一实施例中，介电元件38用作反熔丝存储层且由反熔丝材料所构成，举例来说，可包括氧化物例如氧化硅、或氮化物例如氮化硅。
图3绘示另一实施例的半导体结构。图3的半导体结构与图1的半导体结构的不同处在于，在介电元件138中，第二介电部分142与第五介电部分148具有单一介电材料，包括氧化物例如氧化硅；而第一介电部分140、第三介电部分144、第四介电部分146、第六介电部分150、第七介电部分152与第八介电部分154的各个具有由多数个不同介电材料(包括例如氧化物例如氧化硅、或氮化物例如氮化硅)的例如介电层135、137、139所构成的多层结构。在一实施例中，介电层135与139具有氧化硅，介电层137具有氮化硅，介电层135、137与139构成一ONO的多层结构。举例来说，介电层135的厚度可为5nm-10nm。介电层137的厚度可为5nm-10nm。介电层139的厚度可为5nm-12nm。。在一实施例中，介电层137用作电荷存储层。
图4绘示一实施例的半导体结构。图4的半导体结构与图3的半导体结构的不同处在于，在介电元件538中，第一介电部分540、第三介电部分544、第四介电部分546、第六介电部分550、第七介电部分552与第八介电部分554的各个具有ONONO结构，其中介电层521、525与529可为氧化硅，介电层523与527可为氮化硅。此外，介电层521、523、525的厚度小于介电层527、529。举例来说，介电层521、523、525的厚度可分别为1nm-3nm。介电层527的厚度可为5nm-10nm。介电层529的厚度可为5nm-12nm。在一实施例中，介电层521、523与525用作电洞穿隧结构。介电层527用作电荷存储层。介电层523用作穿隧介电层。
请参照图4，举例来说，第一堆叠结构504与第二堆叠结构506的(作为位线的)导电条纹512之间的距离(在此例中可视为第二介电部分542的厚度)至少要等于第三介电部分544或第七介电部分552(具有ONONO结构)的厚度，以避免邻近的导电条纹512之间具有太高的耦合电容。
图5绘示一实施例的半导体结构。图5的半导体结构与图1的半导体结构的不同处在于，介电元件238由多数个不同的介电材料所构成。举例来说，第一介电部分240、第三介电部分244、第四介电部分246、第六介电部分250、第七介电部分252与第八介电部分254的各个为介电层235、237、239所构成的多层结构。在一实施例中，介电层235与239具有氧化硅，介电层237具有氮化硅，介电层235、237与239构成一ONO的多层结构。第二介电部分242与第五介电部分248也由介电层235、237与239所包含的不同的介电材料所构成。
图6至图12绘示一实施例中半导体结构的制造方法。请参照图6，在基底402上交错地堆叠导电层403与绝缘层405。导电层403通过绝缘层405互相分开。导电层403绝缘于基底402。基底402可包括氧化物例如氧化硅。基底402也可包括硅基底，并通过一介电层(未显示)绝缘于导电层403。
请参照图7，在堆叠的导电层403与绝缘层405上形成图案化的掩模层407。移除导电层403与绝缘层405未被掩模层407遮蔽的部分，以形成如图8所示的第一堆叠结构404、第二堆叠结构406、第三堆叠结构408与第四堆叠结构410。第一堆叠结构404、第二堆叠结构406、第三堆叠结构408与第四堆叠结构410的各个包括交错堆叠的导电条纹412与绝缘条纹414。
请参照图9，在第一堆叠结构404、第二堆叠结构406、第三堆叠结构408与第四堆叠结构410上形成介电元件438。请参照图10，在介电元件438上形成导电材料439。接触材料441可形成于导电材料439上。在一实施例中，导电材料439包括例如P+型多晶硅，接触材料441包括金属硅化物例如硅化钨。请参照图11，在接触材料441上形成图案化的掩模层443。移除导电材料439与接触材料441未被掩模层443遮蔽的部分以形成如图12所示的导电线456与接触结构458。
虽然结合以上较佳实施例揭露如上本发明，然而其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视附上的权利要求所界定者为准。
Claims (10)
1.一种半导体结构，包括：
基底；
第一堆叠结构与第二堆叠结构，配置于该基底上，其中该第一堆叠结构与该第二堆叠结构的各个包括交错堆叠的导电条纹与绝缘条纹，该导电条纹通过该绝缘条纹分开；
介电元件，配置于该第一堆叠结构与该第二堆叠结构上且包括第二介电部分，其中该第一堆叠结构与该第二堆叠结构仅通过该第二介电部分互相隔开；以及
导电线，配置于该第一堆叠结构与该第二堆叠结构的远离该第二介电部分的堆叠侧壁上，其中该介电元件介于该导电线与该第一堆叠结构之间且介于该导电线与该第二堆叠结构之间。
2.如权利要求1所述的半导体结构，其中，
该第一堆叠结构与该第二堆叠结构之间具有一第一间隙，
该第一堆叠结构包括相对的一第一堆叠侧壁与一第二堆叠侧壁，
该第二堆叠结构包括相对的一第三堆叠侧壁与一第四堆叠侧壁，
该第一堆叠侧壁与该第四堆叠侧壁远离该第一间隙，该第二堆叠侧壁与该第三堆叠侧壁邻近该第一间隙，
该介电元件还包括：
第一介电部分，配置于该第一堆叠侧壁上；以及
第三介电部分，配置于该第四堆叠侧壁上，
其中该第二介电部分配置于该第一间隙中。
3.如权利要求2所述的半导体结构，其中该第一介电部分介于该第一堆叠结构与该导电线之间，该第三介电部分介于该第二堆叠结构与该导电线之间。
4.如权利要求2所述的半导体结构，还包括第三堆叠结构，其中，
该第二堆叠结构与该第三堆叠结构之间具有第二间隙，
该第三堆叠结构包括相对的一第五堆叠侧壁与一第六堆叠侧壁，
该第四堆叠侧壁与该第五堆叠侧壁邻近该第二间隙，该第三堆叠侧壁与该第六堆叠侧壁远离该第二间隙，
该介电元件还包括第四介电部分，该第四介电部分配置于该第五堆叠侧壁上，
该导电线配置于该第二间隙中且介于该第三介电部分与该第四介电部分之间。
5.如权利要求4所述的半导体结构，还包括第四堆叠结构，其中，
该第三堆叠结构与该第四堆叠结构之间具有第三间隙，
该第四堆叠结构包括相对的一第七堆叠侧壁与一第八堆叠侧壁，
该第六堆叠侧壁与第七堆叠侧壁邻近该第三间隙，该第五堆叠侧壁与该第八堆叠侧壁远离该第三间隙，
该介电元件还包括第五介电部分与第六介电部分，该第五介电部分配置于该第三间隙中，该第六介电部分配置于该第八堆叠侧壁上。
6.一种半导体结构的制造方法，包括：
在一基底上形成一第一堆叠结构与一第二堆叠结构，其中该第一堆叠结构与该第二堆叠结构的各个包括交错堆叠的导电条纹与绝缘条纹，该导电条纹通过该绝缘条纹分开；以及
形成一介电元件于该第一堆叠结构与该第二堆叠结构上，其中该介电元件包括第二介电部分，该第一堆叠结构与该第二堆叠结构仅通过该第二介电部分互相隔开。
7.如权利要求6所述的半导体结构的制造方法，还包括形成一导电线于该第一堆叠结构与该第二堆叠结构的远离该第二介电部分的堆叠侧壁上，其中该介电元件介于该导电线与该第一堆叠结构之间且介于该导电线与该第二堆叠结构之间。
8.如权利要求6所述的半导体结构的制造方法，其中，
该第一堆叠结构与该第二堆叠结构之间具有第一间隙，
该第一堆叠结构包括相对的一第一堆叠侧壁与一第二堆叠侧壁，
该第二堆叠结构包括相对的一第三堆叠侧壁与一第四堆叠侧壁，
该第一堆叠侧壁与该第四堆叠侧壁远离该第一间隙，该第二堆叠侧壁与该第三堆叠侧壁邻近该第一间隙，
该介电元件还包括：
一第一介电部分，配置于该第一堆叠侧壁上；以及
一第三介电部分，配置于该第四堆叠侧壁上，
其中该第二介电部分配置于该第一间隙中。
9.如权利要求8所述的半导体结构的制造方法，还包括形成一导电线，其中该第一介电部分介于该第一堆叠结构与该导电线之间，该第三介电部分介于该第二堆叠结构与该导电线之间。
10.如权利要求8所述的半导体结构的制造方法，还包括：
形成一第三堆叠结构；以及
形成一导电线，其中，
该第二堆叠结构与该第三堆叠结构之间具有第二间隙，
该第三堆叠结构包括相对的一第五堆叠侧壁与一第六堆叠侧壁，
该第四堆叠侧壁与该第五堆叠侧壁邻近该第二间隙，该第三堆叠侧壁与该第六堆叠侧壁远离该第二间隙，
该介电元件还包括第四介电部分，该第四介电部分配置于该第五堆叠侧壁上，
该导电线配置于该第二间隙中且介于该第三介电部分与该第四介电部分之间。
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