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CN102569393B - 晶体管、包括该晶体管的半导体器件及其制造方法 - Google Patents

晶体管、包括该晶体管的半导体器件及其制造方法 Download PDF

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CN102569393B CN201010610932.XA CN201010610932A CN102569393B CN 102569393 B CN102569393 B CN 102569393B CN 201010610932 A CN201010610932 A CN 201010610932A CN 102569393 B CN102569393 B CN 102569393B
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Abstract

本发明涉及晶体管、包括该晶体管的半导体器件以及所述晶体管和所述半导体器件的制造方法。根据本发明的晶体管包括：衬底，至少包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层；形成在第二半导体层上的栅极叠层；分别位于栅极叠层两侧的源区和漏区；背栅，包括分别由绝缘层和第一半导体层形成的背栅电介质和背栅电极；以及形成于背栅电极的一部分上的背栅接触。其中，背栅接触包括从背栅电极的表面凸出的外延部分，并且源区和漏区中的每一个都包括从第二半导体层的表面凸出的外延部分。与常规的晶体管相比，本发明的晶体管的制造工艺简化且制造成本降低。

Description

晶体管、包括该晶体管的半导体器件及其制造方法
技术领域
本发明涉及一种晶体管和包括所述晶体管的半导体器件。更具体而言，本发明涉及一种包括背栅(back gate)的晶体管以及包括所述晶体管的半导体器件。本发明还涉及晶体管和半导体器件的制造方法。
背景技术
晶体管是集成电路中的常用元件。在利用CMOS技术所形成的CMOS电路中，通常包括N沟道晶体管和P沟道晶体管。
随着半导体技术的发展，出现了包括背栅的晶体管。与仅仅含有前栅或栅极叠层的晶体管相比，利用背栅能够进一步提升晶体管的性能。而在背栅与电路中的其他部件之间实现所需的电连接的背栅接触，是电路中的关键部件之一。
在当前的半导体集成电路中，SOI(Semiconductor-On-Insulator)技术得到了越来越广泛的应用。在利用SOI技术、特别是超薄SOI(UTSOI)技术所形成的器件中，背栅接触有助于控制阈值电压和短沟道效应(SCE)。同时，背栅接触也被认为是用于下一代CMOS技术的关键部件。
然而，在现有的半导体器件或集成电路的制造流程中，背栅接触的形成可能会破坏已经形成的结构。例如，在利用SOI技术形成器件的工艺流程中，背栅接触的形成很可能会破坏SOI衬底中的埋置绝缘层或埋置氧化物(BOX)层。因而，需要附加的保护层(比如氮化物层)。此外，背栅接触的形成还需要附加的多晶硅填充物。这使制造工艺变得尤为复杂，同时也增大了制造成本。
发明内容
本发明解决了现有技术中存在的以上问题。
根据本发明的一个方面，提供了一种晶体管，与常规的晶体管相比，该晶体管的背栅接触的形成不会破坏已经形成的结构且无需附加的保护层和附加的多晶硅填充物，从而使制造工艺大为简化且大幅降低了制造成本。
根据本发明的晶体管可以包括：衬底，所述衬底包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层；形成在所述第二半导体层上的栅极叠层；分别位于所述栅极叠层两侧的源区和漏区；背栅，所述背栅包括分别由所述绝缘层和所述第一半导体层形成的背栅电介质和背栅电极；以及形成于所述背栅电极的一部分上的背栅接触。其中，所述背栅接触包括从所述背栅电极的表面凸出的外延部分，并且所述源区和所述漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
根据本发明的另一方面，提供了一种半导体器件。该半导体器件可以包括多个所述晶体管。
在一个实施例中，半导体器件可以包括N型场效应晶体管(NFET)和P型场效应晶体管(PFET)。所述N型场效应晶体管和所述P型场效应晶体管可以通过隔离物彼此隔离。所述隔离物例如可以是浅沟槽隔离。
根据本发明的又一方面，提供了一种制造晶体管的方法。该方法利用外延工艺形成从背栅电极的表面凸出的外延部分并由此形成背栅接触。与常规的方法相比，这种制造方法中背栅接触的形成不会破坏已经形成的结构且无需附加的保护层和附加的多晶硅填充物，因而使制造工艺大大简化且显著降低了制造成本。
根据本发明的制造晶体管的方法可以包括：提供衬底，所述衬底包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层，并且所述第一半导体层和所述绝缘层分别形成所述晶体管的背栅的背栅电极和背栅电介质；在所述第二半导体层上形成栅极叠层；选择性去除所述第二半导体层和所述绝缘层的一部分从而露出所述背栅电极的一部分；在所述栅极叠层的两侧分别形成源区和漏区；以及，对所述背栅电极的露出部分、所述源区和所述漏区进行选择性外延，以形成从所述背栅电极的表面凸出的外延部分并由此形成背栅接触，并且使得所述源区和所述漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
根据本发明的再一方面，提供了一种制造半导体器件的方法，所述半导体器件可以包括第一晶体管和第二晶体管，所述方法可以包括：提供衬底，所述衬底包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层，所述第一半导体层形成所述第一晶体管的第一背栅的第一背栅电极和所述第二晶体管的第二背栅的第二背栅电极，并且所述绝缘层形成所述第一晶体管的第一背栅的第一背栅电介质和所述第二晶体管的第二背栅的第二背栅电介质；形成用于使所述第一晶体管与所述第二晶体管彼此隔离的隔离物；在所述第二半导体层上形成第一栅极叠层和第二栅极叠层；选择性去除所述第二半导体层和所述绝缘层的一部分从而露出所述第一背栅电极的一部分和所述第二背栅电极的一部分；在所述第一栅极叠层的两侧分别形成第一源区和第一漏区，并且在所述第二栅极叠层的两侧分别形成第二源区和第二漏区；以及对所述第一背栅电极的露出部分、所述第二背栅电极的露出部分、所述第一源区、所述第一漏区、所述第二源区和所述第二漏区进行选择性外延，从而形成从所述第一背栅电极的表面凸出的外延部分并由此形成第一背栅接触以及形成从所述第二背栅电极的表面凸出的外延部分并由此形成第二背栅接触，并且使得所述第一源区、所述第一漏区、所述第二源区和所述第二漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
附图说明
本发明的这些和其它目的、特征和优点将会从结合附图对于本发明示例性实施例的以下详细描述中变得更为清楚明了。在附图中：
图1A示出了根据本发明的一个示例性实施例的晶体管的横截面示意图。
图1B示出了图1A中的晶体管形成接触后的示意图。
图2A示出了根据本发明的一个示例性实施例的半导体器件的横截面示意图。
图2B示出了图2A中的半导体器件形成接触后的示意图。
图3A示出了根据本发明的示例性实施例制造晶体管的方法的第一步骤，在该步骤中提供了衬底。
图3B示出了根据本发明的示例性实施例制造晶体管的方法的第二步骤，通过该步骤形成了图案化的栅极叠层。
图3C示出了根据本发明的示例性实施例制造晶体管的方法的第三步骤，通过该步骤露出了背栅电极的一部分。
图3D示出了根据本发明的示例性实施例制造晶体管的方法的第四步骤，通过该步骤形成了晶体管的源区和漏区。
图3E示出了根据本发明的示例性实施例制造晶体管的方法的第五步骤，在该步骤中对背栅电极的露出部分、源区和漏区进行选择性外延。
图3F示出了根据本发明的示例性实施例制造晶体管的方法的可选的第六步骤，在该步骤中形成了背栅接触插塞(back-gate contact plug)。
图4A示出了根据本发明的示例性实施例制造半导体器件的方法的第一步骤，在该步骤中提供了衬底并在衬底中形成了隔离物。
图4B示出了根据本发明的示例性实施例制造半导体器件的方法的第二步骤，通过该步骤形成了第一晶体管的第一栅极叠层和第二晶体管的第二栅极叠层。
图4C示出了根据本发明的示例性实施例制造半导体器件的方法的第三步骤，通过该步骤露出了第一晶体管的第一背栅电极的一部分以及第二晶体管的第二背栅电极的一部分。
图4D示出了根据本发明的示例性实施例制造半导体器件的方法的第四步骤，通过该步骤形成了第一晶体管的第一源区和第一漏区，并且形成了第二晶体管的第二源区和第二漏区。
图4E示出了根据本发明的示例性实施例制造半导体器件的方法的第五步骤，在该步骤中对第一背栅电极的露出部分、第二背栅电极的露出部分、第一源区、第一漏区、第二源区和第二漏区进行选择性外延。
图4F示出了根据本发明的示例性实施例制造半导体器件的方法的可选的第六步骤，在该步骤中形成了第一晶体管的第一背栅接触插塞和第二晶体管的第二背栅接触插塞。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。
首先，参照图1A和1B详细描述根据本发明的示例性实施例的晶体管。
图1A示出了根据本发明的一个示例性实施例的晶体管的横截面示意图。
如图1A所示，用于形成晶体管110的衬底100可以包括顺序堆叠的基底层101、第一半导体层103、绝缘层104和第二半导体层105。作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4；第一半导体层103可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP；第二半导体层105可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图1A中所示的数目。所述衬底可以包括更多个半导体层或绝缘层。例如，除了图1A中所示出的层之外，衬底100还可以包括位于基底层101与第一半导体层103之间的另一绝缘层。
晶体管110的栅极叠层111形成在衬底100的第二半导体层105上。在一个实例中，栅极叠层111可以包括栅极电介质以及形成在该栅极电介质上的栅电极。栅极电介质例如可以包括从以下材料构成的组中选取的材料或材料组合：SiO2、Si3N4、HfO2。栅电极例如可以包括从以下材料构成的组中选取的材料或材料组合：Al、多晶硅、Ti。可选地，可以在栅极叠层111的侧壁上形成侧墙隔离层114。侧墙隔离层114例如可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，例如SiO2。
晶体管110的源区112和漏区113分别位于栅极叠层111的两侧。晶体管110还包括背栅120。背栅120可以包括背栅电介质和背栅电极。在所示出的实施例中，背栅120的背栅电介质和背栅电极分别由绝缘层104和第一半导体层103形成。在由第一半导体层103形成的背栅电极的一部分上，形成了背栅接触121。在图1A所示的示例性实施例中，背栅接触121包括从背栅电极的表面凸出的外延部分。此外，源区112和漏区113中的每一个都包括从第二半导体层105的表面凸出的外延部分。
可选地，还可以在衬底100上形成伪栅130。伪栅130用于将背栅接触121与晶体管的源区和漏区隔离。伪栅130可以包括伪栅叠层131。在一个实例中，伪栅叠层131可以包括伪栅电介质以及形成在该伪栅电介质上的伪栅电极。伪栅电介质例如可以包括从以下材料构成的组中选择的材料或材料组合：SiO2、Si3N4、HfO2。伪栅电极例如可以包括从以下材料构成的组中选择的材料或材料组合：Al、多晶硅、Ti。可选地，可以在伪栅叠层131的侧壁上形成侧墙隔离层132。侧墙隔离层132例如可以包括氮化物，比如Si3N4。侧墙隔离层132也可以包括氧化物，例如SiO2。
图1B示出了根据本发明的另一个示例性实施例的晶体管的横截面示意图。更具体而言，图1B示出了图1A中的晶体管形成接触后的示意图。除了接触插塞(contact plug)以外，图1B中所示的晶体管的结构与图1A中的晶体管大体相同。
如图1B所示，可以在背栅接触上进一步形成背栅接触插塞122。在图1B所示的示例性实施例中，背栅接触插塞122可以形成在背栅接触上方的钝化层140中。
可选地，背栅接触的凸出的外延部分可以包括金属硅化物123。金属硅化物123可以形成在背栅接触的凸出的外延部分的一部分中。可选地，在背栅接触的凸出的外延部分的外表面上进一步形成衬层(liner)124。衬层124例如可以包括氮化物。
可选地，还可以在晶体管的源区的凸出的外延部分和漏区的凸出的外延部分上分别形成源区接触插塞116和漏区接触插塞115。此外，源区的凸出的外延部分和漏区的凸出的外延部分也可以包括金属硅化物。并且，可选地在源区的凸出的外延部分的外表面和漏区的凸出的外延部分的外表面上分别形成衬层。
下面，参照图2A和2B详细描述根据本发明的示例性实施例的半导体器件。
图2A示出了根据本发明的一个示例性实施例的半导体器件的横截面示意图。
如图2A所示，根据本发明的一个示例性实施例的半导体器件包括晶体管110a和晶体管110b。晶体管110a和晶体管110b可以是如图1A所示的晶体管。其中，晶体管110a和晶体管110b可以通过隔离物150彼此隔离。隔离物150例如可以是浅沟槽隔离(STI)或LOCOS。浅沟槽隔离例如可以穿过第二半导体层105、绝缘层104和第一半导体层103。浅沟槽隔离的深度例如可以是100nm至1000nm。
在一个实例中，晶体管110a和晶体管110b中的一个可以是N型场效应晶体管(NFET)，而晶体管110a和晶体管110b中的另一个可以是P型场效应晶体管(PFET)。所述N型场效应晶体管和所述P型场效应晶体管可以通过例如CMOS技术形成。
可选地，在图2A所示的半导体器件中，还可以包括伪栅130a和130b。伪栅130a和130b用于将背栅接触与晶体管的源区和漏区隔离。
需要注意的是，尽管在图2A中示出了两个晶体管，但这仅仅是一个实例，并非是对本发明的限制。本发明的半导体器件所包括的晶体管的数目不限于两个。本领域技术人员可以根据需要来选择半导体器件中所包括的晶体管的数目。
图2B示出了根据本发明的另一个示例性实施例的半导体器件的横截面示意图。更具体而言，图2B示出了图2A中的半导体器件形成接触后的示意图。
如图2B所示，根据本发明的另一个示例性实施例的半导体器件包括晶体管110a和晶体管110b。晶体管110a和晶体管110b可以是如图1B所示的晶体管。其中，晶体管110a和晶体管110b可以通过隔离物150彼此隔离。隔离物150例如可以是浅沟槽隔离(STI)或LOCOS。浅沟槽隔离例如可以穿过第二半导体层105、绝缘层104和第一半导体层103。浅沟槽隔离的深度例如可以是100nm至1000nm。
在一个实例中，晶体管110a和晶体管110b中的一个可以是N型场效应晶体管，而晶体管110a和晶体管110b中的另一个可以是P型场效应晶体管。所述N型场效应晶体管和所述P型场效应晶体管可以通过例如CMOS技术形成。
可选地，在图2B所示的半导体器件中，还可以包括伪栅130a和130b。伪栅130a和130b用于将背栅接触与晶体管的源区和漏区隔离。
需要注意的是，尽管在图2B中示出了两个晶体管，但这仅仅是一个实例，并非是对本发明的限制。本发明的半导体器件所包括的晶体管的数目不限于两个。本领域技术人员可以根据需要来选择半导体器件中所包括的晶体管的数目。
下面参照图3A至3F详细描述根据本发明示例性实施例的制造晶体管的方法。
图3A示出了根据本发明的示例性实施例制造晶体管的方法的第一步骤。在该步骤中，提供衬底100。衬底100可以包括顺序堆叠的基底层101、第一半导体层103、绝缘层104和第二半导体层105。其中，第一半导体层103和绝缘层104分别形成晶体管的背栅的背栅电极和背栅电介质。
作为实例，衬底100的绝缘层104可以包括但不限于从以下材料构成的组中选择的材料或材料组合：SiO2、Si3N4；第一半导体层103可以包括但不限于从以下材料构成的组中选择的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP；第二半导体层105可以包括但不限于从以下材料构成的组中选择的材料或材料组合：Si、SiGe、SiC、Ge、GaAs、InP。需要注意的是，衬底100中包含的半导体层的数目以及绝缘层的数目不限于图3A中所示的数目。所述衬底可以包括更多个半导体层或绝缘层。例如，除了图3A中所示出的层之外，衬底100还可以包括位于基底层101与第一半导体层103之间的另一绝缘层。
图3B示出了根据本发明的示例性实施例制造晶体管的方法的第二步骤。如图3B所示，在第二半导体层105上形成栅极叠层111。
可选地，在这一步骤中还可以在第二半导体层105上形成伪栅叠层131。在形成栅极叠层的步骤中同时形成伪栅叠层，可以使常规技术中通过形成比如浅沟槽隔离的电介质将背栅接触与晶体管的源区和漏区隔离的工艺得到简化。
在一个实例中，可以通过在衬底100的第二半导体层105上依次淀积电介质层和电极层、然后对已淀积的电极层和电介质层进行图案化来形成栅极叠层111和伪栅叠层131。然而，本发明不限于此。栅极叠层111和伪栅叠层131也可以通过本领域技术人员所熟知的其他方法来形成。
图3C示出了根据本发明的示例性实施例制造晶体管的方法的第三步骤。如图3C所示，选择性去除第二半导体层105和绝缘层104的一部分，从而露出由第一半导体层103形成的背栅电极的一部分。如以下将要描述的，在后续步骤中，在所述背栅电极的露出部分上将形成背栅接触。
在一个实例中，可以通过刻蚀来选择性去除第二半导体层105和绝缘层104的一部分。例如，可以利用掩模掩蔽第二半导体层105和绝缘层104的无需去除的部分，然后进行曝光，再将经过曝光的部分刻蚀掉，来露出由第一半导体层103形成的背栅电极的一部分。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来选择性去除第二半导体层105和绝缘层104的一部分以露出背栅电极的一部分。
图3D示出了根据本发明的示例性实施例制造晶体管的方法的第四步骤。在该步骤中，在栅极叠层111的两侧分别形成了源区112和漏区113。
可选地，可以在形成源区112和漏区113之前，在栅极叠层111的侧壁上形成侧墙隔离层114。侧墙隔离层114可以包括氮化物，比如Si3N4。侧墙隔离层114也可以包括氧化物，比如SiO2。在第二半导体层105上形成有伪栅叠层131的实例中，在形成侧墙隔离层114的同时，还可以在伪栅叠层131的侧壁上形成侧墙隔离层132。
在一个实例中，可以通过将离子注入到栅极叠层111两侧的第二半导体层105中来形成源区112和漏区113。对于N沟道晶体管，比如NFET，被注入的离子例如可以是砷或磷，对于P沟道晶体管，比如PFET，被注入的离子例如可以是硼。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来形成源区112和漏区113。
图3E示出了根据本发明的示例性实施例制造晶体管的方法的第五步骤。在该步骤中，对由第一半导体层103形成的背栅电极的露出部分、源区112和漏区113进行选择性外延，从而形成从背栅电极的表面凸出的外延部分并由此形成背栅接触121，并且使得源区112和漏区113中的每一个都包括从第二半导体层105的表面凸出的外延部分。换言之，通过所述选择性外延，抬升了晶体管的源区、漏区以及背栅电极的露出部分。
通过图3A至3E所示的制造方法，形成了根据本发明的一个示例性实施例的晶体管。所述晶体管包括形成于背栅电极的一部分上的背栅接触并且背栅接触包括从背栅电极的表面凸出的外延部分。在这样的制造方法中，背栅接触的形成不会破坏已经形成的结构(比如衬底中的埋置绝缘层)且无需形成附加的保护层和附加的多晶硅填充物。这使得制造工艺大大简化且制造成本显著降低。
可选地，根据本发明示例性实施例的制造晶体管的方法还可以包括如图3F所示的步骤。在该步骤中，在背栅接触121上进一步形成背栅接触插塞122。在一个实例中，背栅接触插塞122可以形成在背栅接触上方的钝化层140中。背栅接触插塞122例如可以包括金属。例如，背栅接触插塞可以包括钨或铜等。
可选地，在形成背栅接触插塞122之前，可以在背栅接触的凸出的外延部分中形成金属硅化物123。金属硅化物123例如可以形成在背栅接触的凸出的外延部分的一部分中。此外，可选地，在背栅接触的凸出的外延部分的外表面上进一步形成衬层124。衬层124例如可以包括氮化物。
可选地，在图3F所示的步骤中，还可以在晶体管的源区的凸出的外延部分和漏区的凸出的外延部分上分别形成源区接触插塞116和漏区接触插塞115。此外，源区的凸出的外延部分和漏区的凸出的外延部分也可以包括金属硅化物。并且，可选地，在源区的凸出的外延部分的外表面和漏区的凸出的外延部分的外表面上分别形成衬层。
在一个实例中，可以通过以下方式来形成背栅接触插塞以及源区接触插塞和漏区接触插塞：首先，在背栅接触的凸出的外延部分、源区的凸出的外延部分和漏区的凸出的外延部分中分别形成金属硅化物；之后，在背栅接触的凸出的外延部分的外表面、源区的凸出的外延部分的外表面和漏区的凸出的外延部分的外表面上淀积例如由氮化物形成的衬层；然后，进行例如在0-500℃的温度范围内的低温热氧化(LTO)以形成钝化层；随后，通过例如化学机械抛光(CMP)的平坦化工艺使已形成的钝化层平坦化；之后，在已平坦化的钝化层中需要形成接触插塞的位置形成接触孔；最后，利用例如钨的插塞材料填充接触孔，从而形成背栅接触插塞以及源区接触插塞和漏区接触插塞。需要注意的是，本发明不限于以上实例。也可以通过本领域技术人员所熟知的其他方法来形成背栅接触插塞以及源区接触插塞和漏区接触插塞。
下面参照图4A至4F详细描述根据本发明示例性实施例的制造半导体器件的方法。
图4A示出了根据本发明的示例性实施例制造半导体器件的方法的第一步骤。在该步骤中提供衬底100，所述衬底100包括顺序堆叠的基底层101、第一半导体层103、绝缘层104和第二半导体层105。第一半导体层103形成第一晶体管的第一背栅的第一背栅电极和第二晶体管的第二背栅的第二背栅电极，并且绝缘层104形成所述第一晶体管的第一背栅的第一背栅电介质和所述第二晶体管的第二背栅的第二背栅电介质。
此外，在图4A所示的步骤中，还可以在衬底100中进一步形成用于使第一晶体管与第二晶体管彼此隔离的隔离物150。隔离物150例如可以是浅沟槽隔离(STI)或LOCOS。浅沟槽隔离例如可以穿过第二半导体层105、绝缘层104和第一半导体层103。浅沟槽隔离的深度例如可以是100nm至1000nm。
图4B示出了根据本发明的示例性实施例制造半导体器件的方法的第二步骤。如图4B所示，在第二半导体层105上形成第一栅极叠层111a和第二栅极叠层111b。
可选地，在这一步骤中还可以在第二半导体层105上形成第一伪栅叠层131a和第二伪栅叠层131b。
在一个实例中，可以通过在衬底100的第二半导体层105上依次淀积电介质层和电极层、然后对已淀积的电极层和电介质层进行图案化来形成第一栅极叠层111a和第二栅极叠层111b以及第一伪栅叠层131a和第二伪栅叠层131b。然而，本发明不限于此。栅极叠层和伪栅叠层也可以通过本领域技术人员所熟知的其他方法来形成。
图4C示出了根据本发明的示例性实施例制造半导体器件的方法的第三步骤。如图4C所示，选择性去除第二半导体层105和绝缘层104的一部分从而露出第一背栅电极的一部分和第二背栅电极的一部分。如以下将要描述的，在后续步骤中，在第一背栅电极的露出部分和第二背栅电极的露出部分上将分别形成第一背栅接触和第二背栅接触。
在一个实例中，可以通过刻蚀来选择性去除第二半导体层105和绝缘层104的一部分。例如，可以利用掩模掩蔽第二半导体层105和绝缘层104的无需去除的部分，然后进行曝光，再将经过曝光的部分刻蚀掉，来露出第一背栅电极的一部分和第二背栅电极的一部分。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来选择性去除第二半导体层105和绝缘层104的一部分。
图4D示出了根据本发明的示例性实施例制造半导体器件的方法的第四步骤。如图4D所示，在第一栅极叠层111a的两侧分别形成第一源区112a和第一漏区113a，并且在第二栅极叠层111b的两侧分别形成第二源区112b和第二漏区113b。
可选地，可以在形成源区和漏区之前，在第一栅极叠层111a和第二栅极叠层111b的侧壁上分别形成侧墙隔离层114a和114b。侧墙隔离层114a和114b例如可以包括氮化物，比如Si3N4。侧墙隔离层114a和114b也可以包括氧化物，比如SiO2。在第二半导体层105上形成有第一伪栅叠层131a和第二伪栅叠层131b的实例中，在形成侧墙隔离层114a和114b的同时，还可以在第一伪栅叠层131a的侧壁和第二伪栅叠层131b的侧壁上分别形成侧墙隔离层132a和132b。
在一个实例中，可以通过将离子注入到第一栅极叠层111a两侧以及第二栅极叠层111b两侧的第二半导体层105中来形成第一源区112a和第一漏区113a以及第二源区112b和第二漏区113b。对于N沟道晶体管，比如NFET，被注入的离子例如可以是砷或磷，对于P沟道晶体管，比如PFET，被注入的离子例如可以是硼。然而，本发明不限于此。也可以通过本领域技术人员所熟知的其他方法来形成源区和漏区。
图4E示出了根据本发明的示例性实施例制造半导体器件的方法的第五步骤。在该步骤中，对第一背栅电极的露出部分、第二背栅电极的露出部分、第一源区112a、第一漏区113a、第二源区112b和第二漏区113b进行选择性外延，以形成从第一背栅电极的表面凸出的外延部分并由此形成第一背栅接触121a以及形成从第二背栅电极的表面凸出的外延部分并由此形成第二背栅接触121b，并且使得第一源区112a、第一漏区113a、第二源区112b和第二漏区113b中的每一个都包括从第二半导体层105的表面凸出的外延部分。换言之，通过所述选择性外延，抬升了第一晶体管的第一源区和第一漏区、第二晶体管的第二源区和第二漏区以及第一背栅电极的露出部分和第二背栅电极的露出部分。
通过图4A至4E所示的制造方法，形成了根据本发明的一个示例性实施例的半导体器件，该半导体器件包括第一晶体管和第二晶体管。所述第一和第二晶体管中的每一个都包括形成于其背栅电极的一部分上的背栅接触并且背栅接触包括从背栅电极的表面凸出的外延部分。在这样的制造方法中，可以使已经形成的结构(比如衬底中的埋置绝缘层)免于受到背栅接触的形成过程的破坏且无需附加的保护层和附加的多晶硅填充物。这使得制造工艺大大简化且制造成本明显降低。
需要注意的是，尽管在图4A至4E所示的制造半导体器件的示例性方法中示出了两个晶体管的形成过程，但这仅仅是一个实例，并非是对本发明的限制。本发明的半导体器件所包括的晶体管的数目不限于两个。本领域技术人员可以根据需要来选择半导体器件中所包括的晶体管的数目。
在一个实例中，第一晶体管和第二晶体管中的一个可以是N型场效应晶体管，而第一晶体管和第二晶体管中的另一个可以是P型场效应晶体管。所述N型场效应晶体管和所述P型场效应晶体管可以通过例如CMOS工艺来形成。
可选地，根据本发明示例性实施例的制造半导体器件的方法还可以包括如图4F所示的步骤。在该步骤中，可以进一步在第一背栅接触以及第二背栅接触上分别形成第一背栅接触插塞122a和第二背栅接触插塞122b。在一个实例中，第一和第二背栅接触插塞可以形成在第一和第二背栅接触上方的钝化层140中。第一和第二背栅接触插塞可以包括金属。例如，第一和第二背栅接触插塞可以包括钨、铜或铝等。
可选地，在形成第一背栅接触插塞122a和第二背栅接触插塞122b之前，可以在第一背栅接触的凸出的外延部分以及第二背栅接触的凸出的外延部分中分别形成金属硅化物123a和123b。金属硅化物123a和123b例如可以形成在背栅接触的凸出的外延部分的一部分中。此外，可选地，在第一背栅接触的凸出的外延部分的外表面以及第二背栅接触的凸出的外延部分的外表面上分别形成衬层124a和124b。衬层例如可以包括氮化物。
可选地，在图4F所示的步骤中，还可以在第一晶体管的第一源区的凸出的外延部分和第一漏区的凸出的外延部分以及第二晶体管的第二源区的凸出的外延部分和第二漏区的凸出的外延部分上分别形成第一源区接触插塞116a、第一漏区接触插塞115a、第二源区接触插塞116b和第二漏区接触插塞115b。此外，源区的凸出的外延部分和漏区的凸出的外延部分也可以包括金属硅化物。并且，可选地，在源区的凸出的外延部分的外表面和漏区的凸出的外延部分的外表面上分别形成衬层。
尽管已经参照附图详细地描述了本发明的示例性实施例，但是这样的描述应当被认为是说明性或示例性的，而不是限制性的；本发明并不限于所公开的实施例。上面以及权利要求中描述的不同实施例也可以加以组合。本领域技术人员在实施要求保护的本发明时，根据对于附图、说明书以及权利要求的研究，能够理解并实施所公开的实施例的其他变型，这些变型也落入本发明的保护范围内。
在权利要求中，词语“包括”并不排除其他部件或步骤的存在并且“一”或“一个”并不排除复数。在相互不同的从属权利要求中陈述了若干技术手段的事实并不意味着这些技术手段的组合不能有利地加以利用。

Claims (31)

1. 一种晶体管，包括：
衬底，所述衬底至少包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层；
形成在所述第二半导体层上的栅极叠层；
分别位于所述栅极叠层两侧的源区和漏区；
背栅，所述背栅包括分别由所述绝缘层和所述第一半导体层形成的背栅电介质和背栅电极；以及
形成于所述背栅电极的一部分上的背栅接触，
其中，所述背栅接触包括从所述背栅电极的表面凸出的外延部分，并且
所述源区和所述漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
2.根据权利要求1所述的晶体管，其中所述衬底还包括位于所述基底层和所述第一半导体层之间的另一绝缘层。
3.根据权利要求1所述的晶体管，其中所述背栅接触通过伪栅与所述源区和漏区隔离。
4.根据权利要求3所述的晶体管，其中所述伪栅包括伪栅叠层，并且所述伪栅叠层的侧壁上形成有侧墙隔离层。
5.根据权利要求1至4中任意一项所述的晶体管，其中所述栅极叠层的侧壁上形成有侧墙隔离层。
6.根据权利要求1至4中任意一项所述的晶体管，其中在所述背栅接触上形成有背栅接触插塞。
7.根据权利要求6所述的晶体管，其中所述背栅接触的凸出的外延部分包括金属硅化物。
8.根据权利要求7所述的晶体管，其中所述背栅接触的凸出的外延部分的外表面上形成有衬层。
9.一种半导体器件，包括多个如权利要求1至8中任意一项所述的晶体管。
10. 根据权利要求9所述的半导体器件，其中多个晶体管包括N型场效应晶体管和P型场效应晶体管，所述N型场效应晶体管和所述P型场效应晶体管通过隔离物彼此隔离。
11. 根据权利要求10所述的半导体器件，其中所述隔离物为浅沟槽隔离。
12.一种制造晶体管的方法，包括：
提供衬底，所述衬底至少包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层，并且所述第一半导体层和所述绝缘层分别形成所述晶体管的背栅的背栅电极和背栅电介质；
在所述第二半导体层上形成栅极叠层；
选择性去除所述第二半导体层和所述绝缘层的一部分从而露出所述背栅电极的一部分；
在所述栅极叠层的两侧分别形成源区和漏区；以及
对所述背栅电极的露出部分、所述源区和所述漏区进行选择性外延，以形成从所述背栅电极的表面凸出的外延部分并由此形成背栅接触，并且使得所述源区和所述漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
13. 根据权利要求12所述的制造晶体管的方法，其中所述衬底还包括位于所述基底层和所述第一半导体层之间的另一绝缘层。
14.根据权利要求12所述的制造晶体管的方法，其中在所述形成栅极叠层的步骤中还形成伪栅叠层。
15.根据权利要求14所述的制造晶体管的方法，还包括在所述栅极叠层的两侧分别形成源区和漏区的步骤之前，在所述栅极叠层的侧壁和所述伪栅叠层的侧壁上形成侧墙隔离层。
16.根据权利要求12所述的制造晶体管的方法，还包括在所述栅极叠层的两侧分别形成源区和漏区的步骤之前，在所述栅极叠层的侧壁上形成侧墙隔离层。
17.根据权利要求12所述的制造晶体管的方法，其中选择性去除所述第二半导体层和所述绝缘层的一部分从而露出所述背栅电极的一部分是通过刻蚀进行的。
18.根据权利要求12所述的制造晶体管的方法，其中在所述栅极叠层的两侧分别形成源区和漏区是通过离子注入进行的。
19.根据权利要求12所述的制造晶体管的方法，还包括在对所述背栅电极的露出部分、所述源区和所述漏区进行选择性外延的步骤之后，在所述背栅接触上形成背栅接触插塞。
20.根据权利要求19所述的制造晶体管的方法，其中在形成所述背栅接触插塞之前，在所述背栅接触的凸出的外延部分中形成金属硅化物。
21.根据权利要求20所述的制造晶体管的方法，其中在形成所述金属硅化物之后，在所述背栅接触的凸出的外延部分的外表面上形成衬层。
22.一种制造半导体器件的方法，所述半导体器件包括第一晶体管和第二晶体管，所述方法包括：
提供衬底，所述衬底至少包括顺序堆叠的基底层、第一半导体层、绝缘层和第二半导体层，所述第一半导体层形成所述第一晶体管的第一背栅的第一背栅电极和所述第二晶体管的第二背栅的第二背栅电极，并且所述绝缘层形成所述第一晶体管的第一背栅的第一背栅电介质和所述第二晶体管的第二背栅的第二背栅电介质；
形成用于使所述第一晶体管与所述第二晶体管彼此隔离的隔离物；
在所述第二半导体层上形成第一栅极叠层和第二栅极叠层；
选择性去除所述第二半导体层和所述绝缘层的一部分从而露出所述第一背栅电极的一部分和所述第二背栅电极的一部分；
在所述第一栅极叠层的两侧分别形成第一源区和第一漏区，并且在所述第二栅极叠层的两侧分别形成第二源区和第二漏区；以及
对所述第一背栅电极的露出部分、所述第二背栅电极的露出部分、所述第一源区、所述第一漏区、所述第二源区和所述第二漏区进行选择性外延，从而形成从所述第一背栅电极的表面凸出的外延部分并由此形成第一背栅接触以及形成从所述第二背栅电极的表面凸出的外延部分并由此形成第二背栅接触，并且使得所述第一源区、所述第一漏区、所述第二源区和所述第二漏区中的每一个都包括从所述第二半导体层的表面凸出的外延部分。
23. 根据权利要求22所述的制造半导体器件的方法，其中所述衬底还包括位于所述基底层和所述第一半导体层之间的另一绝缘层。
24.根据权利要求22所述的制造半导体器件的方法，其中所述第一晶体管为N型场效应晶体管，所述第二晶体管为P型场效应晶体管。
25.根据权利要求22-24中任意一项所述的制造半导体器件的方法，其中所述隔离物为浅沟槽隔离，所述浅沟槽隔离穿过所述第二半导体层、所述绝缘层和所述第一半导体层。
26. 根据权利要求22所述的制造半导体器件的方法，其中在所述形成第一栅极叠层和第二栅极叠层的步骤中还形成第一伪栅叠层和第二伪栅叠层。
27.根据权利要求26所述的制造半导体器件的方法，还包括在形成所述第一源区和所述第一漏区以及所述第二源区和所述第二漏区的步骤之前，在所述第一栅极叠层和所述第二栅极叠层以及所述第一伪栅叠层和所述第二伪栅叠层的侧壁上形成侧墙隔离层。
28.根据权利要求22所述的制造半导体器件的方法，还包括在形成所述第一源区和所述第一漏区以及所述第二源区和第二漏区的步骤之前，在所述第一栅极叠层的侧壁和所述第二栅极叠层的侧壁上形成侧墙隔离层。
29.根据权利要求22所述的制造半导体器件的方法，还包括在进行选择性外延的步骤之后，在所述第一背栅接触和所述第二背栅接触上分别形成第一背栅接触插塞和第二背栅接触插塞。
30.根据权利要求29所述的制造半导体器件的方法，其中在形成所述第一背栅接触插塞和第二背栅接触插塞之前，在所述第一背栅接触的凸出的外延部分和所述第二背栅接触的凸出的外延部分中分别形成金属硅化物。
31.根据权利要求30所述的制造半导体器件的方法，其中在形成所述金属硅化物之后，在所述第一背栅接触的凸出的外延部分的外表面和所述第二背栅接触的凸出的外延部分的外表面上分别形成衬层。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167359B (zh) * 2013-05-17 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
US10756113B2 (en) 2017-11-23 2020-08-25 Yangtze Memory Technologies Co., Ltd. Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory
CN107946312B (zh) * 2017-11-23 2019-01-29 长江存储科技有限责任公司 防止外围电路受损的方法及结构
US11264477B2 (en) * 2019-09-23 2022-03-01 Globalfoundries U.S. Inc. Field-effect transistors with independently-tuned threshold voltages
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN116153782A (zh) * 2021-11-19 2023-05-23 无锡华润上华科技有限公司 半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
CN1487597A (zh) * 2002-09-05 2004-04-07 国际商业机器公司 用于动态阈值电压控制的多晶硅背栅soi mosfet

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008576A (ko) * 1995-07-07 1997-02-24 에프. 피. 터핀 Soi 기판 상의 cmos 집적회로 및 이의 형성 방법
JP4644577B2 (ja) * 2005-09-30 2011-03-02 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4420030B2 (ja) * 2007-01-26 2010-02-24 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
CN1487597A (zh) * 2002-09-05 2004-04-07 国际商业机器公司 用于动态阈值电压控制的多晶硅背栅soi mosfet

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