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CN102468281A - 半导体装置及其制造方法 - Google Patents

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CN102468281A CN2011103561678A CN201110356167A CN102468281A CN 102468281 A CN102468281 A CN 102468281A CN 2011103561678 A CN2011103561678 A CN 2011103561678A CN 201110356167 A CN201110356167 A CN 201110356167A CN 102468281 A CN102468281 A CN 102468281A
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Abstract

本发明公开了一种半导体装置及其制造方法。该半导体装置包括：第一半导体芯片；第一连接结构，设置在第一半导体芯片的第一侧上；第二半导体芯片，设置在第一半导体芯片的第二侧上；以及第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，其中，第二连接结构的数量少于第一连接结构的数量。

Description

半导体装置及其制造方法
本专利申请要求于2010年11月8日提交的第10-2010-0110534号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开在此涉及一种半导体装置及其制造方法。
背景技术
用于高性能电子系统的半导体装置技术的进步典型地在于增大容量和/或提高速度。为了将具有各种功能的电路集成在更小的半导体装置中以及以更高的速度来操作半导体装置，正在进行各种尝试。
在提出的一种用于将电路集成的系统中，为了半导体装置的高集成度和高性能操作，半导体芯片被堆叠。例如，多芯片封装件可以包括安装在一个半导体封装件中的多个堆叠的芯片。在另一示例中，系统级封装(System-inPackage，SiP)可以包括作为一个系统操作的堆叠的不同芯片。在多个半导体芯片顺序地堆叠时，需要用于稳定地连接堆叠的半导体芯片的方法。
发明内容
根据本公开的示例性实施例，半导体装置包括：第一半导体芯片，包括内部电路；多个第一连接结构，设置在第一半导体芯片的第一侧上，所述多个第一连接结构包括电连接到第一半导体芯片的内部电路的至少一个连接元件和与第一半导体芯片的内部电路电绝缘的至少一个辅助元件；第二半导体芯片，设置在第一半导体芯片的第二侧上，并包括内部电路；以及多个第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，并包括电连接到第一半导体芯片的内部电路和第二半导体芯片的内部电路的至少一个连接元件，其中，第二连接结构的数量少于第一连接结构的数量。
在示例性实施例中，第二连接结构还包括与第二半导体芯片的内部电路电绝缘的至少一个辅助元件，并且第二连接结构中的辅助元件的数量可以少于第一连接结构中的辅助元件的数量。
在示例性实施例中，第一连接结构中的连接元件的数量可以与第二连接结构中的连接元件的数量相同。
在示例性实施例中，第二连接结构的数量可以是第一连接结构的数量的50％至90％。
在示例性实施例中，第二连接结构的辅助元件的数量可以是第一连接结构的辅助元件的数量的50％至90％。
根据本公开的示例性实施例，半导体装置包括：下结构；以及多个半导体芯片层，顺序地堆叠在下结构上，其中，每个半导体芯片层包括半导体芯片和设置在半导体芯片的下表面上的连接结构，多个半导体芯片层中的各半导体芯片层的连接结构的面积小于半导体芯片层中更接近下结构设置的任意半导体芯片层的连接结构的面积。
根据本公开的示例性实施例，一种制造半导体装置的方法包括：通过多个第一连接结构将第一半导体芯片连接到第二半导体芯片以形成堆叠件；以及通过多个第二连接结构将堆叠件连接到基底，其中，第一连接结构的数量不同于第二连接结构的数量，或者第一连接结构与第一半导体芯片和第二半导体芯片的接触面积不同于第二连接结构与堆叠件和基底的接触面积。
附图说明
包括附图以提供对本公开示例性实施例的进一步理解。在附图中：
图1A是示例性地示出根据本公开实施例的半导体装置的示意图；
图1B是示出根据本公开第一模式的连接结构的形成方法的视图；
图1C是示出根据本公开第二模式的连接结构的形成方法的视图；
图2A至图2D是示出根据本公开一些实施例的半导体装置的剖视图；
图3A和图3B是示出根据本公开其他实施例的半导体装置的剖视图；
图4是示出根据本公开另一实施例的半导体装置的剖视图；
图5A是示例性地示出根据本公开实施例的半导体装置的一侧表面的透视图；
图5B是沿图5A中的点划线I-I示出的半导体装置的剖视图；
图6A和图6B是沿图5B中的点划线II-II′示出的半导体装置的平面图；
图7A和图7B是沿图5B中的点划线III-III′示出的半导体装置的平面图；
图8是示出根据本公开又一实施例的半导体装置的剖视图；
图9A、图9B、图10和图11是示例性地示出沿图8中的点划线示出的连接结构的平面图；
图12A至图12C是示出根据本公开实施例的半导体装置的制造方法的剖视图；
图13A和图13B是示出根据本公开另一实施例的半导体装置的制造方法的剖视图；
图14A至图14C是示出根据本公开又一实施例的半导体装置的制造方法的剖视图；
图15是示出根据本公开变型实施例的半导体装置的制造方法的剖视图；
图16A至图16C是示例性地示出根据本公开一些实施例的形成芯片堆叠件的制造方法的视图；
图17是示例性地示出根据本公开一些实施例的封装模块的平面图；
图18是示例性地示出根据本公开一些实施例的存储卡的示意图；以及
图19是示例性地示出根据本公开一些实施例的电子系统的框图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。然而，本公开可以以不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供实施例使得本公开将是彻底和完全的，并且实施例将本公开的范围充分地传达给本领域技术人员。应该注意的是，为了便于描述，可以放大或缩小附图中示出的元件。可以夸大或缩小各个元件的尺寸。
还将理解的是，当元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。另外，将理解的是，当元件被称作“在”另一元件“下方”时，该元件可以直接在所述另一元件下方，并且也可以存在一个或多个中间元件。另外，还将理解的是，当元件被称作“在”两个元件“之间”时，该元件可以是在所述两个元件之间的唯一元件，式者也可以存在一个或多个中间元件。可以以相同的方式理解诸如“在......之间”和“直接在......之间”的用于描述元件之间关系的其他术语。
诸如第一和第二之类的术语可以用来描述各种元件，并且这些元件不应受这些术语的限制。这些术语可以仅用于将某元件与另一元件区别开来的目的。例如，在不脱离本公开的精神和范围的情况下，可以将第一元件称作第二元件，类似地，可以将第二元件称作第一元件。
在下面的描述中，技术术语仅用于解释特定的示例性实施例，而不限制本公开。除非相反地指出，否则单数形式的术语可以包括复数形式。“包括”、“包含”的含义是说明性质、区域、固定数量、步骤、工艺、元件和/或组件的存在，并且不排除其他的性质、区域、固定数量、步骤、工艺、元件和/或组件。
如这里所使用的，术语“或者”包括一个或多个相关所列项目的任意组合或全部组合。例如，“A或者B”表示“A、B、A和B”。
将参照作为本发明的理想示例性视图的剖视图来描述具体实施方式中的实施例。在附图中，为了清楚地示出，夸大了层和区域的尺寸。因此，示例性视图的形状可根据制造技术和/或容许误差而改变。本发明的实施例不限于在示例性视图中示出的具体形状，并且本发明的实施例可以包括可以根据制造工艺制造的其他形状。例如，以直角示出的蚀刻区域可以具有被倒圆的形状或一定的弯曲。在附图中举例说明的区域具有一般的性质，并且用来示出半导体封装区域的特定形状。因此，这不应被解释为限制本发明的范围。
除非本公开实施例中使用的术语被定义为不同，否则这些术语可以被解释为本领域技术人员公知的含义。
在下文中，将参照附图描述本公开的示例性实施例。相同的标记始终代表相同的元件，并且以相同术语描述的元件可以具有相同或相似的结构。
图1A是示例性地示出根据本公开实施例的半导体装置的示意图。
参照图1A，根据本公开实施例的半导体装置100可以包括安装在下结构10上的芯片堆叠件20。芯片堆叠件20可以包括多个半导体芯片22和24以及多个连接结构21和23。例如，如图2A中所示，芯片堆叠件可以包括顺序地堆叠在下结构110c的上表面上的第一连接结构140a、第一半导体芯片110a、第二连接结构140b和第二半导体芯片110b。
参照图1A，下结构10可以是半导体芯片、芯片堆叠件或者印刷电路板(PCB)。然而，本公开的精神和范围不限于下结构10所公开的实施例。也就是说，芯片堆叠件20可以安装在任意元件上，用于安装芯片堆叠件20的所有元件可以用作用于实现本公开精神和范围的下结构10。
半导体芯片22和24中的每一个可以是包括集成在半导体基底上的内部电路IC(诸如集成电路)和/或微电子元件的芯片。例如，内部电路可以包括随机存取存储器(RAM)、非易失性存储器、存储器控制电路、应用处理器电路、电源电路、调制解调器和射频电路中的至少一种。
根据本公开的一些实施例，芯片堆叠件20的半导体芯片22和24可以是被制造成具有相同结构并执行相同功能的同种半导体芯片。例如，如在固态盘(SSD)中，在芯片堆叠件20中可以实现同种堆叠的非易失性存储芯片。根据本公开的其他实施例，在芯片堆叠件20中实现的半导体芯片22和24可以为被制造成具有不同结构并执行不同功能的不同的半导体芯片。例如，在芯片堆叠件20中可以实现至少一个半导体存储芯片和至少一个逻辑芯片。然而，本公开的精神和范围不限于举例说明的组合。例如，芯片堆叠件20可以包括从诸如存储芯片、逻辑芯片的半导体芯片和中介层(interposer)中选择的不同种元件。
连接结构21和23中的每一个可以包括连接到半导体芯片22和24的内部电路的连接元件CE。连接元件CE可以被用作半导体芯片22和24之间的电连接通路或半导体芯片22和下结构10之间的电连接通路。此外，连接结构21和23中的至少一个可以进一步地包括附着到半导体芯片22和24并且未电连接到半导体芯片22和24的内部电路IC的辅助元件AE。下面将参照图2A至图2D更详细地描述与连接元件CE和辅助元件AE的结构和设置相关的技术特征。
根据本公开的一些实施例，可以通过同一工艺形成包括在一个连接结构21或23中的连接元件CE和辅助元件AE。在这种情况下，包括在连接结构21或23中的连接元件CE和辅助元件AE可以由基本相同的材料形成。根据本公开的其他实施例，可以通过不同的制造工艺独立地形成连接结构21或23中的连接元件CE和辅助元件AE。
在制造工艺中，如下面参照图12A至图16C所描述的，形成连接结构21和23的工艺可以包括将热和/或压力施加到连接元件CE的操作。例如，可以执行热压操作或回流操作。在这种情况下，可以将形成连接结构21和23的工艺执行为满足某条件(在下文中被称作形成条件)，其中，可以如式(1)中所示来表达该条件。
P1＜P且T1＜T    .....(1)
其中，P是在形成相应的连接结构的操作中施加到连接元件CE的压力，T是在形成相应的连接结构的操作中施加到连接元件CE的温度，P1是形成连接元件CE所需的最小压力，T1是形成连接元件CE所需的最小温力。
因热和/或压力的施加，连接结构21和23经受至少一次热应力或物理应力。热应力或物理应力可以导致所完成的连接元件的结构改变或变化(诸如，金属间化合物(IMC)的生成)。更具体地讲，先形成的连接结构(在下文中被称作在先连接结构)比后来形成的连接结构(在下文中被称作在后连接结构)会经受更多的热应力或物理应力，这样，在先连接结构发生故障的可能性相比较而言会增大。
根据本公开的实施例，为了充分地防止在先连接结构中的这种问题，可以将形成在后连接结构的工艺执行为满足某条件(在下文中被称作防止条件)，其中，可以如式(2)中所示来表达该条件。
P＜P2并且T＜T2     .....(2)
其中，P2是在形成在后连接结构的操作中发生在先连接结构中包括的连接元件的改变或变化的最小压强，T2是在形成在后连接结构的操作中发生在先连接结构中包括的连接元件的改变或变化的最小温度。
由于在形成在后连接结构的操作中会需要满足式(1)中的形成条件，所以可以将形成在后连接结构的操作执行为满足某条件，可以如式(3)中所示来表达该条件。
P1＜P＜P2并且T1＜T＜T2        .....(3)
连接元件CE的形成可以使用连接元件CE的改变或变化。例如，当使用焊料作为连接元件CE时，可以在熔化操作中形成焊料，所述熔化操作可以被理解成改变或变化操作。也就是说，形成条件的阈值(即，P1和T1)和防止条件的阈值(即，P2和T2)之间的相应差值可以是小的。根据本公开的实施例，在形成条件的阈值(即，P1和T1)和防止条件的阈值(即，P2和T2)之间的差值小的情况下，可以确保工艺容限(process margin)。
上述阈值P1、P2、T1和T2可以不是独立的，而是相关的物理量。本领域技术人员将清楚的是，阈值P1、P2、T1和T2可以取决于相应产品的结构和/或用于相应产品的材料。由于这一原因，应理解的是，下面描述的各种实施例是示例性的。也就是说，考虑到随上述相应产品而定的元件(例如，材料和结构)，可以对本公开的实施例进行各种改变。此外，由于本领域技术人员会理解如何基于本申请中描述的内容来进行改变，所以可以不对改变进行描述。
图1B是示出根据本公开示例性实施例的连接结构的形成方法的视图。
参照图1B，可以在下结构10上形成在先连接结构PCS，并且可以在所得物R1上形成在后连接结构FCS。根据示例性实施例，包括在在后连接结构FCS中的连接元件的数量(n2(CE))与辅助元件的数量(n2(AE))的和(n2)可以小于包括在在先连接结构PCS中的连接元件的数量(n1(CE))与辅助元件的数量(n1(AE))的和(n1)。也就是说，n2＜n1或n2(CE)+n2(AE)＜n1(CE)+n1(AE)。
当外力被施加到连接结构的上表面时，施加到每个连接元件的压力可以与构成相应的连接结构的元件的总数量成反比。也就是说，因连接元件CE和/或辅助元件AE的数量的增多，外部压力可以被分散。如这里所描述的，当满足条件“n2＜n1”时，与“n1＝n2”的情况相比，在形成在后连接结构FCS的操作中可以减小施加到在先连接结构PCS的每个连接元件CE的压力。也就是说，当满足条件“n2＜n1”，构成在先连接结构PCS的连接元件CE的防止条件(即，P＜P2)得到满足，并且在形成在后连接结构FCS的操作中可施加的外部压力(即，n2×P)可以增大。
如下面的表1中示例性地示出的，可以以各种模式实现“n1＞n2”。
表1
Figure BSA00000610741300071
如上参照图1A所描述的，当芯片堆叠件20由同种芯片构造时，连接芯片的各个连接结构21和23的连接元件CE的数量可以相同。因此，表1中的模式1a可以应用到由同种芯片构造的芯片堆叠件。虽然芯片堆叠件是由同种芯片构造的半导体装置，但当在先连接结构可以对应于用于将下结构10与邻近下结构10的半导体芯片22连接的连接结构21时，可以应用表1中的所有模式。根据本公开的实施例，辅助元件的数量(n1(AE)或n2(AE))可以为0。
在连接元件CE的尺寸和辅助元件AE的尺寸相同时，可以应用上面参照图1B和表1描述的模式。在连接元件CE的尺寸不同于辅助元件AE的尺寸时，如下面参照图1C所描述的，可以以其他模式实现本公开的实施例。
图1C是示出根据本公开示例性实施例的连接结构的形成方法的视图。
参照图1C，可以在下结构10上形成在先连接结构PCS，并且可以在所得物R1上形成在后连接结构FCS。根据本公开的示例性实施例，可以在在先连接结构PCS和在后连接结构FCS之间构建下面的关系式(4)。
A2＜A1或者A2(CE)+A2(AE)＜A1(CE)+A1(AE).....(4)
其中，A1(CE)是包括在在先连接结构PCS中的连接元件CE的总面积，A1(AE)是包括在先连接结构PCS中的辅助元件AE的总面积，A2(CE)是包括在在后连接结构FCS中的连接元件CE的总面积，A2(AE)是包括在在后连接结构FCS中的辅助元件AE的总面积。A1是“A1(CE)+A1(AE)”，A2是“A2(CE)+A2(AE)”。这里，连接元件CE的总面积A1(CE)或A2(CE)是连接元件CE的横切与下结构10的上表面平行的平面所得的截面的总面积。辅助元件AE的总面积A1(AE)或A2(AE)可以以相同的方式来定义。
压力是外力/面积。当将一定的外力施加到连接结构的上表面时，施加到每个连接元件CE的压力可以与构成连接结构的元件CE和AE的总面积成反比。如这里所描述的，当满足条件“A2＜A1”时，与条件“A1＝A2”相比，在形成在后连接结构FCS的操作中可以减小施加到在先连接结构PCS的每个连接元件CE的压力。也就是说，当满足条件“A2＜A1”时，用于构成在先连接结构PCS的连接元件CE的上述防止条件(即，P＜P2)得到满足，并且在形成在后连接结构FCS的操作中可施加的外部压力(即，A2×P)可增大。
如下面的表2中示例性地示出的，可以以各种模式实现条件“A1＞A2”。
表2
Figure BSA00000610741300091
根据本公开的变型实施例，在先连接结构PCS和在后连接结构FCS可以分别由彼此不同的材料形成。例如，在先连接结构PCS可以由熔点比在后连接结构FCS的熔点高的材料形成。在本公开的变型实施例中，可以考虑式(2)的防止条件来改变模式1或模式2。本领域技术人员可以根据这里描述的本公开的示例性实施例来实现这样的改变。
图2A和图2B是示出根据本公开一些实施例的半导体装置的剖视图。图2C和图2D是图2A中的部分A的放大视图。
参照图2A，半导体装置100a可以包括安装在下结构110c上的芯片堆叠件。芯片堆叠件可以包括顺序地堆叠在下结构110c的上表面上的第一连接结构140a、第一半导体芯片110a、第二连接结构140b和第二半导体芯片110b。
下面将参照图2C来描述与半导体芯片相关的部分技术特征。下面示例性地描述第一半导体芯片110a。本领域技术人员将认识到，第二半导体芯片110b可以包括与第一半导体芯片110a基本相似的技术特征。参照图2C，第一半导体芯片110a可以包括半导体基底114a、集成在半导体基底114a的一个表面上的内部电路116a、连接到内部电路116a的内部布线117a和连接到内部布线117a的芯片焊盘120a(见图2A，其中，芯片焊盘120a可以包括图2C中示出的第一焊盘121a和第二焊盘122a)。内部电路116a可以通过内部布线117a和芯片焊盘120a电连接到外部电子装置。
半导体基底114a可以包括其中集成有内部电路116a的下表面(或有效面)以及背对下表面的上表面(或背面)。半导体基底114a的上表面和/或下表面可以具有不均匀的高度。例如，在集成内部电路116a的情况下，可以预见半导体基底114a下表面中存在不均匀性。用于隔离的沟槽可以是能够预见的不均匀性的示例。半导体基底114a的上表面中的不均匀性可以是背面磨削工艺所导致的，这是不能预见的技术特征。此外，半导体基底114a的下表面可以具有由形成内部电路116a的工艺导致的能够预见的不均匀的杂质浓度。基于这样的差异，可以区分半导体基底114a的上表面和下表面。如图2A和图2C中所示，第一半导体芯片110a具有第一表面111a和第二表面112a。第一表面111a和第二表面112a可以分别与半导体基底114a的下表面和上表面相邻。
半导体芯片110a还可以包括钝化层119a和/或层间电介质118a。如图2C中所示，钝化层119a可以暴露芯片焊盘121a并可以设置在半导体基底114a的下表面上。层间电介质118a可以设置在钝化层119a和半导体基底114a之间，层间电介质118a可以包括在结构上支撑内部布线117a并且使内部布线117a电绝缘的多个绝缘层。根据本公开的一些实施例，如图2C中所示，第一半导体芯片110a还可以包括覆盖半导体基底114a的上表面的背面绝缘层129。根据本公开的其他实施例，在不存在背面绝缘层129的情况下，第一半导体芯片110a可以被形成为暴露半导体基底114a的上表面。
根据本公开的一些实施例，第一半导体芯片110a还可以包括设置在第一半导体芯片110a的第二表面112a上并用于连接到另一半导体芯片(例如，第二半导体芯片110b)的通孔焊盘126a。此外，第一半导体芯片110a还可以包括电连接到芯片焊盘120a和通孔焊盘126a的第一通孔124a(见图2A)。
第一通孔124a可以被形成为具有与第二表面112a基本垂直的长轴并穿过第一半导体芯片110a的至少一部分。例如，如图2C中所示，第一通孔124a可以形成为具有中通孔(via middle)结构，中通孔结构在内部布线117a和通孔焊盘126a之间穿过半导体基底114a和部分层间电介质118a。根据本公开的其他实施例，第一通孔124a可以具有穿过半导体基底114a的硅通孔结构。在这种情况下，第一通孔124a可以被用作经由第一半导体芯片110a连接芯片焊盘120a和通孔焊盘126a的电通路。第一通孔124a的结构不限于举例说明的结构，可以以各种方式改变第一通孔124a的结构。例如，第一通孔124a可以具有不穿过层间电介质118a的先通孔(via first)结构，或穿过层间电介质118a直接接触芯片焊盘120a的后通孔(via last)结构。
再次参照图2A，第一连接结构140a可以设置在第一表面111a上并连接到芯片焊盘120a。第二连接结构140b可以设置在第二表面112a上并连接到通孔焊盘126a。第二半导体芯片110b可以通过第一通孔124a和第二连接结构140b电连接到第一半导体芯片110a的内部电路116a。第一半导体芯片110a可以通过第一连接结构140a电连接到下结构110c。根据本公开的一些实施例，第一连接结构140a、芯片焊盘120a、第一通孔124a、通孔焊盘126a和第二连接结构140b可以对准，以沿着垂直穿过第一表面111a的线设置。然而，本公开的实施例不限于此。
第一连接结构140a和第二连接结构140b的面积比率可以不同。这里，面积比率可以是相对于接触连接结构的半导体芯片或下结构的一个表面的面积，连接结构与下结构或半导体芯片的接触面积所占的比率。例如，当在时间上于第一连接结构140a之后形成第二连接结构140b时，第二连接结构140b可以具有比第一连接结构140a的面积比率小的面积比率。
由于连接结构的面积比率与用于接合连接结构的接合力成反比，所以接合第二连接结构140b所需的接合力可以小于接合第一连接结构140a所需的接合力。例如，可以以热压工艺或回流工艺执行连接结构的接合工艺。在这种情况下，接合力可以按照热或压力被施加到连接结构。在堆叠第一半导体芯片110a和第二半导体芯片110b的操作中，第一连接结构140a会接收热或压力两次。因此，第一连接结构140a改变或生成另外的金属间化合物(IMC)，这样，会发生第一半导体芯片110a和下结构110c之间的接触故障。根据示例性实施例，通过使第二连接结构140b的接合力小于导致先形成的第一连接结构140a改变的力的阈值，可以减小因第一连接结构140a的改变导致的接触故障的可能性。
可以通过各种方法使第一连接结构140a的面积比率与第二连接结构140b的面积比率彼此不同。例如，当第一连接结构140a和第二连接结构140b以相等或相似的尺寸形成时，可以通过使第一连接结构140a的数量和第二连接结构140b的数量彼此不同来使面积比率不同。作为另一示例，可以通过使第一连接结构140a的尺寸和第二连接结构140b的尺寸不同来使面积比率不同。
图2A示出了第一连接结构140a的数量不同于第二连接结构140b的数量的示例。例如，当第一半导体芯片110a和下结构110c通过第一连接结构140a连接并且第二半导体芯片110b和第一半导体芯片110a通过第二连接结构140b连接时，第二连接结构140b的数量可以小于第一连接结构140a的数量。因此，可以将用于接合第二连接结构140b的接合力确定在不导致第一连接结构140a改变的范围内。
可将第二连接结构140b的数量确定在可通过不导致第一连接结构140a改变的接合力执行接合工艺的范围内。随着第二连接结构140b数量的减少，用于接合第二连接结构140b的接合力会减小，这样，可以减少第一连接结构140a的改变。例如，第二连接结构140b的数量可以是第一连接结构140a的数量的大约50％至90％。
第一连接结构140a可以包括连接元件141和辅助元件142。连接元件141和辅助元件142在结构上可以基本相似，并且在电连接方面可以不同。连接元件141和辅助元件142可以分别设置有第一焊盘121a和第二焊盘122a。第一焊盘121a和第二焊盘122a可以形成为具有基本相似的结构，第一焊盘121a和第二焊盘122a在与内部电路116a的连接关系方面可以不同(见图2C)。例如，第一芯片焊盘121a可以连接到内部电路116a或第一通孔124a，第二芯片焊盘122a可以与内部电路116a或第一通孔124a电绝缘。也就是说，连接元件141可以电连接到第一半导体芯片110a，辅助元件142可以与第一半导体芯片110a电绝缘。也就是说，辅助元件142可以是虚设的连接结构。作为另一示例，连接元件141可以传输信号，辅助元件142可以传输电源电压。在这种情况下，虽然未示出，但第二芯片焊盘122a可以通过内部布线117a电连接到内部电路116a。连接元件141可以与第二连接结构140b沿着竖直方向设置并对准，连接元件141的数量可以与第二连接结构140b的数量相同。虽然未示出，但第二连接结构140b可以包括连接元件和辅助元件。第二连接结构140b的连接元件和辅助元件可以分别与第一连接结构140a的连接元件141和辅助元件142基本相似。
图2B示出了每个第一连接结构140a的尺寸不同于每个第二连接结构140b的尺寸的示例。连接结构的尺寸表示连接结构接触半导体芯片的面积或连接结构的截面积。例如，在第一半导体芯片110a与下结构110c可以通过第一连接结构140a连接并且第二半导体芯片110b与第一半导体芯片110a通过第二连接结构140b连接时，每个第二连接结构140b的尺寸可以小于每个第一连接结构140a的尺寸。在这种情况下，第一连接结构140a的数量可以与第二连接结构140b的数量相同，并且第一连接结构140a可以不包括辅助元件142。
第一连接结构140a和第二连接结构140b中的每一个可以包括导电凸块、导电间隔件、焊球、微焊料凸块等。例如，如图2C中所示，第二连接结构140b可以包括第一导电件151和第二导电件152。包括部分151a和151b的第一导电件151可以附着到芯片焊盘120b和通孔焊盘126a，第二导电件152可以设置在第一导电件151的部分151a和151b之间。虽然未示出，但第一通孔124a可以从第一半导体芯片110a的第二表面112a凸出，并且可以不形成通孔焊盘126a。在这种情况下，可以不形成附着到通孔焊盘126a的第一导电件151，并且第一导电件151可以附着到第一通孔124a。
第二导电件152可以包括熔点比第一导电件151的熔点低的金属材料。例如，第一导电件151可以是包括铜(Cu)的凸块下金属(UBM，Under BumpMeta1)，第二导电件152可以是锡(Sn)、SnAg、SnPb、SnBi、SnAgCu等的焊料。在接合第二连接结构140b的操作中，第二导电件152的形状可以以各种方式变化。第一连接结构140a可以以与第二连接结构140b的结构基本相似的结构形成。
参照图2D，可以形成穿过第一半导体芯片110a的至少一部分的第二通孔125a。第二通孔125a可以与第一通孔124a电绝缘，并且第二通孔125a可以传输电源电压或接地电压。辅助元件142可以电连接到第二通孔125a，并且辅助元件142可以传输电源电压或接地电压。
图3A是示出根据本公开示例性实施例的半导体装置的剖视图。图3A的半导体装置200包括下结构210c、堆叠在下结构210c上的第一半导体芯片210a和第二半导体芯片210b、设置在下结构210c和第一半导体芯片210a之间的第一连接结构240a以及设置在第一半导体芯片210a和第二半导体芯片210b之间的第二连接结构240b。下结构210c、第一半导体芯片210a、第二半导体芯片210b、第一连接结构240a和第二连接结构240b可以分别对应于图2A中的半导体装置100a的下结构110c、第一半导体芯片110a、第二半导体芯片110b、第一连接结构140a和第二连接结构140b。在下文中，为了简明起见，将描述与图2A不重复的技术特征。
参照图3A，第一半导体芯片210a或第二半导体芯片210b可以包括重布线260。例如，当第一半导体芯片210a和第二半导体芯片210b是不同的第一半导体芯片和第二半导体芯片时，第一连接结构240a和第二连接结构240b可以不竖直对准。例如，如图3A中所示，重布线260可以在第一半导体芯片210a的面对第二半导体芯片210b的一个表面上连接到通孔224a，并且第二连接结构240b和第一半导体芯片210a可以通过重布线260连接。在这种情况下，连接元件241和第二连接结构240b可以不竖直对准。作为另一示例，虽然未示出，但重布线260可以形成在第二半导体芯片210b的面对第一半导体芯片210a的一个表面上，并且第二连接结构240b可以通过重布线260连接到第二半导体芯片210b。在这种情况下，连接元件241和第二连接结构240b可以不竖直对准。
图3B是示出根据本公开示例性实施例的半导体装置的剖视图。这里，半导体装置包括下结构以及堆叠在下结构上的多个半导体芯片层。每个半导体芯片层可以包括半导体芯片以及设置在半导体芯片一个表面上的连接结构。在下文中，描述了包括三层半导体芯片层的示例性实施例。本公开不限于此，半导体芯片层的数量可以包括两层或更多层。
参照图3B，半导体装置300可以包括堆叠在下结构310d上的第一半导体芯片层300a至第三半导体芯片层300c。第一半导体芯片层300a至第三半导体芯片层300c的堆叠顺序不限于这里描述的顺序。在下文中，描述了第一半导体芯片层300a至第三半导体芯片层300c顺序堆叠的情况作为示例。第三半导体芯片层300c可以是多个堆叠的半导体芯片层中最上面的半导体芯片层，第三半导体芯片层300c可以设置为距离下结构310d最远。较低的半导体芯片层比较高的半导体芯片层更靠近下结构310d。
第一半导体芯片层300a可以包括第一连接结构340a和设置在第一连接结构340a一侧的第一半导体芯片310a。例如，第一半导体芯片310a可以设置成其第一表面311a面对下结构310d，并且第一半导体芯片310a通过设置在下结构310d和第一半导体芯片310a之间的第一连接结构340a连接到下结构310d。第一连接结构340a可以包括第一连接元件341a和第一辅助元件(或多个第一辅助元件)342a。例如，第一连接元件341a可以电连接到第一半导体芯片310a，第一辅助元件342a可以与第一半导体芯片310a电绝缘。也就是说，第一辅助元件(或多个第一辅助元件)342a可以是未电连接到第一半导体芯片310a的通孔或内部电路的虚设连接结构。
第二半导体芯片层300b可以设置在第一半导体芯片层300a上。第二半导体芯片层300b可以包括第二半导体芯片310b和设置在第二半导体芯片310b一侧的第二连接结构340b。第二连接结构340b可以设置在第一半导体芯片310a和第二半导体芯片310b之间，并且第二半导体芯片310b可以通过第二连接结构340b连接到第一半导体芯片310a。第二连接结构340b可以包括电连接到第二半导体芯片310b的第二连接元件341b以及与第二半导体芯片310b电绝缘的第二辅助元件342b。也就是说，第二辅助元件342b可以是未电连接到第二半导体芯片310b的通孔或内部电路的虚设连接结构。例如，第二连接元件341b和第二辅助元件342b可以分别具有与第一连接元件341a的结构和第一辅助元件342a的结构基本类似的结构。在图3B中，示出了第二连接元件341b与第一连接元件341a垂直对准的示例。本公开的实施例不限于此。如图3A中所示，第二连接元件341b可以通过重布线连接。
第三半导体芯片层300c可以设置在第二半导体芯片层300b上。第三半导体芯片层300c可以包括第三半导体芯片310c和设置在第三半导体芯片310c一侧的第三连接结构340c。第三连接结构340c可以设置在第二半导体芯片310b和第三半导体芯片310c之间，并连接第二半导体芯片310b和第三半导体芯片310c。当第三半导体芯片层300c是最上面的半导体芯片层时，第三连接结构340c可以不包括辅助元件。在这种情况下，如图3B中所示，第三连接结构340c可以被设置成与第二连接元件341b和第一连接元件341a竖直对准。可选择地，虽然未示出，但第三连接结构340c可以包括辅助元件，该辅助元件可以是虚设的连接结构。
随着逐渐接近较低的半导体芯片层，面积比率可以增大或减小。例如，随着逐渐接近较低的半导体芯片层，连接结构的尺寸可以增大或减小，或者随着逐渐接近较低的半导体芯片层，连接结构的数量可以增多或减少。例如，当第一半导体芯片层300a至第三半导体芯片层300c顺序地堆叠在下结构310d上时，随着半导体芯片层远离下结构310d而设置，连接结构的数量可以减少。如图3B中所示，第一连接结构340a的数量可以大于第二连接结构340b的数量，第二连接结构340b的数量可以大于第三连接结构340c的数量。
随着逐渐接近较低的半导体芯片层，辅助元件的数量可以增多。例如，第一连接元件341a的数量可以等于第二连接元件341b的数量，并且第一辅助元件342a的数量可以大于第二辅助元件342b的数量。例如，第二辅助元件342b的数量可以是第一辅助元件342a的数量的50％至90％。当第三连接结构340c包括辅助元件时，第三连接结构340c中的辅助元件的数量可以小于第二辅助元件342b的数量。
根据示例性实施例，随着逐渐接近较高的半导体芯片层，连接结构的数量减少，因此，接合较高的半导体芯片层的连接结构的操作中接合力可以减小。因较低的半导体芯片层的连接结构的改变而导致的接触错误的可能性可以减小。
当半导体装置包括四个或更多的半导体芯片层时，根据图3A和图3B的结构可以应用到一些半导体芯片层。也就是说，半导体装置可以包括连接结构的面积比率基本相似的半导体芯片层。可选择地，随着逐渐接近较高的半导体芯片层或较低的半导体芯片层，连接结构的面积比率可以增大然后减小或者减小然后增大。
图4是示出根据本公开示例性实施例的半导体装置的剖视图。
参照图4，半导体装置400可以包括多个堆叠的半导体芯片和设置在半导体芯片之间的连接结构。例如，半导体装置400可以包括顺序堆叠的第一半导体芯片410a至第四半导体芯片410d、设置在第一半导体芯片410a和第二半导体芯片410b之间的第一连接结构440a、设置在第二半导体芯片410b和第三半导体芯片410c之间的第二连接结构440b以及设置在第三半导体芯片410c和第四半导体芯片410d之间的第三连接结构440c。
第二连接结构440b的面积比率可以小于第一连接结构440a或第三连接结构440c的面积比率。例如，第二连接结构440b的数量可以小于第一连接结构440a或第三连接结构440c的数量。例如，第一连接结构440a可以包括第一连接元件441a和第一辅助元件442a，第三连接结构440c可以包括第三连接元件441c和第三辅助元件442c。第一连接元件441a和第三连接元件441c可以电连接到半导体芯片，第一辅助元件442a和第三辅助元件442c中的每一个可以是与半导体芯片电绝缘的虚设连接结构。第二连接结构440b可以不包括虚设连接结构。在这种情况下，第二连接结构440b的数量可以与第一连接元件441a或第三连接元件441c的数量相同。虽然未示出，但第二连接结构440b可以包括虚设连接结构。在这种情况下，第二连接结构440b的虚设连接结构的数量可以小于第一辅助元件442a或第三辅助元件442c的数量。
图5A是示例性地示出根据本公开实施例的半导体装置的一侧表面的透视图。图5B是沿图5A中的点划线I-I示出的半导体装置的剖视图。图6A和图6B是沿图5B中的点划线II-II′示出的半导体装置的平面图。图7A和图7B是沿图5B中的点划线III-III′示出的半导体装置的平面图。
根据示例性实施例的半导体装置包括下结构510d、设置在下结构510d上的第一半导体芯片510a至第三半导体芯片510c以及设置在下结构510d上的第一连接结构540a至第三连接结构540c。下结构510d、第一半导体芯片510a至第三半导体芯片510c的设置以及第一连接结构540a至第三连接结构540c的结构可以分别与上面参照图3B描述的半导体装置中的下结构310d、第一半导体芯片310a至第三半导体芯片310c的设置以及第一连接结构340a至第三连接结构340c的结构基本相似。在下文中，为了简明起见，将描述与图3B不重复的技术特征。
参照图5A至图7B，第一连接结构540a可以包括第一连接元件541a和第一辅助元件542a。第一连接元件541a可以设置在第一半导体芯片510a的中心部分，第一辅助元件542a可以设置在第一半导体芯片510a的边缘部分。例如，第一半导体芯片510a可以是具有中心焊盘设置的动态RAM(DRAM)，中心焊盘可以设置在第一半导体芯片510a的中心部分。
如图5B中所示，中心焊盘可以包括电连接到第一半导体芯片510a的通孔或内部电路的第一芯片焊盘521a。第二连接结构540b可以包括第二连接元件541b和第二辅助元件542b。第三连接结构540c可以包括第三连接元件541c和第三辅助元件542c。第二连接元件541b可以设置在第二半导体芯片510b的中心部分，第三连接元件541c可以设置在第三半导体芯片510c的中心部分。第二辅助元件542b可以设置在第二半导体芯片510b的边缘部分，第三辅助元件542c可以设置在第三半导体芯片510c的边缘部分。例如，第二连接元件541b或第三连接元件541c可以设置成与第一连接元件541a竖直对准，第二连接元件541b或第三连接元件541c的数量可以与第一连接元件541a的数量相同。第二辅助元件542b和第三辅助元件542c的数量可以小于第一辅助元件542a的数量。例如，第二辅助元件542b的数量可以小于第一辅助元件542a的数量，第三辅助元件542c的数量可以小于第二辅助元件542b的数量。第二连接元件541b和第三连接元件541c可以分别电连接到第二半导体芯片510b和第三半导体芯片510c。第二辅助元件542b和第三辅助元件542c可以分别与第二半导体芯片510b和第三半导体芯片510c电绝缘。
第一连接结构540a至第三连接结构540c的设置可以在先形成的连接结构不因后续的连接结构的接合操作中施加的接合力而改变的范围内以各种方式变化。
例如，如图6A中所示，第一辅助元件542a可以被设置成具有与第一连接元件541a的布置相似的布置，或者如图6B中所示，第一辅助元件542a可以沿第一半导体芯片510a的边缘部分设置。参照图7A和图7B，第二辅助元件542b可以被设置成与第一辅助元件542a的至少一部分竖直叠置。
图8是示出根据本公开示例性实施例的半导体装置的剖视图。图9A和图9B是示例性地示出沿图8中的点划线IV-IV′示出的连接结构的各种结构的平面图。图10和图11分别是示例性地示出沿图8中的点划线V-V′和VI-VI′示出的连接结构的平面图。
图8的半导体装置600可以包括下结构610d、设置在下结构610d上的第一半导体芯片610a、第二半导体芯片610b、第三半导体芯片610c、第一连接结构640a、第二连接结构640b和第三连接结构640c。下结构610d、第一半导体芯片610a至第三半导体芯片610c的设置以及第一连接结构640a至第三连接结构640c的结构可以分别与图3B的半导体装置300中的下结构310d、第一半导体芯片310a至第三半导体芯片310c的设置以及第一连接结构340a至第三连接结构340c基本相似。在下文中，为了简明起见，将描述与图3B不重复的技术特征。
参照图8至图9B，第一连接结构640a可以包括第一连接元件641a和第一辅助元件642a。第一连接元件641a可以设置在第一半导体芯片610a的第一边缘部分，第一辅助元件642a可以设置在第一半导体芯片610a的除第一边缘部分之外的区域中。例如，第一半导体芯片610a可以是具有边缘焊盘设置的闪存芯片，第一边缘部分可以是设置有边缘焊盘的区域。
参照图8和图10，第二连接结构640b可以包括第二连接元件641b和第二辅助元件642b。第二连接元件641b可以设置在第二半导体芯片610b的第一边缘部分，第二辅助元件642b可以设置在第二半导体芯片610b的除第一边缘部分之外的区域中。第二辅助元件642b可以与第一辅助元件642a的一部分竖直对准。
参照图8和图11，第三连接结构640c可以包括第三连接元件641c和第三辅助元件642c。第三连接元件641c可以设置在第三半导体芯片610c的第一边缘部分，第三辅助元件642c可以设置在第三半导体芯片610c的除第一边缘部分之外的区域中。第三辅助元件642c可以与第一辅助元件642a或第二辅助元件642b的一部分竖直对准。
第一连接结构640a至第三连接结构640c的设置不限于上述实施例，并可以进行各种变化。
图12A至图12C是示出根据本公开实施例的半导体装置的制造方法的剖视图。在下文中，为了简明起见，将根据图2A的半导体装置100a来描述形成半导体装置的示例性方法。
根据本公开实施例的半导体装置的制造方法可以包括以下步骤：提供下结构110c；通过第一接合力F1将第一半导体芯片110a接合到下结构110c；以及通过第二接合力F2将第二半导体芯片110b接合到第一半导体芯片110a。第二接合力F2可以小于第一接合力F1。例如，当以热压执行每个接合工艺时，第一力F1可以是第一压力，第二力F2可以是第二压力。参照图12A，可以将第一半导体芯片110a安装在下结构110c的一个表面上。下结构110c可以是另一半导体基底、膜、具有电路图案的基底等。然而，在下文中，将描述下结构110c是基底的情况作为示例。
可以通过第一连接结构140a连接下结构110c和第一半导体芯片110a。可以在下结构110c和第一半导体芯片110a之间设置第一连接结构140a，并且通过施加第一接合力F1，可以连接下结构110c和第一半导体芯片110a。在图12A中，示出了第一连接结构140a附着到第一半导体芯片110a并被设置为接合到下结构110c，本公开不限于此。例如，第一连接结构140a可以附着到下结构110c并被设置为接合到第一半导体芯片110a。可选择地，下结构110c和第一半导体芯片110a可以分别附着到第一导电件151a和151b(见图2C)，并且第二导电件152可以附着到第一导电件151a和151b中的至少一个并设置为接合到剩下的导电件151a或151b。
随着第一连接结构140a占据的面积比率增大，第一接合力F1也可以增大。也就是说，当连接结构具有相等或相似的尺寸时，随着第一连接结构140a的数量的增多，第一接合力F1可以增大。例如，当以相同温度执行接合工艺时，假设接合一个连接结构所需的阈值压力是F，则可以施加压力nF以接合数量为n的连接结构。如图12A中所示，当第一连接结构140a的数量为13时，可以施加13F的力以用第一连接结构140a将第一半导体芯片110a接合到下结构110c。
参照图12B，可以在第一半导体芯片110a上堆叠第二半导体芯片110b。可以在第一半导体芯片110a和第二半导体芯片110b之间设置第二连接结构140b，并且通过施加第二接合力F2，可以连接第一半导体芯片110a和第二半导体芯片110b。在图12B中，示出了第二连接结构140b附着到第二半导体芯片110b并被设置为接合到第一半导体芯片110a，本公开不限于此。如参照第一连接结构140a所描述的，可以以各种类型设置第二连接结构140b。
第二接合力F2可以小于第一接合力F1。例如，如图12B中所示，当第一连接结构140a和第二连接结构140b的尺寸基本相似时，第二连接结构140b的数量可以小于第一连接结构140a的数量。当第二连接结构140b的数量为7时，为了通过第二连接结构140b将第一半导体芯片110a和第二半导体芯片110b连接，可以施加7F的力。7F的力小于用于第一连接结构140a的接合而施加的13F，并且不足以显著改变第一连接结构140a。第一连接结构140a在接合第二连接结构140b的操作中不会被改变。第一力F1和第二力F2之间的差不限于上述实施例，可以在第一连接结构140a不发生改变的范围内确定所述差。
参照图12C，可以形成覆盖下结构110c、第一半导体芯片110a或第二半导体芯片110b的至少一部分的模塑部件170。模塑部件170保护第一连接结构140a和第二连接结构140b免受外部条件的影响，从而防止第一连接结构140a和第二连接结构140b改变。例如，模塑部件170可以包括环氧模塑料(EMC)。
图13A和图13B是示出根据本公开示例性实施例的半导体装置的制造方法的剖视图。在下文中，为了简明起见，将根据图2B的半导体装置100b描述形成半导体装置的示例性方法，将描述与图12A和图12B不重复的技术特征。
参照图13A和图13B，第一连接结构140a的截面积或体积可以大于第二连接结构140b的截面积或体积。这里，截面积可以是第一连接结构140a或第二连接结构140b的横切与下结构110c的上表面平行的平面所得的截面积。
根据本公开的示例性实施例，即使第一连接结构140a的数量与第二连接结构140b的数量相同，每个第二连接结构140b也可以具有小于每个第一连接结构140a的面积比率或截面积。例如，当第一半导体芯片110a和第二半导体芯片110b属于同种并且第一连接结构140a具有为第二连接结构140b的截面积两倍大的截面积时，第二连接结构140b的面积比率可以是第一连接结构140a的面积比率的一半。可通过小于第一接合力F1的第二接合力F2执行第二连接结构140b的接合工艺。结果，可以充分防止第一连接结构140a的改变。
图14A至图14C是示出根据本公开示例性实施例的半导体装置的制造方法的视图。
根据本公开示例性实施例的半导体装置的制造方法包括以下步骤：形成包括多个半导体芯片的芯片堆叠件；形成覆盖芯片堆叠件的至少一部分的第一模塑部件；将芯片堆叠件安装在基底上；以及形成覆盖芯片堆叠件和基底的至少一部分的第二模塑部件。在下文中，为了方便起见，将描述图5A的半导体装置的制造方法作为示例。
参照图14A，可以通过堆叠多个半导体芯片形成芯片堆叠件。可以通过设置在半导体芯片之间的连接结构的接合工艺将半导体芯片彼此连接。例如，当下结构510d为第四半导体芯片510d时，芯片堆叠件可以包括第一半导体芯片510a至第四半导体芯片510d、设置在第四半导体芯片510d和第一半导体芯片510a之间的第一连接结构540a、设置在第一半导体芯片510a和第二半导体芯片510b之间的第二连接结构540b以及设置在第二半导体芯片510b和第三半导体芯片510c之间的第三连接结构540c。当第一半导体芯片510a至第三半导体芯片510c顺序地堆叠在第四半导体芯片510d上时，施加到连接结构用于连接半导体芯片的接合力在每个后续的工艺中可以逐渐减小。也就是说，用于将第二半导体芯片510b连接到第一半导体芯片510a的第二接合力F2可以小于用于将第一半导体芯片510a连接到第四半导体芯片510d的第一接合力F1。此外，用于将第三半导体芯片510c连接到第二半导体芯片510b的第三接合力F3可以小于第二接合力F2。因此，因后续接合工艺中施加的接合力，所以可以减小或防止先形成的连接结构的改变。
参照图14B，可以形成覆盖芯片堆叠件的至少一部分的模塑部件570a，并可以将芯片堆叠件安装在基底580上。第一模塑部件570a可以设置在各个半导体芯片之间以覆盖连接结构或覆盖除用于安装到基底580的区域之外的区域。例如，第一模塑部件570a可以包括底填材料或EMC。当在安装在基底580上之前形成第一模塑部件570a时，在基底安装操作中施加的热或压力被第一模塑部件570a吸收，这样可以充分防止第一连接结构540a至第三连接结构540c的改变。为了在基底580上安装芯片堆叠件，可以不考虑第一接合力F1至第三接合力F3来确定第四接合力F4。例如，第四接合力F4可以等于或大于第一接合力F1至第三接合力F3中的任何一个。也就是说，当各个连接结构具有相同的尺寸时，第四连接结构540d的数量可以等于或多于第一连接结构540a至第三连接结构540c中的任何一个的数量。即使在第四接合力F4大于第一接合力F1、第二接合力F2或第三接合力F3时，第一模塑部件570a也保护了第一连接结构540a至第三连接结构540c，因此在将芯片堆叠件安装在基底580上的操作中第一连接结构540a至第三连接结构540c不会改变。
参照图14C，可以形成覆盖芯片堆叠件和基底580的至少一部分的第二模塑部件570b。第二模塑部件570b可以设置在芯片堆叠件和基底580之间并可以保护第四连接结构540d。可选择地，如图14C中所示，第二模塑部件570b可以形成为覆盖第一模塑部件570a和基底580。
图15是示出根据本公开示例性实施例的半导体装置的制造方法的视图。这里，可以形成包括多个芯片的第一芯片堆叠件和第二芯片堆叠件，然后可以通过连接第一芯片堆叠件和第二芯片堆叠件来形成半导体装置。可以如参照制造图4的半导体装置的示例性方法所描述的，来实现制造方法。
参照图15，通过用第一连接结构440a连接第一半导体芯片410a和第二半导体芯片410b，可以形成第一芯片堆叠件，并通过用第三连接结构440c连接第三半导体芯片410c和第四半导体芯片410d，可以形成第二芯片堆叠件。接下来，可以用第二连接结构440b连接第一芯片堆叠件和第二芯片堆叠件。在这种情况下，用于第二连接结构440b的接合的接合力F1可以小于在第一连接结构440a或第三连接结构440c的接合工艺中施加的接合力。在第二连接结构440b的接合工艺中施加的接合力F1不足以显著改变第一连接结构440a或第三连接结构440c。
图16A至图16C是示例性地示出根据本公开示例性实施例的形成芯片堆叠件的制造方法的视图。
参照图16A，可以通过堆叠具有两层或更多层的半导体晶片来形成芯片堆叠件。堆叠的半导体晶片的数量可以与包括在一个芯片堆叠件中的半导体芯片的数量相同。
例如，在形成包括集成电路和内部布线的半导体芯片的情况下，可以设置第一半导体晶片700a和第二半导体晶片700b。根据本公开的示例性实施例，以第一半导体晶片700a和第二半导体晶片700b形成的半导体芯片可以对应于图2A中的第一半导体芯片110a和第二半导体芯片110b。第一半导体晶片700a和第二半导体晶片700b可以用设置在它们之间的连接结构(未示出)连接。
通过切割已经堆叠的第一半导体晶片700a和第二半导体晶片700b，可以完成一个芯片堆叠件。例如，可以通过图16A的示例性方法制备图15中的第一芯片堆叠件或第二芯片堆叠件。可以用刀具702或激光器执行切割。
参照图16B，通过顺序地堆叠由至少一个其他半导体晶片(未示出)制备的半导体芯片710a至710c，可以在第一半导体晶片700a上形成芯片堆叠件。例如，这样的方法可以用于实现这里参照图14A和图14B描述的实施例。
参照图14A，更具体地讲，第一半导体晶片700a可以包括多个未切割的第四半导体芯片510d。可以通过切割另一半导体晶片来制备第一半导体芯片510a至第三半导体芯片510c，并在第一半导体晶片700a上顺序地堆叠第一半导体芯片510a至第三半导体芯片510c。第一半导体晶片700a和第一半导体芯片510a可以通过设置在它们之间的第一连接结构540a连接。第二半导体芯片510b和第三半导体芯片510c可以使用第二连接结构540b和第三连接结构540c顺序地堆叠在第一半导体芯片510a上。
可选择地，如上面参照图14A所描述的，可以在第一半导体晶片700a上堆叠其中堆叠有第一半导体芯片510a至第三半导体芯片510c的芯片堆叠件。
参照图16C，通过顺序地堆叠由至少一个晶片制备的半导体芯片710a和710b，可以形成芯片堆叠件。参照作为示例的图15的第一芯片堆叠件，第一半导体芯片410a和第二半导体芯片410b可以用连接结构440a连接。如图16C中所示，第一半导体芯片710a和第二半导体芯片710b可以分别附着到第一支撑基底720a和第二支撑基底720b并可以分别被传送。分别被第一支撑基底720a和第二支撑基底720b传送的第一半导体芯片710a和第二半导体芯片710b可以通过连接结构740a连接。第一支撑基底720a和第二支撑基底720b中的每一个可以为带或玻璃，并可以形成为传送多个半导体芯片。
图17是示例性地示出根据本公开示例性实施例的封装模块的平面图。
参照图17，封装模块1200可以包括模块基底1204。模块基底1204可以包括外部连接端子1202、安装在模块基底1204上的至少一个半导体芯片1206和四侧引脚扁平封装(QFP)的半导体封装件1208。半导体芯片1206或半导体封装件1208可以包括根据本公开示例性实施例的半导体装置。例如，半导体封装件1208可以是包括图4的半导体装置的多芯片封装件(MCP)。封装件模块1200可以通过外部连接端子1202连接到外部电子装置。
图18是示出根据本公开一些实施例的存储卡的示例性示意图。
参照图18，存储卡8000可以包括控制器8100和存储器8200。控制器8100和存储器8200可以交换电信号。例如，存储器8200和控制器8100可以根据控制器8100的指令“Command”交换数据“Data”。此外，存储卡8000可以在存储器8200中存储数据，或将来自存储器8200的数据输出至外部。
控制器8100和/或存储器8200可以被包括在根据本公开示例性实施例的半导体装置中。例如，控制器8100和存储器8200可以被包括在一个封装件中并可以被设置成系统级封装(SiP)。更具体地讲，可以将包括控制器8100的逻辑芯片和包括存储器8200的存储芯片实现为SiP，该SiP可以包括上面已参照图3A描述的半导体装置。在这种情况下，图3A中的下结构210c、第一半导体芯片210a和第二半导体芯片210b可以分别是封装基底、逻辑芯片和存储芯片。作为另一示例，存储卡8000可以设置成堆叠有多个存储芯片的MCP型。在这种情况下，存储卡8000可以具有增大的存储容量。这样的多芯片封装件可以包括已参照图8示例性地描述的半导体装置。
根据本公开实施例的存储卡8000可以用作各种便携式装置中的数据存数介质。例如，根据本公开实施例的存储卡8000可以包括多媒体卡(MMC)或安全数字(SD)卡。
图19是示例性地示出根据本公开一些实施例的电子系统的框图。该电子系统可以包括根据本公开示例性实施例的至少一个半导体装置。
参照图19，电子系统1400可以包括可通过总线1410执行数据通信的存储系统1402、处理器1404、RAM 1406和用户接口1408中的至少一个。
处理器1404可以执行程序并控制电子系统1400。RAM 1406可以用作处理器1404的工作存储器。用户接口1408可以用于向电子系统1400输入数据/从电子系统1400输出数据。存储系统1402可以存储用于处理器1404的操作的计算机可读指令、处理器1404处理的数据或从外部输入的数据。此外，存储系统1402可以单独地包括控制器和存储器。根据本公开的示例性实施例，可以将存储系统1402构造成与上面已参照图18描述的存储卡800中的一个基本相同或相似。
根据本公开的示例性实施例，处理器1404和RAM 1406可以设置成在一个封装件中包括多个芯片的SiP型装置。例如，处理器1404和RAM 1406可以构成包括为处理器1404设置的逻辑芯片和为RAM 1406设置的存储芯片的SiP。SiP可以包括上面已参照图3A描述的半导体装置。在这种情况下，图3A中的下结构210c、第一半导体芯片210a和第二半导体芯片210b可以分别是SiP的封装基底、逻辑芯片和存储芯片。
电子系统1400可以应用到包括电子设备的各种工业产品。例如，根据本公开实施例的电子系统1400可以用作移动电话、便携式游戏机、便携式笔记本计算机、MP3播放器、导航仪、固态盘(SSD)、交通工具或家用电器的一部分。
根据本公开的示例性实施例，连接半导体装置的半导体芯片的连接结构的面积比率对于每层可以改变。例如，与前面堆叠的半导体芯片相比，后面堆叠的半导体芯片中连接结构的面积比率可以减小。在这种情况下，当后面堆叠的半导体芯片通过接合力而接合时，可以抑制或防止先形成的连接结构的改变和因该改变导致的接触错误。因此，多个半导体芯片可以稳定地连接，并且半导体装置的操作可靠性可以得到提高。
根据本公开的示例性实施例，当堆叠多个半导体芯片时，与前面的接合工艺相比，在后面的接合工艺中接合力减小。在这种情况下，在不因先形成的连接结构的改变而发生接触错误的范围内确定后面的接合力，因此可以提高堆叠的半导体芯片的操作可靠性。
上面公开的主题将被认为是示出性的而非限制性的，并且权利要求意图覆盖落入本公开的实质精神和范围内的所有这样的改变、改进和其他实施例。这样，为了使法律允许的范围最大化，本公开的范围由权利要求及其等同物的所允许的最宽泛的解释来确定，并且不应该受前面的具体实施方式所限制或局限。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一半导体芯片，包括内部电路；
多个第一连接结构，设置在第一半导体芯片的第一侧上，所述多个第一连接结构包括电连接到第一半导体芯片的内部电路的至少一个连接元件和与第一半导体芯片的内部电路电绝缘的至少一个辅助元件；
第二半导体芯片，设置在第一半导体芯片的第二侧上，并包括内部电路；以及
多个第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，并包括电连接到第一半导体芯片的内部电路和第二半导体芯片的内部电路的至少一个连接元件，
其中，第二连接结构的数量少于第一连接结构的数量。
2.如权利要求1所述的半导体装置，其中，第二连接结构还包括与第二半导体芯片的内部电路电绝缘的至少一个辅助元件，并且第二连接结构的辅助元件的数量少于第一连接结构的辅助元件的数量。
3.如权利要求1所述的半导体装置，其中，第一连接结构的连接元件的数量与第二连接结构的连接元件的数量相同。
4.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片中的至少一个半导体芯片是动态随机存取存储芯片，相应的连接元件设置在所述至少一个半导体芯片的中心部分。
5.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片中的至少一个半导体芯片是闪存芯片，相应的连接元件设置在所述至少一个半导体芯片的边缘部分。
6.如权利要求1所述的半导体装置，其中，第一半导体芯片包括：
半导体基底；以及
通孔，穿过半导体基底，
其中，第一连接结构的连接元件和第二连接结构的连接元件电连接到通孔。
7.如权利要求1所述的半导体装置，其中，第一连接结构和第二连接结构中的每一个包括第一导电件和第二导电件，第二导电件包括熔点比第一导电件的材料的熔点低的金属材料。
8.如权利要求1所述的半导体装置，其中，第二连接结构的数量是第一连接结构数量的50％至90％。
9.如权利要求2所述的半导体装置，其中，第二连接结构的辅助元件的数量是第一连接结构的辅助元件的数量的50％至90％。
10.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片是同种半导体芯片。
11.一种半导体装置，所述半导体装置包括：
下结构；以及
多个半导体芯片层，顺序地堆叠在下结构上，
其中，每个半导体芯片层包括半导体芯片和设置在半导体芯片的下表面上的连接结构，
所述多个半导体芯片层中的各半导体芯片层的连接结构的面积小于半导体芯片层中更接近下结构设置的任意半导体芯片层的连接结构的面积。
12.如权利要求11所述的半导体装置，其中，每个半导体芯片包括设置在所述下表面上的内部电路。
13.如权利要求11所述的半导体装置，其中，半导体芯片是同种芯片。
14.如权利要求11所述的半导体装置，其中，每个半导体芯片包括内部电路，
每个连接结构包括：
多个连接元件，电连接到相应的半导体芯片层的半导体芯片的内部电路；以及
至少一个辅助元件，与所述相应的半导体芯片层的半导体芯片的内部电路电绝缘。
15.如权利要求14所述的半导体装置，其中，连接结构中的至少两个包括相同数量的连接元件。
16.如权利要求11所述的半导体装置，其中，每个半导体芯片包括内部电路，
每个连接结构包括与相应的半导体芯片层的半导体芯片的内部电路电连接的多个连接元件。
17.如权利要求11所述的半导体装置，其中，下结构包括半导体芯片。
18.如权利要求11所述的半导体装置，其中，下结构包括电路基底。
19.一种制造半导体装置的方法，所述方法包括：
通过多个第一连接结构将第一半导体芯片连接到第二半导体芯片以形成堆叠件；以及
通过多个第二连接结构将堆叠件连接到基底，
其中，第一连接结构的数量不同于第二连接结构的数量，
或者第一连接结构与第一半导体芯片和第二半导体芯片的接触面积不同于第二连接结构与堆叠件和基底的接触面积。
20.如权利要求19所述的方法，其中，用于将第一半导体芯片连接到第二半导体芯片而施加的接合力不同于用于将堆叠件连接到基底而施加的接合力。
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