CN102280447A - 静电保护电路 - Google Patents

Abstract

本发明涉及一种芯片上的静电保护电路，所述静电保护电路包括压焊区和设置于压焊区下的静电保护器件，所述压焊区与所述静电保护器件的部分区域共享芯片面积。所述静电保护器件为N型场效应晶体管、P型场效应晶体管或者可控硅整流器。所述静电保护器件包括栅极、源极、漏极和衬底，所述漏极位于所述压焊区下以与所述压焊区共享区域，从而可以节省芯片面积。

Description

静电保护电路

【技术领域】

本发明涉及集成电路设计领域，尤其涉及一种适合一层金属集成电路工艺的静电保护电路。

【背景技术】

在集成电路中，一般会对每个芯片管脚设计相应的静电保护电路，这样可以当任意两个芯片管脚间存在很高的静电电压时，可以实现有效泄放，防止过高静电电压击穿内部器件。

目前一般商用芯片的人体模型(HBM：Human Body model)的静电防护标准是2KV。而由于封装技术限制，一般压焊区的面积无法减到太小，同时根据静电防护标准，所需的静电保护电路的面积也较大。

特别是随着芯片越做越小，压焊区和静电保护器件面积在芯片总面积中所占的相对比例将越来越大，所以有必要改进压焊区和静电保护器件面积的设计以尽量减小压焊区和静电保护器件面积所占芯片面积。由于静电保护电路需要较宽的金属连接以保证很低的静电泄放电阻，因此最大的挑战来自于芯片制造工艺仅采用一层金属时。

因此，亟待提出一种新的技术方案来解决上述问题。

【发明内容】

本发明要解决的技术问题在于提供一种静电保护电路，其可以尽量减小压焊区和静电保护电路所占芯片面积，且可以在一层金属集成电路工艺中实现。

为了解决上述问题，本发明提供一种静电保护电路，其包括压焊区和设置于压焊区下的静电保护器件，所述压焊区与所述静电保护器件的部分区域共享芯片面积。

在一个进一步的实施例中，所述静电保护器件为N型场效应晶体管、P型场效应晶体管或者可控硅整流器。

在一个更进一步的实施例中，所述静电保护器件包括栅极、源极、漏极和衬底，所述漏极位于所述压焊区下以与所述压焊区共享区域。

在一个更进一步的实施例中，所述静电保护电路所在的芯片具有一个金属层，所述压焊区位于所述金属层中，所述漏极通过漏极接触孔与所述压焊区连接，所述源极和衬底通过接触孔连接至所述金属层对应的金属上。

在一个更进一步的实施例中，所述源极和衬底与金属层中的同一片金属连接。

在一个更进一步的实施例中，所述静电保护电路还包括位于芯片外边缘的封闭环，连接所述源极和衬底的金属在芯片外边缘与所述封闭环上的金属共享。

在一个更进一步的实施例中，压焊区金属到其相邻金属的间距大于等于1.5um。

在一个更进一步的实施例中，围绕所述压焊区形成有所述栅极，围绕所述栅极形成有所述源极和所述衬底，所述漏极和所述源极之间形成有沟道，在沟道和所述栅极之间有氧化层。

在一个更进一步的实施例中，所述源极为N+有源区，所述衬底为P+有源区，

所述漏极由N+有源区、N型阱及阱中的P+有源区构成，所述N型阱中的P+有源区通过接触孔与所述压焊区金属连接，所述漏极的N+有源区也通过接触孔与所述压焊区金属连接，N型阱、源极的N+有源区、衬底的P+有源区形成于P型基底上，这样N阱中的P+有源区、N阱、P型基底、源极N+有源区形成P-N-P-N结构。

与现有技术相比，本发明中将静电保护器件设置于压焊下，使压焊区可以与静电保护器件的部分区域共享芯片面积，从而可以节省芯片面积。

关于本发明的其他目的，特征以及优点，下面将结合附图在具体实施方式中详细描述。

【附图说明】

结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中：

图1A为本发明的静电保护电路在一个实施例中的俯视示意图；

图1B为沿图1A中AA-AA线的剖面示意图；

图2A为本发明中的静电保护电路在另一个实施例中的俯视示意图；

图2B为沿图2A中BB-BB线的剖面示意图；

图3A为本发明中的静电保护电路在再一个实施例中的俯视示意图；和

图3B为沿图3A中CC-CC线的剖面示意图；和

图4为接触孔在一个实施例中的阵列示意图

【具体实施方式】

本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法、程序、成分和电路已经很容易理解，因此它们并未被详细描述。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。此外，表示一个或多个实施例的方法、流程图或功能框图中的模块顺序并非固定的指代任何特定顺序，也不构成对本发明的限制。

本发明提供一种适合一层金属集成电路工艺的静电保护电路，所述静电保护电路包括压焊区和设置于压焊区下的静电保护器件，这样压焊区可以与静电保护器件的部分区域共享芯片面积，从而可以节省芯片面积。所述压焊区是指在芯片中设计的较大的金属结构，而且需要在该金属结构上开通一定的开口，这个开口一般被称为压焊区开孔。压焊区开孔暴露出一定的金属表面，通过金线可以与此暴露的金属键合在一起，通过封装形成芯片管脚。压焊区开孔区域比压焊区金属小，这样保证压焊区金属完全覆盖压焊区开孔区域，以防止湿气从压焊区开孔进入芯片而影响芯片的正常工作。所述静电保护器件可以为N型场效应晶体管、也可以是P型场效应晶体管，还可以是可控硅整流器(SCR，Silicon Controlled Rectifier)。无论是那种静电保护器件，都可以利用本发明的原理来节省芯片面积。

请参考图1A和图1B所示，其中图1A为本发明的静电保护电路在一个实施例中的俯视示意图，图1B为沿图1A中AA-AA线的剖面示意图。在本实施例中，所述静电保护电路设置于仅用一个金属层的集成电路中。所述静电保护器件为栅极接地或者栅极通过电阻接地的N型场效应晶体管。

所述压焊区位于所述金属层中。所述N型场效应晶体管包括栅极、漏极、源极和衬底。由多晶硅形成的栅极是围绕所述压焊区形成的，所述漏极为位于所述压焊区的下面的N+有源区，这样可节省此漏极区域所占的芯片面积。所述源极为在多晶硅栅极外侧环绕的较窄的N+有源区。所述衬底为与所述源极紧邻的外侧的P+有源区。所述N+有源区和P+有源区在基底材料上形成，所述基底材料为浅掺杂的P型硅基底(P-sub)。所述源极和漏极在所述多晶硅栅极处通过自对准形成N型场效应晶体管的沟道区域。多晶硅栅极和沟道之间是栅极氧化层，是绝缘隔离的。

在本实施例中，所述多晶硅栅极围绕所述压焊区，需要留出芯片内部连接所述压焊区金属的金属走线的空间，这样可以使得栅极尽可能的长，从而可以最大化有用的沟道区域。

所述源极、漏极、和衬底都可以通过接触孔连接至金属层上对应的金属上。所述漏极通过漏极接触孔连接至所述压焊区上。所述源极和衬底可以通过源极接触孔和衬底接触孔与同一片金属连接在一起。连接源极和衬底的金属与所述压焊区处于同一层中，并与源极和衬底的形状相对应，同样是围绕所述压焊区形成，但需要留出由芯片内部连接所述压焊区的金属走线空间。在另一个实施例中，由于源极和栅极与所述压焊区并不在一个层次，它们可以封闭的围绕所述压焊区。

所述漏极的接触孔到多晶硅栅极的间距可以根据静电防护要求取3.5um～6um，漏极接触孔可以为一排或多排。源极接触孔可以选取根据工艺设计规则规定的最小间距，如0.3um。所述接触孔在本实施例中，为连续的带状结构，也可以为阵列结构，如图4所示。在另一个实施例中，所述源极和衬底的接触孔可以紧邻而连在一起。

所述金属层、接触孔、多晶硅栅极之间的空隙都是填充的隔离材料。

芯片设计时一般都设计有封闭环(Seal Ring)，所述封闭环一般由P+有源区、接触孔、通孔、金属构成，其作用是在芯片边缘形成一封闭环还防止湿气进入芯片。所述封闭环的金属环绕所述芯片外边缘。为了进一步节省芯片面积，可以将所述连接N型场效应管的源极和衬底的金属在芯片外边缘与所述封闭环的金属共享。通过共享封闭环，可以使封闭环的金属连线把所有压焊区下的静电保护器件的源极都连接在一起。不仅可以进一步节省芯片面积，而且还可以使得封闭环金属连线作为静电泄放通路，减少静电泄放电阻，增强静电防护能力。

考虑到压焊区键合金线后对压焊区金属会产生应力，而导致压焊区金属被挤压形变，可能导致压焊区金属到其他相邻不相关金属间距减小。为了避免发生短路，此金属间距需设置大于等于1.5um，而不是采用集成电路工艺设定的最小间距值。

在一个应用示例中，假设压焊区A下设有静电保护器件ESDA，压焊区B下设有静电保护器件ESDB，如果静电高压施加于压焊区A和压焊区B上，且压焊区A相对压焊区B为正高压时，静电泄放电流从压焊区A金属流到压焊区A下面的静电保护器件ESDA的漏极，随后由静电保护器件ESDA的漏极流到其源极，然后经过所述封闭环上的金属流到压焊区B下面的静电保护电路ESDB的源极，再经过静电保护器件ESDB的寄生二极管流到压焊区B的金属，这样就形成了任何两个压焊区之间的静电泄放通路。所述静电保护器件ESDB的寄生二极管是指其漏极和衬底之间形成的二极管，衬底为二极管的正极，漏极为二极管的负极。反之亦然。

请参考图2A和图2B所示，其中图2A为本发明的静电保护电路在另一个实施例中的俯视示意图。图2B为沿图2A中AA-AA线的剖面示意图。

所述静电保护电路为P型场效应晶体管型静电保护电路。

所述图2A和图2B和图1A和图1B的区别在于：所述漏极区域为P+有源区，所述源极为P+有源区，所述衬底为N+有源区，有源区下有N型阱。

在一个应用示例中，假设压焊区A下设有静电保护器件ESDA，压焊区B下设有静电保护器件ESDB，如果静电高压施加于压焊区A和压焊区B上，且压焊区A相对压焊区B为正高压时，静电泄放电流由压焊区A的金属经ESDA的寄生二极管，流到ESDA的源极，然后经过封闭环上的金属流到压焊区B下面静电保护器件ESDB的源极，再经过ESDB的漏极，流到压焊区B的金属，这样就形成了任何两个压焊区之间的静电泄放通路。所述寄生的二极管是指漏极和衬底之间形成的二极管。衬底为二极管的负极，漏极为二极管的正极。反之亦然。

请参考图3A和图3B所示，其中图3A为本发明的静电保护电路在再一个实施例中的俯视图。图3B为沿图3A中AA-AA线的剖面图。

在本实施例中所述静电保护电路为可控硅整流器型静电保护器件。所述图3A和图3B和图1A和图1B的区别在于：所述漏极区域不是一整块N+有源区，而是由沿着多晶硅栅极内侧布置成带状的N+有源区结构、N型阱及阱中的P+有源区构成。所述N型阱中的P+有源区通过接触孔与所述压焊区金属连接。一般N型阱比N+有源区更深。这样N阱中的P+有源区、N阱、P型基底(P-sub)、源极N+有源区可以形成P-N-P-N结构，即可控硅整流器结构，其静电泄放能力更强。

在一个应用示例中，假设压焊区A下设有静电保护器件ESDA，压焊区B下设有静电保护器件ESDB，如果静电高压施加于压焊区A和压焊区B上，且压焊区A端相对压焊区B为正高压时，静电从压焊区A金属先击穿触发压焊区A下面的静电保护电路ESDA，静电泄放电流由ESDA的漏极流到其源极(电流依次流过N阱中的P+有源区、N阱、P型基底、源极N+有源区)，然后经过封闭环上的金属，流到压焊区B下面静电保护电路ESDB的源极，再经过ESDB的寄生二极管，流到压焊区B的金属，这样就形成了任何两个压焊区之间的静电泄放通路。所述寄生二极管由P型衬底与N型阱或N+有源区构成，P型衬底为二极管正极，N型阱或N+有源区为二极管负极。反之亦然。

综上所述，本发明的优点和效果在于：本发明中的静电保护电路，将静电保护器件设置于压焊下，使压焊区可以与静电保护器件的一部分共享芯片面积，从而可以节省芯片面积。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种芯片上的静电保护电路，所述静电保护电路包括压焊区和设置于压焊区下的静电保护器件，其特征在于，所述压焊区与所述静电保护器件的部分区域共享芯片面积。

2.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护器件为N型场效应晶体管、P型场效应晶体管或者可控硅整流器。

3.根据权利要求2所述的静电保护电路，其特征在于，所述静电保护器件包括栅极、源极、漏极和衬底，所述漏极位于所述压焊区下以与所述压焊区共享区域。

4.根据权利要求3所述的静电保护电路，其特征在于，所述静电保护电路所在的芯片具有一个金属层，所述压焊区位于所述金属层中，所述漏极通过漏极接触孔与所述压焊区连接，所述源极和衬底通过接触孔连接至所述金属层对应的金属上。

5.根据权利要求4所述的静电保护电路，其特征在于，所述源极和衬底与金属层中的同一片金属连接。

6.根据权利要求5所述的静电保护电路，其特征在于，所述静电保护电路还包括位于芯片外边缘的封闭环，连接所述源极和衬底的金属在芯片外边缘与所述封闭环上的金属共享。

7.根据权利要求1所述的静电保护电路，其特征在于，压焊区金属到其相邻金属的间距大于等于1.5um。

8.根据权利要求4所述的静电保护电路，其特征在于，围绕所述压焊区形成有所述栅极，围绕所述栅极形成有所述源极和所述衬底，所述漏极和所述源极之间形成有沟道，在沟道和所述栅极之间有氧化层。

9.根据权利要求8所述的静电保护电路，其特征在于，

所述源极为N+有源区，所述衬底为P+有源区，

所述漏极由N+有源区、N型阱及阱中的P+有源区构成，所述N型阱中的P+有源区通过接触孔与所述压焊区金属连接，所述漏极的N+有源区也通过接触孔与所述压焊区金属连接，N型阱、源极的N+有源区、衬底的P+有源区形成于P型基底上，这样N阱中的P+有源区、N阱、P型基底、源极N+有源区形成P-N-P-N结构。

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