CN102110671B - 静电放电保护装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 160
- 229910052710 silicon Inorganic materials 0.000 claims description 160
- 239000010703 silicon Substances 0.000 claims description 160
- 239000013078 crystal Substances 0.000 claims description 158
- 230000001681 protective effect Effects 0.000 claims description 94
- 239000000463 material Substances 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- 239000004065 semiconductor Substances 0.000 description 26
- 230000003068 static effect Effects 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 13
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 210000001520 comb Anatomy 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000000725 suspension Substances 0.000 description 6
- 238000005421 electrostatic potential Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 230000002459 sustained effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
一种静电放电保护装置，包括：第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；其特征在于，还包括：辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，辅助保护晶体管包括多个晶体管器件；辅助保护晶体管的衬底上还形成有第一多晶硅区，所述第一多晶硅区与衬底间通过介电层隔离；所述多个晶体管器件的每一个栅区与第一多晶硅区相连接，至少部分第一多晶硅区位于衬底中的有源区内；导电类型相同的多个晶体管器件的每一个栅区与对应的第一多晶硅区均被偏置到相同的电位。
Description
技术领域
本发明涉及半导体技术领域，更具体的，本发明提供了一种静电放电保护(ESD)装置。
背景技术
集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了达到复杂度和电路密度的要求(即集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于0.25微米。
不断增加的电路密度不仅提高了IC的性能和复杂程度，同时还给客户带来更低成本的部件。一套集成电路生产设备可能需要花费几亿甚至几十亿美元。而每个生产设备的产率是一定的，硅片上的IC数量也是确定的。因此，通过减小IC上独立器件的特征尺寸，就可以在每片硅片上制造出更多的器件，从而提高了整个产线的产量。一般而言，对于给定的制程和/或器件版图，其只适用于某种确定的特征尺寸，因此，制造小尺寸器件是一件非常具有挑战性的工作。这种限制的一个例子是静电放电保护装置的制作。要实现有效的静电放电保护，通常需要减小静电放电保护装置中保护晶体管的击穿电压，现有技术中，可以通过ESD注入来调整保护晶体管的击穿电压，但是，所述ESD注入会增加制造工艺的复杂度，而且随着保护晶体管器件尺寸的进一步缩小，ESD注入的效果也越来越小。
美国专利US5959488公布了一种利用梳指形状的栅区驱动金属氧化物(MOS)晶体管制作的静电放电保护装置。图1(A)是现有技术下静电放电保护装置的电路示意图。如图1(A)所示，所述静电放电保护装置包括：保护晶体管PMOS晶体管1010和NMOS晶体管1020、输入引脚1030；图中还示意了被保护电路1040。PMOS晶体管1010的漏区、NMOS晶体管1020的漏区、输入引脚1030与被保护电路1270电连接。所述PMOS晶体管1010的源区与栅区被偏置到电位VDD，所述NMOS晶体管1020的源区与栅区被偏置到电位VSS。
图1(B)是现有技术下静电放电保护装置保护晶体管的剖面结构示意图。所述保护晶体管包括：栅区1110，源区1120，漏区1130，有源区1150以及多晶硅区1160。其中，位于有源区1150中的栅区1110、源区1120以及漏区1130用于形成保护晶体管。所有的栅区1110通过多晶硅区1160相互短接，构成并联的保护晶体管结构，其中，所述多晶硅区1160完全位于有源区1150外。
然而，所述采用梳指栅区保护晶体管的静电放电保护装置仍存在问题，在实际应用时，多晶硅区1160的多根梳指的宽度存在微小差别，或者版图上的不对称，例如保护晶体管的各个源区与半导体衬底接地点的位置不同，使得各个源区与半导体衬底之间的电阻不尽相同，而这种微小差别或不对称情况将使所述保护晶体管在遭遇静电放电时不能均匀打开，使得静电放电的路径减少，保护晶体管局部区域的静电放电电流超过设计容限，并使保护晶体管受到损伤，从而不能有效保护内部电路。
综上，需要一种静电放电保护装置，用于核心晶体管电路的静电放电保护。
发明内容
本发明解决的问题是提供一种静电放电保护装置，所述静电放电保护装置的辅助保护晶体管具备较低的击穿电压，在静电放电时，所述较低的击穿电压可以使辅助保护晶体管的触发速度提高，从而迅速释放静电放电电流。
为解决上述问题，本发明提供了一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件，所述多个晶体管器件具备相同或相反的导电类型；
辅助保护晶体管的衬底上还形成有第一多晶硅区，所述第一多晶硅区与衬底间通过介电层隔离；
导电类型相同的多个晶体管器件的每一个栅区与第一多晶硅区相连接，至少部分第一多晶硅区位于衬底中的有源区内；
导电类型相同的多个晶体管器件的每一个栅区与对应的多个第一多晶硅区被偏置到相同的电位。
可选的，所述衬底中的有源区至少与衬底中的一个绝缘区相邻。
可选的，所述第一多晶硅区至少部分围绕在辅助保护晶体管的源区与漏区周围。
可选的，所述辅助保护晶体管的栅区与第一多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与第一多晶硅区下方的介电层采用同一层材料形成。
可选的，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
可选的，衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区通过介电层与衬底隔离；所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区之间相互分立。
相应的，本发明还提供了一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件；
辅助保护晶体管的衬底上还形成有多个第一多晶硅区，所述多个第一多晶硅区与衬底间通过介电层隔离，每个第一多晶硅区至少部分位于衬底中的有源区内，而且所述多个第一多晶硅区相互分立；
导电类型相同的多个晶体管器件的每一个栅区与对应的多个第一多晶硅区被偏置到相同的电位。
可选的，至少部分个第一多晶硅区与辅助保护晶体管的栅区对应相连接。
可选的，每个第一多晶硅区与辅助保护晶体管的栅区均相互分立。
可选的，所述衬底中的有源区至少与衬底中的一个绝缘区相邻。
可选的，所述辅助保护晶体管的栅区与多个第一多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与多个第一多晶硅区下方的介电层采用同一层材料形成。
可选的，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
可选的，衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区通过介电层与衬底隔离；所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区之间相互分立。
相应的，本发明还提供了一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件；
辅助保护晶体管的衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区相互分立，而且每一第二多晶硅区与辅助保护晶体管的栅区也相互分立。
可选的，辅助保护晶体管的源区或漏区包含多个掺杂区；所述多个掺杂区与多个第二多晶硅区相对应。
可选的，所述辅助保护晶体管的栅区与多个第二多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与多个第二多晶硅区下方的介电层采用同一层材料形成。
可选的，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
与现有技术相比，本发明具有以下优点：
1.采用两级级联的静电放电保护电路结构，第二级辅助保护晶体管的设计击穿电压要小于第一级的主保护晶体管；这种电路设计可以保证当输入引脚的静电电压较低，第一级的主保护晶体管未作用时，辅助保护晶体管预先作用以限制被保护电路输入端的电压和电流；
2.在辅助保护晶体管有源区边缘的介电层上形成了第一多晶硅区，所述第一多晶硅区被偏置到与辅助保护晶体管栅区相同的电位，所述偏置的第一多晶硅区与半导体衬底的有源区形成了寄生电容器，所述寄生电容器与辅助保护晶体管的栅区耦合，降低了辅助保护晶体管的击穿电压；
3.在辅助保护晶体管的源区或漏区上形成了第二多晶硅区，所述第二多晶硅区不被偏置到任何电位上，即悬浮在辅助保护晶体管的衬底上，在辅助保护晶体管的源区与漏区形成时，所述悬浮的第二多晶硅区作为离子注入的阻挡层，降低了辅助保护晶体管的源区或漏区的掺杂离子浓度，提高了辅助保护晶体管的源区电阻与漏区电阻，从而降低了被保护电路输入端的静电放电电流；
4.采用与被保护电路中的核心晶体管相同的制作工艺在辅助保护晶体管区域形成偏置的第一多晶硅区与悬浮的第二多晶硅区，工艺复杂度没有增加；而现有技术采用额外的静电放电保护注入工艺来调整辅助保护晶体管的击穿电压，制作工艺复杂。
附图说明
图1(A)是现有技术下静电放电保护装置的电路示意图。
图1(B)是现有技术下静电放电保护装置的保护晶体管的剖面结构示意图。
图2是本发明静电放电保护装置1200的电路示意图。
图3(A)是本发明静电放电保护装置中辅助保护晶体管第一实施例100的布局示意图。
图3(B)是本发明第一实施例的静电放电保护装置中辅助保护晶体管100沿图3(A)所示XX’方向的剖面结构示意图。
图4是本发明第二实施例的静电放电保护装置中辅助保护晶体管400的布局示意图。
图5是本发明第三实施例的静电放电保护装置中辅助保护晶体管500的布局示意图。
图6(A)是本发明第四实施例的静电放电保护装置中辅助保护晶体管700的布局示意图。
图6(B)是本发明第四实施例的静电放电保护装置中辅助保护晶体管700沿图6(A)所示XX’方向的剖面结构示意图。
图7(A)是本发明第五实施例的静电放电保护装置中辅助保护晶体管2810的布局示意图。
图7(B)是本发明第六实施例的静电放电保护装置中辅助保护晶体管2820的布局示意图。
图7(C)是本发明第七实施例的静电放电保护装置中辅助保护晶体管2830的布局示意图。
图8(A)是图3(A)至图7(C)中辅助保护晶体管的栅区及栅区对应掺杂区的剖面结构示意图。
图8(B)是本发明实施例中悬浮的第二多晶硅区的剖面结构示意图。
图8(C)是本发明实施例中偏置的第一多晶硅区的剖面结构示意图。
具体实施方式
现有技术静电放电保护装置中的保护晶体管普遍采用梳指结构的栅区，但所述梳指结构的多根梳指可能会因为工艺偏差而出现不对称的情况，这种不对称情况将使所述保护晶体管在遭遇静电放电时不能均匀打开，使得静电放电的路径减少，保护晶体管局部区域的静电放电电流超过设计容限，并使保护晶体管受到损伤。
针对上述问题，发明人提供了一种利用偏置的多晶硅区电连接保护晶体管梳指结构的栅区，从而使得所述保护晶体管能够均匀打开，避免保护晶体管局部区域因电流过载而损伤；进一步的，发明人还在保护晶体管的源区和漏区上形成悬浮的多晶硅区，所述悬浮的多晶硅区可以增大保护晶体管的源区电阻与漏区电阻，从而减小了静电放电电流。
为了更好的理解构成本发明静电放电保护装置的保护晶体管结构及其工作原理，接下来先对本发明的静电放电保护装置的电路进行说明。但应认识到，本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对本领域技术人员的广泛教导，而并不作为对本发明的限制。
图2是本发明静电放电保护装置1200的电路示意图。如图2所示，静电放电保护装置1200包括：主保护晶体管PMOS晶体管1210和NMOS晶体管1220，辅助保护晶体管PMOS晶体管1230和NMOS晶体管1240，以及电阻1250。PMOS晶体管1210的漏区和NMOS晶体管1220的漏区与输入引脚1260及电阻1250的一端电连接。PMOS晶体管1230的漏区和NMOS晶体管1240的漏区与电阻1250的另一端和被保护电路1270电连接。所述PMOS晶体管1210和1230的源区和栅区被偏置到电位VDD，所述NMOS晶体管1220和1240的源区和栅区被偏置到电位VSS。被保护电路1270可以包含一个以上的晶体管器件，如核心晶体管器件。
在具体实施例中，静电放电保护装置1200的辅助保护晶体管可以由单独的PMOS晶体管1230构成，也可以由单独的NMOS晶体管1240构成，还可以由PMOS晶体管1230和NMOS晶体管1240的复合结构构成。在具体实施例中，PMOS晶体管1230代表了多个晶体管器件，NMOS晶体管1240也代表了多个晶体管器件。为了方便说明，下文以构成辅助保护晶体管的多个晶体管为相同导电类型的晶体管为例进行说明，即均为PMOS晶体管或NMOS晶体管；所述辅助保护晶体管的第一多晶硅区形成在相同导电类型的多个晶体管中。
在发生静电放电时，图2所示的两级级联的静电放电保护装置中，第二级辅助保护晶体管的设计击穿电压要小于第一级的主保护晶体管；这种电路设计可以保证当输入引脚1260的静电电压较低，第一级的主保护晶体管未作用时，辅助保护晶体管预先作用以限制被保护电路输入端的电压和电流，从而达到保护被保护电路中核心晶体管的效果。
为实现图2所示静电放电保护装置的保护效果，需要对第二级的辅助保护晶体管结构进行改进，以使其在较低静电电压放电时限制被保护电路输入端的电压和电流。在本发明的具体实施例中，形成辅助保护晶体管的半导体衬底上形成了偏置的第一多晶硅区和/或悬浮的第二多晶硅区，所述偏置的第一多晶硅区与半导体衬底的有源区形成了寄生电容器，所述寄生电容器与辅助保护晶体管的栅区耦合，降低了辅助保护晶体管的击穿电压；所述悬浮的第二多晶硅区降低了辅助保护晶体管的源区电阻与漏区电阻，从而延长了静电放电电流路径，减小了静电放电电流。
图3(A)是本发明第一实施例的静电放电保护装置中辅助保护晶体管100的布局示意图。
图3(B)是本发明静电放电保护装置中辅助保护晶体管第一实施例100沿图3(A)所示XX’方向的剖面结构示意图。
如图3(A)所示，本发明第一实施例的辅助保护晶体管100包括：栅区110，所述栅区110由多根平行排列的梳指构成；源区120以及漏区130，所述源区120与漏区130也由多个平行排列的梳指构成，源区120的每根梳指与漏区130的每根梳指间隔排列，所述间隔排列的源区120与漏区130对称分布于栅区110每根梳指两侧，栅区110的每根梳指均对应源区120的一根梳指与漏区130的一根梳指；所述辅助保护晶体管100还包括有源区150与第一多晶硅区140，源区120与漏区130即位于有源区150中；第一多晶硅区140位于有源区150边缘，栅区110的所有梳指通过第一多晶硅区140相连接。所述栅区110与第一多晶硅区140的连接是实体上的连接，即栅区110与第一多晶硅140存在实体的接触，下文中涉及的“连接”含义与此处相同。
在具体实施例中，辅助保护晶体管100由多个晶体管器件构成，所述多个晶体管器件的栅区110通过第一多晶硅区140相连接，因此，所述第一多晶硅区140的电位与栅区110相同，即也被偏置到图2所示的VDD或VSS。在具体实施例中，第一多晶硅区140位于源区120和漏区130的周围，依据具体实施例的不同，所述第一多晶硅区140至少部分位于有源区150内。
如图3(B)所示，辅助保护晶体管100还包括半导体衬底160，所述半导体衬底160通过介电层与辅助保护晶体管100的栅区110以及第一多晶硅区140隔离；场隔离区210，所述场隔离区210位于有源区150边缘，将有源区150与其他器件隔离。
如图3(B)所示，有源区150边缘上的第一多晶硅区140、第一多晶硅区140下方的介电层以及有源区150共同构成了寄生电容器，所述寄生电容器与辅助保护晶体管100的栅区110耦合，降低了辅助保护晶体管100的击穿电压；在发生静电放电时，所述较低的击穿电压可以将被保护电路的输入端钳制在较低的电压上。
依据具体实施例的不同，第一多晶硅区还可以有其他的布局方式，具体参见图4和图5所示。
图4是本发明第二实施例的静电放电保护装置中辅助保护晶体管400的布局示意图。如图4所示，辅助保护晶体管400包括栅区110、源区120以及漏区130，所述栅区110、源区120以及漏区130的结构与布局与图3(A)所示的辅助保护晶体管100相同。
辅助保护晶体管400还包括第一多晶硅区440，所述第一多晶硅区440由分布于有源区150边缘相互分立的多个多晶硅区构成，所述分立的多个多晶硅区是指第一多晶硅区440的各个亚区域相互之间不存在实体上的接触，下文中涉及的“分立”含义与此处相同。
所述第一多晶硅区440与图3(A)中的第一多晶硅区140作用相同，用于电连接相邻的栅区110，因此，所述第一多晶硅区440的电位与栅区110相同，即也被偏置到图2所示的VDD或VSS；同时，所述第一多晶硅区440与第一多晶硅区440下方的介电层以及有源区150共同构成了寄生电容器，所述寄生电容器与辅助保护晶体管100的栅区110耦合，降低了辅助保护晶体管100的击穿电压。
在具体实施例中，所述第一多晶硅区440围绕在辅助保护晶体管的漏区130周围，分别与辅助保护晶体管400的栅区110相连接，依据具体实施例的不同，所述第一多晶硅区440至少部分位于有源区150内。
图5是本发明第三实施例的静电放电保护装置中辅助保护晶体管500的布局示意图。如图5所示，辅助保护晶体管500包括栅区110、源区120以及漏区130，所述栅区110、源区120以及漏区130的结构与布局与图3(A)所示的辅助保护晶体管100相同。
辅助保护晶体管500还包括第一多晶硅区540，所述第一多晶硅区540由分布于有源区150边缘且相互分立的多个多晶硅区构成，所述第一多晶硅区540与栅区110相互分立，但所述第一多晶硅区540也被偏置到图2所述的电位VDD或VSS，所述偏置的第一多晶硅区440与第一多晶硅区440下方的介电层及有源区150共同构成了寄生电容器。依据具体实施例的不同，所述第一多晶硅区540部分或完全位于有源区150内。
如上所述，本发明静电放电保护装置中辅助保护晶体管的第一实施例、第二实施例与第三实施例均在半导体衬底有源区边缘的介电层上形成了偏置的第一多晶硅区，所述偏置的第一多晶硅区、偏置的第一多晶硅区下方的介电层及有源区共同构成了寄生电容器，进一步的，所述寄生电容器降低了辅助保护晶体管的击穿电压。
在发生静电放电时，静电电压可以超过1万伏，所述极高的静电电压在放电瞬间产生的瞬时静电放电电流也极大；为减小所述瞬时静电放电电流，必须提高辅助保护晶体管的源区与漏区电阻，以延长静电放电电流路径。本发明通过在辅助保护晶体管源区与漏区引入悬浮的第二多晶硅区，提高了辅助保护晶体管的源区与漏区电阻。
图6(A)是本发明第四实施例的静电放电保护装置中辅助保护晶体管700的布局示意图。
图6(B)是本发明第四实施例的静电放电保护装置中辅助保护晶体管700沿图6(A)所示XX’方向的剖面结构示意图。
如图6(A)所示，辅助保护晶体管700包括：栅区710，所述栅区710由多根平行排列的梳指构成；源区120以及漏区130，所述源区120与漏区130也由多个平行排列的梳指构成，源区120的每根梳指与漏区130的每根梳指间隔排列，所述间隔排列的源区120与漏区130对称分布于栅区110每根梳指两侧，栅区110的每根梳指均对应源区120的一根梳指与漏区130的一根梳指；所述辅助保护晶体管700还包括有源区750，源区720与漏区730即位于有源区750中。
辅助保护晶体管700中还包含有第二多晶硅区740，在具体实施例中，第二多晶硅区740由多个位于漏区730内的亚区域构成，所述第二多晶硅区740的多个亚区域相互分立，且第二多晶硅区740与栅区710之间也相互分立。
如图6(B)所示，辅助保护晶体管700还包括半导体衬底760，有源区750即位于所述半导体衬底760中；有源区750中形成有辅助保护晶体管700的源区720以及漏区730；半导体衬底760通过介电层与辅助保护晶体管700的栅区710以及第二多晶硅区740分立。
在离子注入形成辅助保护晶体管700的漏区730时，所述第二多晶硅区740的多个亚区域作为离子注入的阻挡层，降低了辅助保护晶体管700的漏区730的掺杂离子浓度，将辅助保护晶体管700的漏区730分隔为掺杂区2732、2734和2736，所述掺杂区2732、2734和2736相互分立。所述分立的掺杂区2732、2734和2736提高了辅助保护晶体管700漏区电阻，所述提高了的漏区电阻延长了静电放电电流路径，减小了静电放电时的瞬态电流，从而起到保护被保护电路中核心晶体管器件的作用。
在具体实施例中，所述第二多晶硅区740还可以形成在辅助保护晶体管700的源区720上，作用与形成在漏区730上相同。
本发明第四实施例的静电放电保护装置中辅助保护晶体管700中的悬浮的第二多晶硅区740还可以与偏置的第一多晶硅区结合，共同形成辅助保护晶体管。
图7(A)是本发明第五实施例的静电放电保护装置中辅助保护晶体管2810的布局示意图。
图7(B)是本发明第六实施例的静电放电保护装置中辅助保护晶体管2820的布局示意图。
图7(C)是本发明第七实施例的静电放电保护装置中辅助保护晶体管2830的布局示意图。
如图7(A)所示，第二多晶硅区740被添加到图3(A)所示的辅助保护晶体管100中，构成辅助保护晶体管2810。第二多晶硅区740由多个位于源区120和/或漏区130内的亚区域构成。所述第二多晶硅区740与栅区110和第一多晶硅区140相互分立，第二多晶硅区740的多个亚区域之间也相互分立。
如图7(B)所示，第二多晶硅区740被添加到图4所示的辅助保护晶体管400中，构成辅助保护晶体管2820。第二多晶硅区740由多个位于源区120和/或漏区130内的亚区域构成。所述第二多晶硅区740与栅区110和第一多晶硅区440相互分立，第二多晶硅区740的多个亚区域相互之间也相互分立。
如图7(C)所示，第二多晶硅区740被添加到图5所示的辅助保护晶体管500中，构成辅助保护晶体管2830。第二多晶硅区740由多个位于源区120和/或漏区130内的亚区域构成。所述第二多晶硅区740与栅区110和第一多晶硅区540相互分立，第二多晶硅区740的多个亚区域之间也相互分立。
在图2所示静电放电保护装置中，被保护电路1270包含有一个以上的被保护晶体管器件。在具体实施例中，所述被保护晶体管的制作工艺与辅助保护晶体管以及辅助保护晶体管衬底上的多晶硅区的制作工艺相同；同时，所述辅助保护晶体管采用了袋状注入结构及重掺杂结构，所述袋状注入结构及重掺杂结构形成的突变结使得辅助保护晶体管具备较低的击穿电压。
图8(A)是图3(A)至图7(C)中辅助保护晶体管的栅区及栅区对应掺杂区的剖面结构示意图。
如图8(A)所示，辅助保护晶体管栅区及栅区对应掺杂区包括：半导体衬底2160；栅区2110，所述栅区2110位于半导体衬底2160上；栅介电层2120，所述栅介电层2120位于半导体衬底2160表面；轻掺杂区2130，袋状注入区2140以及重掺杂区2150，所述轻掺杂区2130、袋状注入区2140以及重掺杂区2150自上而下依次位于栅区2110两侧的半导体衬底2160中，同时所述轻掺杂区2130、袋状注入区2140以及重掺杂区2150相互连接，共同构成辅助保护晶体管的源区或漏区。
图8(B)是本发明实施例中第二多晶硅区的剖面结构示意图。
如图8(B)所示，第二多晶硅区包括半导体衬底2260；多晶硅层2210，所述多晶硅层2210位于半导体衬底2260上；多晶硅介电层2220，所述多晶硅介电层2220位于半导体衬底2260表面；轻掺杂区2230，袋状注入区2240以及重掺杂区2250，所述轻掺杂区2230、袋状注入区2240以及重掺杂区2250自上而下依次位于栅区2210两侧的半导体衬底2260中，同时所述轻掺杂区2230、袋状注入区2240以及重掺杂区2250相互连接，共同构成了辅助保护晶体管的源区或漏区的一部分，所述辅助保护晶体管的源区或漏区被第二多晶硅区分隔为多个亚区域。
图8(C)是本发明实施例中第一多晶硅区的剖面结构示意图。
如图8(C)所示，第一多晶硅区包括半导体衬底2360；多晶硅层2310，所述多晶硅层2310位于半导体衬底2360上；场隔离区2320，所述场隔离区2320位于多晶硅层2310一侧的半导体衬底2360中，且有部分区域位于多晶硅层2310下方；轻掺杂区2330，袋状注入区2340，重掺杂区2350，所述轻掺杂区2330、袋状注入区2340以及重掺杂区2350自上而下依次位于栅区2110另一侧的半导体衬底2160中，同时所述轻掺杂区2330、袋状注入区2340以及重掺杂区2350相互连接，共同构成了辅助保护晶体管的源区或漏区。
在具体实施例中，所述辅助保护晶体管的栅区与第一多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与第一多晶硅区下方的介电层采用同一层材料形成。
依据具体实施例的不同，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
综上，所述采用第一多晶硅区与第二多晶硅区结构的辅助保护晶体管构成了本发明的静电放电保护装置。所述第一多晶硅区与半导体衬底的有源区形成了寄生电容器，所述寄生电容器与辅助保护晶体管的栅区耦合，降低了辅助保护晶体管的击穿电压；所述第二多晶硅区降低了辅助保护晶体管的源区或漏区的掺杂离子浓度，提高了辅助保护晶体管的源区电阻与漏区电阻，从而降低了被保护电路输入端的静电放电电流。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种变动和修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件，所述多个晶体管器件具备相同或相反的导电类型；
辅助保护晶体管的衬底上还形成有第一多晶硅区，所述第一多晶硅区与衬底间通过介电层隔离；
导电类型相同的多个晶体管器件的每一个栅区与第一多晶硅区相连接，至少部分第一多晶硅区位于衬底中的有源区内；
导电类型相同的多个晶体管器件的每一个栅区与对应的第一多晶硅区被偏置到相同的电位。
2.如权利要求1所述的静电放电保护装置，其特征在于，所述衬底中的有源区至少与衬底中的一个绝缘区相邻。
3.如权利要求1所述的静电放电保护装置，其特征在于，所述第一多晶硅区至少部分围绕在辅助保护晶体管的源区与漏区周围。
4.如权利要求1所述的静电放电保护装置，其特征在于，所述辅助保护晶体管的栅区与第一多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与第一多晶硅区下方的介电层采用同一层材料形成。
5.如权利要求1所述的静电放电保护装置，其特征在于，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
6.如权利要求1至5任一项所述的静电放电保护装置，其特征在于，衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区通过介电层与衬底隔离；所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区之间相互分立。
7.一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端相电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件，所述多个晶体管器件具备相同或相反的导电类型；
辅助保护晶体管的衬底上还形成有多个第一多晶硅区，所述多个第一多晶硅区与衬底间通过介电层隔离，每个第一多晶硅区至少部分位于衬底中的有源区内，而且所述多个第一多晶硅区相互分立；
导电类型相同的多个晶体管器件的每一个栅区与对应的多个第一多晶硅区被偏置到相同的电位。
8.如权利要求7所述的静电放电保护装置，其特征在于，至少部分个第一多晶硅区与辅助保护晶体管的栅区对应相连接。
9.如权利要求7所述的静电放电保护装置，其特征在于，每个第一多晶硅区与辅助保护晶体管的栅区均相互分立。
10.如权利要求7所述的静电放电保护装置，其特征在于，所述衬底中的有源区至少与衬底中的一个绝缘区相邻。
11.如权利要求7所述的静电放电保护装置，其特征在于，所述辅助保护晶体管的栅区与多个第一多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与多个第一多晶硅区下方的介电层采用同一层材料形成。
12.如权利要求7所述的静电放电保护装置，其特征在于，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
13.如权利要求7至12任一项所述的静电放电保护装置，其特征在于，衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区通过介电层与衬底隔离；所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区之间相互分立。
14.一种静电放电保护装置，包括：
第一主保护晶体管和第二主保护晶体管，以及包含第一电极和第二电极的电阻，其中，第一主保护晶体管的漏区、第二主保护晶体管的漏区、电阻的第一电极与静电放电保护装置的输入端电连接；
其特征在于，还包括：
辅助保护晶体管，电阻的第二电极与辅助保护晶体管的漏区以及被保护电路的输入端电连接，所述辅助保护晶体管包括多个晶体管器件；
辅助保护晶体管的衬底上还形成有多个第二多晶硅区，所述多个第二多晶硅区位于辅助保护晶体管的源区和/或漏区上；所述多个第二多晶硅区相互分立，而且每一第二多晶硅区与辅助保护晶体管的栅区也相互分立。
15.如权利要求14所述的静电放电保护装置，其特征在于：辅助保护晶体管的源区或漏区包含多个掺杂区；所述多个掺杂区与多个第二多晶硅区相对应。
16.如权利要求14所述的静电放电保护装置，其特征在于，所述辅助保护晶体管的栅区与多个第二多晶硅区采用同一层材料形成，所述辅助保护晶体管栅区下方的介电层与多个第二多晶硅区下方的介电层采用同一层材料形成。
17.如权利要求14所述的静电放电保护装置，其特征在于，被保护电路中包含有被保护晶体管，所述被保护晶体管的栅区与辅助保护晶体管的栅区采用同一层材料形成，所述被保护晶体管栅区下方的介电层与辅助保护晶体管栅区下方的介电层采用同一层材料形成，所述被保护晶体管的源区与漏区与辅助保护晶体管的源区与漏区同时形成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102474957A CN102110671B (zh) | 2009-12-29 | 2009-12-29 | 静电放电保护装置 |
| US12/979,306 US8319286B2 (en) | 2009-12-29 | 2010-12-27 | System and method for input pin ESD protection with floating and/or biased polysilicon regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102474957A CN102110671B (zh) | 2009-12-29 | 2009-12-29 | 静电放电保护装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102110671A CN102110671A (zh) | 2011-06-29 |
| CN102110671B true CN102110671B (zh) | 2013-01-02 |
Family
ID=44174785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102474957A Expired - Fee Related CN102110671B (zh) | 2009-12-29 | 2009-12-29 | 静电放电保护装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8319286B2 (zh) |
| CN (1) | CN102110671B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10068895B2 (en) | 2015-03-18 | 2018-09-04 | Globalfoundries Inc. | Transistors patterned with electrostatic discharge protection and methods of fabrication |
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| US6864536B2 (en) | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
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-
2009
- 2009-12-29 CN CN2009102474957A patent/CN102110671B/zh not_active Expired - Fee Related
-
2010
- 2010-12-27 US US12/979,306 patent/US8319286B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8319286B2 (en) | 2012-11-27 |
| US20120001261A1 (en) | 2012-01-05 |
| CN102110671A (zh) | 2011-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121102 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121102 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130102 Termination date: 20191229 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |