CN102024565A - 电容结构 - Google Patents

Abstract

本发明提供一种电容结构，其包括：第一电极层；第一介电层，设于该第一电极层上；以及第二电极层，设于第一介电层上，其中第一电极层与第二电极层至少其一具有凹凸结构，使第一电极层与第二电极层之间具有至少两种不同距离，形成至少两组电容值的并联效果。

Description

电容结构

技术领域

本发明涉及一种电容结构，且特别涉及复合式凹凸电容结构。

背景技术

电子组件的小型化及高效能需求已随着电子产品的清、薄、短，小的应用而被不断的要求，因此对于电容组件的进一步要求，除了小尺寸及大电容值之外，又增加了在高频段也要维持低阻抗的效能(宽频低阻抗)要求。具有高频低阻抗的内藏式大电容组件将是用来解决高速切换电路所产生的电源噪声的有效技术。

组件电容值(C)可以下列方程式表示：

$C=K\frac{A}{d}$

其中，K为介电层的介电系数，d为导体材料之间的距离，A为导体材料的重叠面积。因此，若要提高电容组件的电容值，须将介电层的介电系数(K)或导体材料的重叠面积(A)提高，或将导体材料的距离(d)缩小。然而，由于介电系数(K)受介电层材料开发及相关工艺配合的限制而无法有效地提高，而导体材料的距离(d)则受限于工艺有一定的极限值，再者，传统平板式电容结构的导体材料重叠面积(A)受限于基板面积而无法增加太多，因此，电容值的提升无法有突破性的发展。

由于在传统技术上，封装或是基板上的内藏电容无法达到高频低阻抗的效能，因此在高频段(GHz)噪声的抑制上大都是采用芯片上的电容(on-chip capacitor)来进行噪声的抑制，但是其所耗费的是寸土寸金的芯片空间，而且有些芯片电路的设计并不允许有多余的空间容纳芯片上的电容。而对于中、低段频率噪声的抑制则大都采用表面组装组件(surface mount device，SMD)电容组件，其原因也是由于在封装或是基板上的内藏电容无法达到大电容值的缘故。由此可知在封装或是基板上的内藏电容技术面临着两个问题与需求：在高频段噪声抑制所需的高频低阻抗效能及在中、低频段噪声抑制所需的大电容值。

因此，如何增加去偶合电容的阻抗频宽，达到电子电路在不同频段噪声的抑制需求，并使其具有大电容值，为本技术领域的重要课题。

发明内容

本发明提供一种电容结构，包括：第一电极层；第一介电层，设于该第一电极层上；以及第二电极层，设于第一介电层上，其中第一电极层与第二电极层至少其一具有凹凸结构，使第一电极层与第二电极层之间具有至少两种不同距离，形成至少两组电容值的并联效果。

本发明还提供一种电容结构，包括：第一电极层；第一介电层，设于第一电极层上；第二电极层，设于第一介电层上；以及，第一导孔，穿过第一介电层连接第一或第二电极层；其中第一电极层与第二电极层至少其一具有凹凸结构，使第一电极层与第二电极层之间具有至少两种不同距离，形成至少两组电容值的并联效果；其中第一或第二电极层通过第一导孔连接至接地端或电源端。

附图说明

图1a-1c为本发明第一实施例的电容结构的剖面图。

图2a-2c为本发明第二实施例的电容结构的剖面图。

图3a-3c为本发明第三实施例的电容结构的剖面图。

图4a-4b为本发明第四实施例的电容结构的剖面图。

图5a-5b为本发明第五实施例的电容结构的剖面图。

图6a-6c为本发明第六实施例的电容结构的剖面图。

图7a-7b为本发明第七实施例的电容结构的剖面图。

图8a-8b为本发明第八实施例的电容结构的剖面图。

图9a-9f显示本发明实施例的电容结构的制造方法。

图10a-10h显示本发明另一实施例的电容结构的制造方法。

图11a-11f显示本发明又一实施例的电容结构的制造方法。

图12a-12f显示本发明电容结构的应用实施例。

图13-16显示本发明电容结构的其它应用实施例。

图17显示根据本发明实施例的电容结构其频率与阻抗的关系图。

附图标记说明

10：第一电极层                10a、10b、10c：凹口；

15：第一介电层                20：第二电极层

20a、20b、20c：凹口           25：第二介电层

30：第三电极层                35：第三介电层

40：第四电极层                d1、d2、d3：距离

h1、h2、h3：高度              100：电极层

102：电极层                   104：电极层

106：电极层                   200：介电层；

200’：介电层                 202：介电层

204：介电层                   300：凹口

400：介电层                   402A：介电层

402B：下介电层                404A：上介电层

404B：下介电层                500A：上电极层

500A’：上电极层              500A”：上电极层

500B：下电极层                500B’：下电极层

500B″：下电极层              502A：上电极层

502B：下电极层                504A：上电极层

504B：下电极层                600A：凹口

600B：凹口                    700：电极层

700’：电极层                 702：电极层

702’：电极层                 704：电极层

704’：电极层                 705a、705b：第一导孔

706a、706b：第二导孔          800：介电层

802：介电层                   900：凹口

950：孔洞                     3000：电极层

3002：电极层                  3004：电极层

3006：电极层                  3008：电极层

3010：电极层                  3014：电极层

3016：电极层                  4000：介电层

4002：介电层                  4004：介电层

4006：介电层                  7000：电极层

7002：电极层                  7004：电极层

7006：电极层                  7008：电极层

8000：介电层                  8002：介电层

8006：介电层                  9001：上电极层

9002：核心层                  9002A：核心层

9003：下电极层                9005：增层

9006：增层                    9007：电极层

9011：表面组装组件            9012、9012’：电容结构

9010：芯片(或具有芯片于其上的基底)

9051：导电层                  9053：增层

9053A：增层                   9054：增层

9054A：增层                   9060：连接层

θ：夹角

具体实施方式

本发明的实施例提供一种复合式电容结构，以凹凸结构(peak-valley wave structure)达成多组不同电容值的并联效果，提供多谐振频率点，使阻抗频宽能够增加，达到电子电路在去耦合电容上的宽频段噪声的抑制需求。本发明的复合式电容结构除了能去除高频段的噪声，达到抑制高频段噪声的功效以外，由于凹凸结构以增加有效表面积方式增加在基板内藏电容的电容值，因此亦可形成抑制中、低频段噪声所需的大电容值。

有关各实施例的制造方式和使用方式如下所详述，并伴随图示加以说明。其中，附图和说明书中使用的相同的组件编号表示相同或类似的组件。而在附图中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述者特别针对本发明的装置的各项组件或其整合加以说明，然而，值得注意的是，上述组件并不特别限定于所显示或描述者，而是可以为本领域一般技术人员所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其它中介层。

图1a为本发明第一实施例的电容结构的剖面图，其包括第一电极层10；第一介电层15，设于第一电极层上10；以及第二电极层20，设于第一介电层15上。如图中所示，在本实施例中第一电极层10具有凹凸结构，第二电极层20为平面电极，因此第一电极层10与第二电极层20之间具有两种不同垂直距离d1、d2。

由于组件电容值(C)是由下列方程式决定(K为介电层的介电系数，d为电极的距离，A为电极的重叠面积)：

$C=K\frac{A}{d}$

因此，该电容结构具有至少C1、C2两种基础电容的并联效果，达到宽频低阻抗的特性，可适用于不同频带噪声的抑制需求。此外，相对于平板电极，本发明的凹凸结构也增加了电极之间的重叠面积，因此能够提高电容值，构成具有大电容值的电容结构，亦适用于低频带，例如大容量电容(储能电容)(bulk capacitor)的应用。

本发明的凹凸结构可以有各种变化，例如不同深度的凹口及/或不同高度的凸出部，以使第一电极层10与第二电极层20之间具有两种以上(≥2种)的不同距离。

图1b显示本发明第一实施例的变化例，其中第一电极层10的凹凸结构具有两种不同深度的凹口10b、10c，使得第一电极层10与第二电极层20之间产生了三种不同垂直距离d1、d2、d3。因此，该电容结构具有至少C1、C2、C3三种基础电容的并联效果，具有类似的多种电极距离的电容结构可造成更多组的基础电容值，因此增加电容组合的弹性。

由图17的频率-阻抗的示意图可看出，C1、C2、C3三种基础电容的并联结果，具有于低目标阻抗(ZT)的多谐振点宽频(ΔF)电容，其宽频低阻抗的特性可适用于低、中、高频带的抑制应用，而达到电子电路在去耦合电容上的不同频段噪声的抑制需求。

图1c显示本发明第一实施例的另一变化例，其中第一电极层10的凹凸结构除了具有不同深度的凹口外，其凸出部亦具有三种不同的高度h1、h2、h3，因此该电容结构具有至少C1～C5五种基础电容的并联效果。

由以上说明可知，本发明凹凸结构中每个凹口的深度、凸出部的高度皆可依应用上的实际需求独立作各种的变化，以达到各种不同基础电容的并联效果，制作出符合各种不同频宽要求的电容组件。此外，虽然图1a至图1c所绘示的凹口角度θ约90度，但于其它实施例中，夹角θ可大于90度或小于90度。

以下进一步说明电容结构的构成材料与制作方式。请参见图1a至图1c，具有凹凸结构的第一电极层10为导电材料，例如铜(copper)、金(gold)、铝(aluminum)、钯(palladium)、镍(nickel)、银(silver)等金属材料，但亦可为导电高分子、导电陶瓷、或前述的组合。

第一电极层10除了支撑的主体(bulk)并形成凹凸结构之外，亦担任电容结构中决定等效串联电感(effect serious inductance，ESL)的要素之一，透过适当的设计，可得到相当低的ESL。凹口10a、10b、10c可利用湿蚀刻、干蚀刻、或压合方式形成。每一凹口的深度与宽度可依照所需的整体电容值作适当的调整。在实施例中，电极层10为金属箔片，例如铜箔，并优选利用模具压合的方式形成凹口10a。由于有机基板的耐热度相当有限，所以压合工艺的温度一般介于140℃-200℃之间，其远低于一般须在硅基板动辄500℃以上的高温工艺，因此使用压合工艺使本发明可应用于有机基板上，且能降低工艺成本。但应注意的是，本发明亦非以有机基板的应用为限，事实上本发明的所有实施例均可应用于硅基板或其它半导体基板。

在第一电极层10上形成有第一介电层15作为电容介电层。第一介电层15为一般绝缘性介质，包含有机或无机材料，例如环氧树脂、纤维玻璃、聚亚酰胺(polyimide)、ABF(Ajinomoto build-up film)、BT(Bismaleimide Triacine)、二氧化硅(SiO₂)、三氧化二铝(Al₂O₃)、硅、玻璃、或其它适合的材料。此外，第一介电层15亦可以是高介电系数介质，此类介质包含有机或无机材料。第一介电层15可以涂布法、溅镀法或其它适合的方法形成，但优选以压合或喷墨法(inkjet printing)形成。使用喷墨法可避免沉积死角或沉积不完全的问题，且能形成较薄(例如约0.1μm至约10μm)的顺应性(conformal)材料层。其中喷墨法特别适用于在非直角式的凹口上方形成顺应性材料层。

在第一介电层15上形成有第二电极层20。第二电极层20的材料可与第一电极层10相同或不同。第二电极层20可以采用涂布法、溅镀法、电镀、压合、或喷墨法(inject printing)或其它适合的方式形成。

再者，图1a的电容结构可在一片厚金属上面进行加工工艺，因此具有较多样性的工艺加工性。完成的结构可当作一片厚铜箔使用，由于其内藏大电容，因此可称作为电容式导体对(capacitive conductor pairs)，对于去耦合电容的应用具有相当大的发展性。此外，虽然图中未显示，但在第一电极层10下方可还包括有机基板、无机基板、预浸板(prepreg)、或事后可供移除的载板。

以下将进一步说明本发明的其它实施例，为方便理解，类似的组件将以相同的符号表示。除非特别说明，否则以下所述及电极层与介电层亦可采用前面所述的材料与制作方法形成。

图2a为本发明第二实施例的电容结构的剖面图，该电容结构亦包括第一电极层10、第一介电层20、第二电极层20。与第一实施例相反，此实施例第一电极层10为平面电极，而第二电极层20为凹凸结构。如图2a所示，此凹凸结构亦可使第一电极层10与第二电极层20产生两种不同的距离，因此该电容结构具有至少C1、C2两种基础电容的并联效果。

图2b显示第二实施例的变化例。相较于图2a的凹口20a具有相同深度，图2b的凹口20b、20c的深度不同，使得第一电极层10与第二电极层20之间产生了三种不同垂直距离，造成至少C1、C2、C3三种不同基础电容的并联效果。

图2c显示第二实施例的另一变化例。相较于图2b，第二电极20的凹凸结构除了有不同深度凹口外，还具有三种不同高度的凸出部，因此该电容结构具有至少C1～C5五种基础电容的并联效果。

如前文所述，通过调整凹凸结构中各凹口深度及/或凸出部的高度，可造成2种以上(≥2)多组的基础电容值，因此增加电容组合的弹性。

图3a为本发明第三实施例的电容结构的剖面图。如图中所示，在此实施例中第一电极层10与第二电极层20皆具有凹凸结构，而第一电极层10与第二电极层20只有两种垂直距离，因此该电容结构具有至少C1、C2两种基础电容的并联效果。

在图3b的变化例中，是将第一电极层10的凹凸结构设计成具有不同深度与高度的变化，因此该电容结构具有至少C1～C5五种基础电容的并联效果。而在图3c的变化例中，是将第二电极层20的凹凸结构设计成具有不同深度与高度的变化，因此该电容结构亦具有至少C1～C5五种基础电容的并联效果。虽然图中未显示，但亦可同时将两电极层10、20的凹凸结构同时形成不同的深度或高度变化。

本发明的电容结构亦可包含两层以上的电极层。图4a显示本发明的第四实施例，其依序包含第一电极层10、第一介电层15、第二电极层20、第二介电层25、以及第三电极层30。在本实施例中，第一电极层10、第三电极层30为平面电极，而位于中间的第二电极层20则具有凹凸结构。如图中所示，该电容结构至少可产生C1～C4四种基础电容，并具有并联效果。图4b显示第四实施例的变化例。同样地，通过第二电极层20凹凸结构的高度与深度变化，可产生更多组的基础电容值。

图5a显示本发明的第五实施例，其亦包含三层电极层10、20、30与介于电极层之间的两介电层15、25，但其中第一电极10与第二电极20皆为凹凸结构，只有第三电极为平面电极层。图5a的电容结构中第二电极20与第三电极30之间具有C2、C3两种电容值，第一电极10与第二电极层20之间由厚度薄且均一的第一介电层15构成大电容值C1。图5b显示第五实施例的变化例，通过第二电极层20凹凸结构的高度与深度变化，产生更多组的基础电容值。

图6a显示本发明的第六实施例，其中第一电极层10为平面电极，第二电极层20与第三电极层皆为凹凸结构，该电容结构具有C1、C2、C3三种电容值。图6b显示第六实施例的变化例，其中第一电极层10与第二电极层20之间具有C2～C6五种电容值，第二电极层20与第三电极层30之间具有单一大电容值C1。图6c显示第六实施例的另一变化例，其与图6b的差别在于第二电极层20与第三电极层之间亦包括五种电容值。

图7a显示本发明的第七实施例，其第一电极层10为平面电极，第二电极层20与第三电极层30皆为凹凸结构，与第六实施例的差异在于：第三电极的凹凸结构具有平坦的上表面。同样地，第二电极层20与第三电极层30的凹凸结构亦可有深度与高度的各种变化，如图7b所示。

本发明的电容结构亦可包括三层以上的电极层，如图8a的第八实施例所示，在第三电极层30上还设置第三介电层35与第四电极层40，其中第一、第四电极层10、40为平面电极，第二、第三电极层20、30为凹凸结构。同样地，第二电极层20与第三电极层30的凹凸结构亦可有深度与高度的各种变化，如图8b所示。在其它实施例中，也可使第一电极层10、第四电极层形成凹凸结构，在此不予一一绘示。

图9a至图9f显示本发明实施例的电容结构的制造方法。首先，请参考图9a，提供电极层100，其上具有介电层200。在实施例中，图9a所示的结构可为背胶铜箔(Resin Coated Copper，RCC)。接着以蚀刻或优选利用模具压合的方式形成介电层200’的凹口300，如图9b所示。透过模具压合形成凹口，可达到低成本的目标，优点是不需要透过电镀在第一层导体上镀出凹凸金属结构，除节省成本之外，亦可提高后续工艺的兼容性。介电层200’具有夹角θ为的凹口300。夹角θ可大于约90度。在其它实施例中，夹角θ为约90度(未显示)。

请参考图9c，然后在介电层200’上方形成电极层102。请参考图9d，接着优选以喷墨法在电极层102上方涂布介电层202。请参考图9e，在介电层202上方形成电极层104。请参考图9f，接着在电极层104上方形成介电层204，然后在介电层204上方形成电极层106。在实施例中，是将包括介电层204及电极层106的层积板(laminate)形成在电极层104上。在其它实施例中，电容结构的形成步骤尚包括形成导孔(via)或导线(trace)的步骤(图中未显示)。须注意的是，为了增加电极层及介电层之间的附着力，可选择性的对电极层或介电层进行适当的表面处理，或插入额外的加固材料/层(reinforce material/layer)。

图10a至图10h显示本发明另一实施例的电容结构的制造方法。首先，请参考图10a，介电层400的上方及下方分别具有上电极层500A及下电极层500B。在实施例中，图10a所显示的结构为具有高介电系数的薄介电层400的双面印刷电路板(PCB)。上电极层500A及下电极层500B可有相同或不同的厚度。

请参考图10b，以湿式或干式蚀刻法或利用模具压合的方式形成具有至少一凹口600A的电极层500A’。凹口600A的夹角θ优选大于90度。在其它实施例中，凹口的夹角θ约90度(未显示)。

请参考图10c，在上电极层500A’上方顺应性形成上介电层402A。请参考图10d，在上介电层402A上方顺应性形成上电极层502A。请参考图10e，以上介电层404A完全填满凹口600A。上介电层404A完全覆盖上电极层502A且具有平坦的上表面。接着，在上介电层404A上方形成上电极层504A。

接着，请参考图10f，移除部分下电极层500B以形成下电极层500B’。下电极层500B’具有至少一凹口600B，凹口600B的夹角θ优选大于90度。在其它实施例中，夹角θ为约90度(未显示)。凹口600A与凹口600B的形状可相同或不同。

请参考图10g，在下电极层500B’下方形成下介电层402B。接着在下介电层402B下方形成下电极层502B。请参考图10h，以下介电层404B填充凹口600B。下介电层404B可延伸至下电极层502B的下表面，且具有平坦的下表面。接着在下介电层404B下方形成下电极层504B。

在图10a至图10h所显示的实施例中，是先于介电层400上方形成电容结构，再在介电层400下方形成另一电容结构。然而，在其它实施例中，位于介电层400上下方的电容结构亦可利用相同的工艺同时形成。再者，位于介电层400上下方的电容结构可以是非对称的，例如上下凹口600A、600B可不对准，而是以交错方式排列，或者上下凹口600A、600B可具有不同的深度。同样地，电容结构的形成步骤尚包括未显示的形成导孔(via)或导线(trace)的步骤，且可选择性的对电极层或介电层进行适当的表面处理以增加附着力，或插入额外的加固材料/层(reinforce material/layer)。

图11a至图11f显示本发明又一实施例的电容结构的制造方法。首先，请参考图11a，介电层400的上方及下方分别具有电极层500A及500B。在实施例中，图11a所显示的结构为具有高介电系数且薄的介电层400的双面印刷电路板(PCB)。

请参考图11b，可利用湿式或干式蚀刻法形成具有凹口600A的电极层500A’，以及具有凹口600B的电极层500B’。凹口600A及凹口600B可以单一步骤同时形成，或是由个别的步骤分开形成。与此实施例中，凹口600A及凹口600B分别暴露介电层400的上下表面。在实施例中，电极层500A’及电极层500B’是错开的(亦即不对称结构)(未显示)，如此设计能使薄且高介电系数的介电层400的机械强度足够支撑后续的工艺，而不会产生破裂(crack)的现象。

请参考图11c，蚀刻出凹口600A、600B后，形成顺应性的电极层覆盖电极层500A’、500B’及露出的介电层400上下表面，得到图中标示500A”、500B”的电极结构，其中电极层500A”是由电极层500A’与其上的顺应性电极层构成，电极层500B”是由电极层500B’与其上的顺应性电极层构成。此顺应性的电极层可以电镀(plating)法搭配种子金属无电镀(seed metal electro-less plating)或溅镀(sputtering)等工艺形成。

请参考图11d，在凹口600A及凹口600B内分别形成顺应性的介电层402A及402B。请参考图11e，可使用印刷(printing)、溅镀或电镀的方式，在介电层402A及402B上方分别形成电极层502A及电极层502B。

请参考图11f，将介电层404A与电极层504A，以及介电层404B与电极层504B分别形成在凹口600A及600B上。在实施例中，压合具有介电层404A与电极层504A，及具有介电层404B与电极层504B的背胶铜箔(Resin Coated Copper，RCC)以形成如图11f所示的电容结构。

本发明的电容结构可应用于印刷电路板(PCB)、转接板(interposer)、IC基板或集成电路组件中，用以进行噪声的抑制。图12a至图12f显示本发明电容结构的应用实施例。请参考图12a，首先在具有凹口900的电极层700上方依序形成介电层800及电极层702。请参考图12b，例如可使用激光方式移除部分电极层702以形成电极层702’。请参考图12c，将含有介电层802与电极层704的背胶铜箔(Resin Coated Copper，RCC)压合至图12b的结构上。然后，以干蚀刻或湿蚀刻去除部分的电极层704、700以形成电极层704’、700’，如图12d所示。

请参考图12e，对介电层802及介电层800进行穿孔，以形成孔洞950。可以机械穿孔、激光穿孔或光刻工艺形成孔洞950。请参考图12f，以导电层填充孔洞950以形成第一导孔(Via)705a、705b与第二导孔706a、706b。图中标号G、S、P分别表示接地端(Ground)、信号端(Signal)、与电源端(Power)。由图中可知，第一导孔705a穿过介电层802连接电极层702’。第一导孔705b穿过介电层802、800连接电极层700’。如此，第一导孔705a、705b可将电极层702’、700’分别连接至外部的电性电源端P与电性接地端G。另一方面，第二导孔706a、706b穿过介电层800、802并贯穿整个电容结构，且第二导孔706a、706b不与电极层702’、700’连接，是作为信号传递之用。

相对于平行电极板，具有凹凸结构的电源端P与接地端G可以屏障不同信号之间的干扰。在此电容结构中，信号端S可透过第二导孔706a、706b穿透整个电容结构达到信号传输的需求，此外在信号传输过程所引发的电磁辐射波可由此电容结构所吸收，如图12f所示，此电容结构在两信号端S之间可适当地设计凸出结构(图中虚线部分)，该凸出结构中的电极层702’、700’透过第一导孔705a、705b分别连接至电源端P及接地端G，以达到阻挡及吸收电磁辐射波的功效，此类结构对于抑制高频及高速信号传递过程所产生的电磁辐射波相当有效。

图13至图16显示本发明电容结构的其它应用实施例，其中通过不同的导电层与导孔连接方式可达到电容结构之间的串联或并联，且本领域一般技术人员当可依设计上的需求将各导电层分别连接至电源端、接地端、或是信号端。

图13显示超薄核板(ultra-thin core)搭配宽频去耦合(wide band decoupling)的电容结构。图13的电容结构包含电极层3000、3002、3004、3006、3008、3010、3014及3016，以及介电层4000、4002、4004及4006，其中介电层4000与4006优选为厚度约50um的高介电系数介电层，介电层4000、4002为顺应性的高介电系数介电层，电极层3000与3008优选为铜箔，且整体结构的厚度优选约60um。在一般IC基板的应用中，基板尺寸通常相对来说较小，一般可为35mmx35mm左右，且上面承载的主被动零件有限，此类的基板最担心的是同步切换噪声(simultaneous switching noise，SSN)的干扰问题。本发明的电容结构具有多组电容值，提供多谐振频率点设计，使电容阻抗频宽变宽，达到宽频的SSN抑制效果。本发明中利用超薄核板搭配宽频去耦合的电容结构，可适用于例如手机、个人数字助理(personal digital assistant，PDA)、笔记型计算机等的模块板(module board)，以及微型化及高密度互连(High Density Interconnection，HDI)的产品应用。

图14是将图13的电容结构应用于封装结构的示意图。电容结构9012包含电极层7000、7002、7004、7006、及7008，以及介电层8000、8002及8006。封装结构可包含导孔9051。如图中所示，导孔9051可形成于封装结构的各层层膜中以连接上下电极层层并达到电容结构的并联或串联。封装结构包含电极层9003。位于电极层9001及电极层9003之间的核心层9002可包含印刷电路板(PCB)、硅、陶瓷或玻璃。包含介电层的增层(build-up layer)9053及9054可分别形成于核心层9002上方及下方。电极层9007可形成于增层9006下方。在此实施例中，电容结构9012形成于增层9053的上部分中，靠近芯片(或具有芯片于其上的基底)9010或表面组装组件(surface mounted device，SMD)9011，因此能提供相当有效的同步切换噪声(simultaneous switching noise，SSN)抑制功效。然而，电容结构并不限定设置于如图14所示的位置。在其它实施例中，电容结构可设置于封装结构中其它适当的位置，例如位于增层9053的下部分中或增层9054的上或下部分中，或位于核心层9002的位置。此外，应用于封装结构中的电容结构并不限定于图13所显示的结构，而也可以是其它实施例的电容结构。

图15是将本发明另一实施例的电容结构应用于封装结构的示意图。图15与图14的主要差异在于该实施例的电容结构9012形成于增层9053A的下部分及增层9054A的上部分中。再者，封装结构的上部分及下部分可利用由高介电系数材料所形成的连接层(bonding layer)9060予以连接。在其它实施例中，电容结构可设置于封装结构中任意的适当位置(未显示)，例如位于增层9053A的上或中部分中，或位于增层9054A的中或下部分中，或位于核心层9002A的位置。

图16是将本发明另一实施例的电容结构应用于集成电路芯片9010的示意图。导电层9051可形成于贯穿集成电路芯片9010的硅通孔(through-siliconvia，TSV)内。电容结构9012’可形成于集成电路芯片9010的上部分中。在其它实施例中，电容结构可设置于集成电路芯片9010中其它任意的适当位置，例如芯片背面或正面，且芯片的信号可透过电容结构中的接地端(G)、信号端(S)、与电源端(P)等导孔传出。此外，应用于集成电路芯片中的电容结构并不限定于图13所显示的结构而也可以是其它实施例所揭示的电容结构。

综上所述，本发明的实施例是利用具有凹口的基板形成电容结构，因此能够在固定基板面积的限定条件下，具有更高的有效面积，且形成在电极层之间的薄介电层，因此能提供更高的电容值并提高对噪声抑制的效果。再者，利用改变介电层、电极层及凹口的形状或结构的方法，使电容结构具有更多组的电容值的并联效果，因而增加阻抗频宽。当电容结构同时具有薄介电层以及可构成多组电容值的改变厚度的介电层时，电容结构具有宽频低阻抗的特性，可适用于低、中、高频带，例如去耦合电容(decoupling capacitor)的应用，并达到电子电路在去耦合电容上的不同频段噪声的抑制需求。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定为准。

Claims (19)

1.一种电容结构，包括：

第一电极层；

第一介电层，设于该第一电极层上；以及

第二电极层，设于该第一介电层上，

其中该第一电极层与第二电极层至少其一具有凹凸结构，使该第一电极层与该第二电极层之间具有至少两种不同距离，形成至少两组电容值的并联效果。

2.如权利要求1所述的电容结构，其中该第一电极层具有凹凸结构，该第二电极层为平面电极。

3.如权利要求1所述的电容结构，其中该第一电极层为平面电极，该第二电极层具有凹凸结构。

4.如权利要求1所述的电容结构，其中该第一电极层与该第二电极层皆具有凹凸结构。

5.如权利要求1所述的电容结构，还包括：

第二介电层，设于该第二电极层上；以及

第三电极层，设于该第二介电层上。

6.如权利要求5所述的电容结构，其中该第三电极层为平面电极。

7.如权利要求5所述的电容结构，其中该第三电极层具有凹凸结构。

8.如权利要求5所述的电容结构，还包括：

第三介电层，设于该第三电极层上；以及

第四电极层，设于该第三介电层上。

9.如权利要求8所述的电容结构，其中该第三电极层为平面电极。

10.如权利要求8所述的电容结构，其中该第三电极层具有凹凸结构。

11.如权利要求1所述的电容结构，其中该两种不同距离为两种不同垂直距离。

12.如权利要求1-11任一所述的电容结构，其中该凹凸结构具有两种以上深度的凹口，使该第一电极层与该第二电极层之间具有两种以上的不同距离。

13.如权利要求1-11任一所述的电容结构，其中该凹凸结构具有两种以上高度的凸出部，使该第一电极层与该第二电极层之间具有两种以上的不同距离。

14.如权利要求1-11任一所述的电容结构，其中该凹凸结构具有两种以上高度的凸出部与两种以上深度的凹口。

15.如权利要求1-11任一所述的电容结构，还包括至少一导孔，以串联或并联方式连结该电容结构至另一电容结构。

16.一种电容结构，包括：

第一电极层；

第一介电层，设于该第一电极层上；

第二电极层，设于该第一介电层上；以及

第一导孔，穿过该第一介电层连接该第一或第二电极层；

其中该第一电极层与第二电极层至少其一具有凹凸结构，使该第一电极层与该第二电极层之间具有至少两种不同距离，形成至少两组电容值的并联效果；

其中该第一或第二电极层通过该第一导孔连接至接地端或电源端。

17.如权利要求16所述的电容结构，还包括：

第二导孔，穿过该第一介电层且不与该第一电极层及第二电极层连接，用以传递信号。

18.如权利要求17所述的电容结构，其中该电容结构包括两个该第二导孔，且该两个第二导孔之间具有该凹凸结构的凸出部分，且该凸出部分的第一电极层与第二电极层分别连接至接地端及电源端。

19.如权利要求16所述的电容结构，其中该两种不同距离为两种不同垂直距离。

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