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CN101853808B - 形成电路结构的方法 - Google Patents

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Abstract

本发明提供一种形成电路结构的方法，包含提供一基板；形成数个凹槽于该基板；形成一掩模层于该基板上，其中该掩模层覆盖该基板非凹陷的部分，使得该掩模层上的开口露出该凹槽；形成一缓冲/成核层于该凹槽内所露出的基板部分；以及，由该凹槽成长一III-V族化合物半导体层直到由该凹槽所成长的该III-V族化合物半导体层部分互相接合，形成一连续的III-V族化合物半导体层。由于本发明由位于该基板内的凹槽来成长该III-V族化合物半导体材料，因此本发明具有增加侧向成长的效果及减少工艺的复杂度等优点。

Description

形成电路结构的方法
技术领域
本发明涉及半导电路制造流程，且特别涉及一种形成III-V族化合物半导体膜的方法。
背景技术
第III族第V族化合物半导体，普遍地被称为III-V族化合物半导体，由于其在电子和光电装置上的应用非常具有前景，因此近年来被广泛且积极的研究。
当该III-V族化合物半导体的第V族元素为氮时，该化合物半导体也被称为III族-N化合物半导体。该III族-N化合物半导体，例如氮化镓(GaN)，广泛的被应用在光电装置上。使用氮化镓(GaN)的具有潜力的光电装置的特殊例子包括蓝色发光二极管(blue light emitting diodes)、激光二极管(laserdiodes)和紫外光检测器(ultra-violet(UV)photo-detectors)。由于III族-N化合物半导体具有大的能隙(bandgap)及高的电子饱和速度，这也使得III族-N化合物半导体具有应用在在高温和高速功率电子学的潜力。
由于在典型的成长温度下氮气具有高平衡压力，因此制造氮化镓(GaN)主体基底是非常困难的。由于缺乏可行的块状成长方法，氮化镓(GaN)薄膜则普遍地以外延方式沉积于不相似的基底上(例如碳化硅(SiC)基底或蓝宝石(sapphire)基底(Al2O3))。然而，氮化镓(GaN)薄膜工艺当前所面临的主要问题是没有晶格常数(lattice constant)及热膨胀系数(thermal expansion coefficient)较符合氮化镓(GaN)薄膜的适用的基底材料。
如果将氮化镓(GaN)薄膜生长在硅基底的困难之处可被克服，利用硅基底来成长氮化镓(GaN)薄膜则将会十分具有吸引力的，这是因为硅基底具有低成本、大直径、高结晶度及表面品质、可控制的导电度、及高导热性。使用硅基底也较易将具有氮化镓(GaN)的光电装置与硅基电子装置进行整合。
此外，由于缺乏适合生长氮化镓(GaN)薄膜的基底，使得氮化镓(GaN)薄膜的大小被限制。成长一氮化镓(GaN)薄膜于一不相似的基底上时，氮化镓(GaN)所产生的应力(stresses)可能会使得作为载体的基底弯曲。而产生的弯曲现象会造成以下不良的影响。首先，大量的缺陷(差排)将在结晶性氮化镓薄膜内产生。其次，所形成的氮化镓薄膜的厚度将较不一致，如此将导致具有该氮化镓薄膜的光学装置所发出的光产生波长偏移(wavelength shifts)的现象。第三，裂缝也有可能产生在具有较大应力的氮化镓薄膜。
为减少形成于不相似基底的氮化镓薄膜的应力及降低差排的产生，外延侧向成长(Epitaxial lateral overgrowth、ELOG)技术被用来形成氮化镓薄膜。图1和图2示出使用外延侧向成长技术所形成的具有氮化镓薄膜的结构。如图1所示，一具有III族-N化合物半导体的底层4形成于一基板2上，接着形成一III族-N化合物半导体层6。凹槽7则接着形成于III族-N化合物半导体层6内。
接着，请参照图2，第一掩模8及第二掩模10分别形成于该于III族-N化合物半导体层6的上表面及该凹槽7的底部。接着，以外延方式由该凹槽7的侧壁成长III族-N化合物半导体12。由于III族-N化合物半导体12由该凹槽7的侧壁以侧向方式成长，因此可降低所得的III族-N化合物半导体12的差排数量。如图1及图2所示，该方法的缺点则是必需额外形成底层4、III族-N化合物半导体层6、第一掩模、8及第二掩模10，因此增加制造成本。
图3和图4说明另一替代的外延侧向成长技术。首先，请参照图3，提供一基板14，接着，于该基板14上形成凹槽15。接着，请参照图4，形成III族-N化合物半导体层部分16，其中该III族-N化合物半导体层部分16包含区段161位于该凹槽15内，以及区段162位于该基板14突出的部分。由图3和图4所示的方法需要通过抑制该III族-N化合物半导体薄膜在凹槽15的侧壁的成长，来迫使区段162侧向成长并进一步与相邻的区段162接合，以形成一连续的III族-N化合物半导体薄膜于该基板14之上。
然而，图3和图4所示的外延侧向成长技术也具有显著的垂直方向成长的III族-N化合物半导体区段162，因此通过横向成长所降低的差排数量也将会受到限制。由于凹槽15必需具有足够的深度来避免III族-N化合物半导体区段161及III族-N化合物半导体区段162接合，这也使得上述工艺方式更加复杂。因此，发展出具有外延侧向成长技术的优点且同时降低工艺复杂度的新工艺是十分必要的。
发明内容
为了解决现有技术存在的上述问题，根据本发明的一目的，提供一形成电路结构的方法，该方法包含提供一基板；形成数个凹槽于该基板；形成一掩模层于该基板上，其中该掩模层覆盖该基板非凹陷的部分，使得该掩模层上的开口露出该凹槽；形成一缓冲/成核层于该凹槽内所露出的基板部分；以及，由该凹槽成长一III-V族化合物半导体层直到由该凹槽所成长的该III-V族化合物半导体层部分互相接合，形成一连续的III-V族化合物半导体层。
根据本发明的另一目的，该形成电路结构的方法包含提供一基板；形成数个凹槽于该基板，其中该基板包含突出部位于该凹槽之间，且该凹槽包含侧壁及底部表面；形成第一掩模覆盖该基板的突出部位的上表面；形成第二掩模覆盖该凹槽的底部；形成缓冲/成核层于该凹槽内；以及由该凹槽的侧壁成长一III族-N半导体材料，直到该III族-N半导体材料具有比该第一掩模高的部位。
由于本发明由位于该基板内的凹槽来成长该III-V族化合物半导体材料，因此本发明具有增加侧向成长的效果及减少工艺的复杂度等优点。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1及图2示出以外延侧向成长(ELOG)技术所形成的III-V族化合物半导体薄膜于一不相似的基板；
图3及图4示出以另一外延侧向成长(ELOG)技术所形成的III-V族化合物半导体薄膜于一不相似的基板；
图5至图14B为示出本发明所述的实施例其工艺步骤示意图；以及
图15为示出根据本发明一实施例所述的包含III-V族化合物半导体薄膜的晶片的部分示意图。
上述附图中的附图标记说明如下：
2～基板；
4～具有III族-N化合物半导体的底层；
6～III族-N化合物半导体层；    7～凹槽；
8～第一掩模；    10～第二掩模；
12～III族-N化合物半导体；
14～基板；    15～凹槽；
16～III族-N化合物半导体层部分；
161、162～区段；    20～基板；
21～掩模层；    22～掩模；
23～突出部；    24～凹槽；
25～第二掩模；    26～侧壁；
30～中介层；    32～缓冲/成核层；
36～III-V族化合物半导体；    38～额外的掩模；
40～额外的III-V族化合物半导体层；
60～晶片；    62～切割线；以及
64～芯片。
具体实施方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。
形成III族V族(以下称为III-V族)化合物半导体膜于不相似基底的新颖方法被提供。在说明书中，该名词“III-V族化合物半导体”指化合物半导体材料至少包含一III族元素及一V族元素。该名词“III-N族化合物半导体”指一III-V族化合物半导体其具有至少一V族元素，且该V族元素包含氮。
本发明用来说明的实施例其必要工艺步骤以附图方式来说明。本领域普通技术人员将可明白所需的工艺步骤及其顺序，以制造一完整的装置。本发明所例举的实施例，类似的单元以类似的元件符号来表示。
图5至图9示出本发明一第一实施例。请参照图5，提供一基板20。在某一实施例中，基板20可为一块体基板，包含，举例来说，一块体半导体材料，像是硅。此外，基板20可包含一多层结构，例如硅覆绝缘基板，其由两层硅层夹合一埋层氧化层所构成。基板20也可由其他被遍普使用的基板材料所形成，例如板Al2O3、SiGe、SiC、Ge、ZnO、ZnSe、ZnS、GaP、或GaAs。基板20在形成任何膜层前，可以一预清洗步骤来移除其上的脏污。
接着，掩模层21形成于该基板20之上。该掩模层21的材料可包含介电材料(例如SiNx或SiOx(其中0＜x≤3))、金属(例如W、Mg、Ag、Al、Ti、或Cr)、金属合金(例如Ti-Al合金或Al-Ag合金)、金属氮化物(例如TiN或TaN)、金属碳化物(例如TaC或TiC)、或金属碳氮化物(例如TiCN或TaCN)。掩模层21也可包含上述材料的复合膜层。形成该掩模层21的方法可包含物理气相沉积(PVD)以及化学气相沉积(CVD)。在本发明某些实施例中，较佳可使用具有电传导材料来形成掩模层21，使得该掩模层21在垂直堆叠的光电装置中可作为传导路径，其中该光电装置在基板20的两侧具有额外的两个接触。当高阻值材料形成于基板20及上覆的III-V族化合物半导体层之间，为更加有利的。
接着，图形化掩模层21及基板20以形成掩模22及凹槽24，如图6A及图6B所示。该图形化步骤可以经由干蚀刻和/及湿蚀刻来达成。在图6A及图6B所示的实施例中，该凹槽24为一长沟槽，且该位于凹槽24间的基板20部位(以下称为突出部23)为带状，如图6B所示(图6B为图6A的俯视图)。在另一实施例中，该凹槽24或突出部23可以为其他具有可控制宽度及尺寸的形状，可形成一阵列或是是其他具有周期的图案，例如正方形、长方形或是多边形(由俯视图来看)。当基板20为一硅基板时，该凹槽24的结晶面方位及方向可以被选择，以致该凹槽24的侧壁26具有一(111)位面向。此外，该凹槽24的侧壁26也可为其他位面向。
较佳来说，该凹槽24的宽度W介于约0.05μm至约1μm间。该凹槽24的深度D介于约0.05μm至约5μm之间。然而，本领域普通技术人员可了解，上述的尺寸大小仅为举例，可依实际的工艺手段及需要加以改变。该凹槽24的深度不可太浅，以提供具有足够表面积的侧壁，来成长膜层。该凹槽24同样不可太深，否则将抑制位于该凹槽24内的膜层成长。
图7示出形成一可视需要形成的中介层30及一缓冲/成核层32于该凹槽24的底部及侧壁。在一实施例中，该中介层30为一前晶种层，其包含金属，例如Al、Mg、Ga、In、Zn、及其结合。该前晶种层可利用CVD或PVD方式来形成。一前晶种层用来增加后续所形成的覆层与底层固着力。在另一实施例中，中介层30为一过渡层，其包含金属(例如Ti或Ag)、金属合金(例如Ti-Al)、金属氮化物(例如TiN或TaN，不过不包含III族-N化合物半导体，化合物半导体例如AlN、GaN、InGaN、及InAlN)、一金属碳化物(例如TaC或TiC)、或金属碳氮化物(例如TiCN或TaCN)。一过渡层具有介于底层及覆层间的性质，例如晶格常数、或热膨胀系数。中介层30可包含该前晶种层及过渡层的结合。在某些实施例中，形成于该掩模22上的中介层30被移除。该中介层的厚度可介于约1nm至约100nm间。
较佳地，该缓冲/成核层32可只形成于该凹槽24的侧壁及底部表面，此外也可形成于该视需要所形成的中介层30上(如果有形成该中介层30的话)，不过该缓冲/成核层32不会直接形成于掩模22之上。缓冲/成核层32用来协助欲形成的覆层(III-V族化合物半导体)外延成长时成核。该缓冲/成核层32由于需在高温下结晶，因此可为一半导体材料。在一实施例中，缓冲/成核层32包含III-V族化合物半导体材料例如III-N化合物半导体(像是GaN)，且在低于该覆层(图8所示的III-V族化合物半导体36)成长温度的温度下来形成。此外，缓冲/成核层32也可包含含硅的材料。在某些实施例中，缓冲/成核层32可包含实质上相同或相似于该覆层(III-V族化合物半导体层)36的材料(未示出于图7，示出于图8)。在一实施例中，缓冲/成核层32可以PVD或CVD方式形成。
请参照图8，由凹槽24中以外延方式成长III-V族化合物半导体层36。III-V族化合物半导体层36在相对高温下所形成，举例来说可为约1050℃，因此所形成的膜层为一具有晶格的结构(crystalline structure)。相对地，该缓冲/成核层32则较具非结晶结构(amorphous structure)。在一实施例中，III-V族化合物半导体层36为一III族-N化合物半导体层，包含GaN、InN、AlN、InxGa(1-x)N、AlxGa(1-x)N、AlxIn(1-x)N、AlxInyGa(1-x-y)N、及其结合，其中每一x及y大于0且小于1。该III-V族化合物半导体层36的形成方式包含金属有机沉积CVD(MOCVD)、金属有机气相外延(MOVPE)、等离子体增强化学气相沉积(PECVD)、远端等离子体增强化学气相沉积(RP-CVD)、分子束外延(MBE)、氢化物气相外延(HVPE)、氯化物气相外延(Cl-VPE)、及液相外延(LPE)。
一开始，III-V族化合物半导体层36包含多个不连续的部分，每一部分由每一凹槽24内所成长。自从成长该III-V族化合物半导体层36的主要部分为该侧壁表面，因此该III-V族化合物半导体层36主要经由侧向成长的方式形成，导致降低所得的III-V族化合物半导体层36其晶格差排。当该III-V族化合物半导体层36成长超过该掩模22的上表面，该III-V族化合物半导体层36开始进一步的侧向成长并跨越该掩模22，最后互相接合并形成一连续的膜层，如图8所示。
请参照图9，一额外的掩模38及一额外的III-V族化合物半导体层40形成于该III-V族化合物半导体层36上。额外的掩模38的材料可与该掩模22相同，且形成方法也可与该掩模22相同。同样的，该额外的III-V族化合物半导体层40的材料及形成方法也可与该III-V族化合物半导体层36相同。较佳地，部分该额外的掩模38直接且实质覆盖于该凹槽24上。额外的掩模38一般与掩模22具有相同的配置，也就是说在某些实施例中，掩模22及额外的掩模38皆为长条形。该额外的III-V族化合物半导体层40的成长包含垂直的部分及侧向的部分，其中该侧向的部分最终成长超出该额外的掩模间的缝隙并互相接合，形成一连续的覆盖于该额外的掩模38之上的III-V族化合物半导体层40。通过配置额外的掩模38于掩模22间的空间之上，可抑制该III-V族化合物半导体层36的垂直成长III-V族化合物半导体层36，可降低往侧向成长的III-V族化合物半导体层40的差排。
在形成该III-V族化合物半导体层40之后(该III-V族化合物半导体层40可进行掺杂或不进行掺杂)，一光电装置(未示出)可形成于该半导体层40之上。该光电装置可包含以下至少一个的结构：一P-N结、一均质结、一异质结、一单一量子阱(SQW)、或一多重量子阱(MQW)(未示出)。本领域普通技术人员可了解将该具有III-V族化合物半导体的光电结构形成于该低缺点III-V族化合物半导体层40的好处。本发明所述可与实施例相容的光电装置可包含一发光二极管及光二极管。
图10至图11B示出本发明另一实施例。在该实施例中，除非特别的描述，在此之前或之后，类似的元件具有类似的元件符号说明。首先，此实施例具有与图5至图6B所述实质相同的步骤，来形成凹槽24及掩模22。接着，如图10所示，形成一第二掩模25于该凹槽24内并覆盖该凹槽24的底部，其中该凹槽至少一部分的侧壁被露出。形成该第二掩模25的步骤可包含坦覆性一掩模层，以及蚀刻该掩模层以余留该第二掩模25。该掩模层的蚀刻方式可通过或不通过一光致抗蚀剂。本领域普通技术人员当可了解该对应的步骤。
图11A示出该可视需要形成的中介层30及缓冲/成核层32的形成，其中该中介层30及缓冲/成核层32只形成于该凹槽24所露出的侧壁，且未形成于该掩模22及第二掩模25之上。在一实施例中，当形成中介层30时，一光刻工艺可视需要来清除形成掩模22及第二掩模25上非所要求的中介层30。在一实施例中，当没有形成中介层30时，该缓冲/成核层32使用选择性形成技术直接形成于该凹槽24所露出的侧壁上。
图11B示出一由位于该凹槽24所露出的侧壁上的该缓冲/成核层32开始生成的III-V族化合物半导体层36，其最终成长超出该凹槽24并互相接合成一连续层。在图11B所述的实施例中，也可包含一额外的掩模38及一额外的III-V族化合物半导体层40。该III-V族化合物半导体层36及40以及该额外的掩模38的形成方法实质上与先前所述的实施例相同，在此不再赘述。
在本发明又一实施例中，一硅覆绝缘(SOI)基板被使用来取代形成一掩模25于该凹槽24的底部，该硅覆绝缘(SOI)基板包含一半导体层形成于一埋层氧化层之上。此实施例的初始步骤实质上与图5至图6B所示的实施例相同。在实施例中，形成该凹槽24之后，该硅覆绝缘基板的埋层氧化层经由该凹槽24露出。该埋层氧化层的功能相等于该掩模25，接着，施行图11A及图11B所述的步骤。
图12及图13示出本发明又一实施例。请参照图12，提供一基板20。接着，形成凹槽24于该基板20，举例来说，利用光刻蚀刻的技术来形成凹槽24。接着，形成掩模22及掩模25。掩模22形成于该凹槽24之外并覆盖该突出部23。掩模25形成于该凹槽24之内并覆盖其底部。在一实施例中，掩模22及掩模25以相同材料并同时形成。形成步骤可包含形成一掩模层，并图形化该掩模层，余留该掩模22及掩模25。在另一实施例中，掩模22及掩模25以不同材料形成，上述材料可选自先前所述作为掩模的材料。接下来的步骤，与图11A及图11B所述的步骤实质相等。凹槽24的侧壁被露出，一可视需要形成的中介层30、缓冲/成核层32、III-V族化合物半导体层36、额外的掩模38、及额外的III-V族化合物半导体层40相继形成。由于上述元件的形成方法实质上与先前所述的实施例(如图11A及图11B所述的实施例)相同，在此不再赘述。
在图6至图11B所述的实施例，其凹槽24具有垂直的侧壁，其可由干蚀刻来图形化掩模22以及蚀刻该基板20。在另一实施例中，如图14A所示，该凹槽24的侧壁26为倾斜的，其可经由结合干蚀刻及湿蚀刻来图形化掩模22以及蚀刻该基板20(形成凹槽24)。该凹槽24的倾斜的侧壁26及掩模22与38适合用来后续III-V族化合物半导体材料进行侧向成长。此外，该基板可为一硅基板，该倾斜的侧壁26可具有(111)面位向。这可由采用具有(100)上表面位向的硅基板，并经由湿蚀刻方式来蚀刻基板而得。举例来说，所使用的蚀刻剂可为KOH。与图14A所示结构相似，该具有倾斜侧壁26的凹槽24，也可不具有掩模25于该凹槽的底部，如图9所示的实施例。图14B示出另一具有倾斜侧壁26的凹槽24，其中图14A所示的掩模25并没有被形成。
在上述实施例中，III-V族化合物半导体层36及III-V族化合物半导体层40可延伸并实质地横跨一整个芯片(chip)甚至一整个晶片(wafer)。图15示出一晶片60的一部分，包含芯片64及切割线62，用以分隔芯片64。如图6A所示的凹槽24被形成以遍布该芯片64，甚至(非必需)是形成于该切割线62内。另外，位于该切割线62内的掩模38必需具有足够的宽度，使得位于该切割线62内的III-V族化合不会通过侧向成长而接合。经由切割线62的切割，可缓和在切割过程中具危害的应力影响。
本发明所述的实施例也可具有其他的变化。举例来说，形成该额外的掩模38及该额外的III-V族化合物半导体层40的步骤可以省略。取而代之的，该光电装置可直接形成于该III-V族化合物半导体层36上。此外，在形成该额外的掩模38及额外的III-V族化合物半导体层40后，更多额外的掩模层或是额外的III-V族化合物半导体层可以进一步形成，以降低最上层III-V族化合物半导体的缺陷。
本发明所述的实施例具有以下几项优点。首先，通过该侧向成长，所得的III-V半导体材料具有较少的差排数量。其次，本发明所述的制造方法具有与标准ELOG薄膜成长技术相比较少的工艺步骤。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (21)

1.一种形成电路结构的方法，包含：
提供一基板，其中，所述基板为一块体基板或硅覆绝缘基板；
形成数个凹槽于该基板，其中该凹槽包含侧壁及底部表面，且该基板也包含非凹陷的部分；
形成一掩模层于该基板上；
图形化该掩模层以形成一掩模，其中该掩模只覆盖该基板非凹陷的部分，使得该掩模上的开口露出该凹槽；
形成一缓冲/成核层于该凹槽的侧壁及底部表面；以及
由该凹槽成长一III-V族化合物半导体层直到至少由该凹槽所成长的该III-V族化合物半导体层部分互相接合，形成一连续的III-V族化合物半导体层。
2.如权利要求1所述的形成电路结构的方法，其中该一块体基板为一硅基板。
3.如权利要求1所述的形成电路结构的方法，其中该掩模层由一介电材料所形成。
4.如权利要求1所述的形成电路结构的方法，其中该掩模层由一含金属的导电材料所形成。
5.如权利要求1所述的形成电路结构的方法，更包含：
在形成一缓冲/成核层于该凹槽的侧壁及底部表面的步骤前，形成一中介层于该凹槽的侧壁及底部表面。
6.如权利要求5所述的形成电路结构的方法，其中该中介层包含一前晶种层。
7.如权利要求6所述的形成电路结构的方法，其中该前晶种层包含一材料铝、镁、镓、铟、锌以及其合金。
8.如权利要求5所述的形成电路结构的方法，其中该中介层包含一过渡层。
9.如权利要求8所述的形成电路结构的方法，其中该过渡层包含钛或铝。
10.如权利要求1所述的形成电路结构的方法，更包含：
在成长一III-V族化合物半导体层的步骤之后，形成另一掩模层于该III-V族化合物半导体层之上，以及成长另一III-V族化合物半导体层直到至少由该另一掩模层缝隙所成长的该另一III-V族化合物半导体层部分互相接合，形成一连续的另一III-V族化合物半导体层。
11.如权利要求1所述的形成电路结构的方法，其中该凹槽的侧壁表面为垂直的。
12.如权利要求1所述的形成电路结构的方法，其中该凹槽的侧壁表面为倾斜的。
13.一种形成电路结构的方法，包含：
提供一基板，其中，所述基板为一块体基板或硅覆绝缘基板；
形成数个凹槽于该基板，其中该凹槽包含侧壁及底部表面，且该基板也包含非凹陷的部分；
形成第一掩模，其中该第一掩模只覆盖该基板的非凹陷部分；
形成第二掩模，其中该第二掩模只覆盖该凹槽的底部表面；
形成缓冲/成核层于该凹槽的侧壁表面上；以及
由该凹槽的侧壁表面成长一III-V族化合物半导体层直到至少由该凹槽所成长的该III-V族化合物半导体层部分互相接合，形成一连续的III-V族化合物半导体层。
14.如权利要求13所述的形成电路结构的方法，其中该一块体基板为一主体硅基板。
15.如权利要求14所述的形成电路结构的方法，其中该凹槽的侧壁表面具有硅(111)面方位。
16.如权利要求13所述的形成电路结构的方法，其中该凹槽的侧壁表面为垂直的。
17.如权利要求13所述的形成电路结构的方法，其中该凹槽的侧壁表面为倾斜的。
18.如权利要求17所述的形成电路结构的方法，其中该凹槽的上部分比该凹槽之下部分宽。
19.如权利要求13所述的形成电路结构的方法，其中该第一掩模及该第二掩模同时形成且包含相同材料。
20.如权利要求13所述的形成电路结构的方法，其中该第一掩模及该第二掩模各自被形成。
21.如权利要求13所述的形成电路结构的方法，其中该第一掩模及该第二掩模的至少一个为电传导性的。
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