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CN101825917A - 时钟提供方法及信息处理设备 - Google Patents

时钟提供方法及信息处理设备 Download PDF

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CN101825917A
CN101825917A CN201010127209.6A CN201010127209A CN101825917A CN 101825917 A CN101825917 A CN 101825917A CN 201010127209 A CN201010127209 A CN 201010127209A CN 101825917 A CN101825917 A CN 101825917A
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Abstract

本发明涉及时钟提供方法及信息处理设备。一种用于向多个处理单元提供时钟的时钟提供方法包括：将来自第一时钟提供单元的时钟作为主时钟提供给形成第一组的处理单元，并将其作为备用时钟提供给形成第二组的处理单元；将来自包括与所述第一时钟提供单元的时钟源不同的时钟源的第二时钟提供单元的时钟作为主时钟提供给形成所述第二组的处理单元，并将其作为备用时钟提供给形成所述第一组的处理单元；以及当所述第一组或第二组中的处理单元检测到所述主时钟的异常时，将所述备用时钟切换到使用中，替代正提供给检测到所述异常的处理单元所属的组中的处理单元的所述主时钟，其中所述第一时钟提供单元及所述第二时钟提供单元提供具有相同频率的时钟。

Description

时钟提供方法及信息处理设备
技术领域
本文中所讨论的实施例涉及时钟提供方法及信息处理设备。
背景技术
图1是例示示例性信息处理设备的部分的框图。图1中所例示的信息处理设备是所谓的多处理器系统。
形成多处理器系统的服务器底架(SC)1包括时钟板(CB)2、多个系统板(SB)3-1至3-4及交叉开关(XB)4。CB 2包括产生时钟(或时钟信号)的时钟源21以及分配时钟的时钟驱动器(CLK-DV)22。SB 3-1至SB 3-4的每一个包括时钟驱动器(CLK-DV)31、CPU 32、形成芯片组的专用集成电路(ASIC)35及北桥(NB)33。
CLK-DV 22将时钟分配并提供给SB 3-1至SB 3-4以及XB 4。SB 3-1至SB 3-4的每一个中的CLK-DV 31将时钟分配并提供给该SB中的CPU32、ASIC 35及NB 33。SB 3-1至SB 3-4的每一个中的CPU 32通过该SB中的NB 33及XB 4连接到另一SB中的CPU 32。出于例示的目的，图1描绘了被分成两个分区的信息处理设备：由SB 3-1及SB 3-2形成的分区P1以及由SB 3-3及SB 3-4形成的分区P2。
由于图1中的多处理器系统中的XB 4由SB 3-1至SB 3-4共享而与分区P1及P2无关，因此需要通过时钟使SB 3-1至SB 3-4的每一个中的NB 33与XB 4相同步。为了该目的，单个CB 2(具体地说是单个时钟源21)向SB 3-1至SB 3-4及XB 4提供单个时钟。由于仅使用单个时钟源21，因此时钟源21的故障导致包括分区P1及P2的整个多处理器系统的故障。
已经提出了双工时钟提供系统，其中来自单个时钟源的时钟被复制并被分配给两个通道(例如，参见日本特开专利公报5-244132号)。然而，如果时钟源发生故障，则包括两个分区P1及P2的整个系统发生故障。
在使用分区的集群的多处理器系统中，如果形成所述集群的分区中的一个分区发生故障，则其它分区接管故障分区的任务。然而，如果由于时钟源故障导致各分区同时发生故障，则整个系统发生故障。
[专利文献1]日本特开专利公报5-244132号
传统的时钟提供方法具有时钟源故障导致整个系统发生故障的问题。
本发明的目的是提供一种能够将由于时钟源故障导致整个系统发生故障的可能性最小化的时钟提供方法及信息处理设备。
发明内容
根据实施例的一个方面，提供了一种用于向多个处理单元提供时钟的时钟提供方法。该方法包括：将来自第一时钟提供单元的时钟作为主时钟提供给该多个处理单元中的形成第一组的处理单元，并将其作为备用时钟提供给该多个处理单元中的形成第二组的处理单元；将来自包括与第一时钟提供单元的时钟源不同的时钟源的第二时钟提供单元的时钟作为主时钟提供给该多个处理单元中的形成第二组的处理单元，并将其作为备用时钟提供给该多个处理单元中的形成第一组的处理单元；以及当第一组或第二组中的处理单元检测到主时钟的提供异常时，将备用时钟切换到使用中，替代正提供给检测到异常的处理单元所属的组中的处理单元的主时钟；其中第一时钟提供单元及第二时钟提供单元提供具有相同频率的时钟，并且多个处理单元中的任一处理单元都不同时属于第一组及第二组。
附图说明
图1是例示传统的信息处理设备的部分的框图；
图2是例示根据本发明第一实施例的信息处理设备的部分的框图；
图3是例示包括一个分区的信息处理设备的部分的框图；
图4是例示包括两个分区的信息处理设备的部分的框图；
图5是例示包括四个分区的信息处理设备的部分的框图；
图6是更详细地例示图2中的信息处理设备的部分的结构的框图；
图7是例示时钟检测电路的图；
图8是例示图7中的时钟检测电路的操作的真值表；
图9是例示图7中的时钟检测电路的操作的定时图；
图10是例示根据本发明第二实施例的信息处理设备的部分的框图；以及
图11是更详细地例示图10中的信息处理设备的部分的结构的框图。
具体实施方式
在本文中所公开的时钟提供方法及信息处理设备中，将来自第一时钟提供单元的时钟作为主时钟提供给形成第一组的处理单元，并将其作为备用时钟提供给形成第二组的处理单元。将来自第二时钟提供单元的时钟作为主时钟提供给形成第二组的处理单元，并将其作为备用时钟提供给形成第一组的处理单元。当第一组或第二组中的处理单元中的任一处理单元检测到主时钟提供异常时，将备用时钟切换到使用状态以替代主时钟提供给检测到异常的处理单元所属的组中的处理单元。
这里假设的是，信息处理设备是分区系统，并且提供给不同分区的时钟不相互同步。由于对单独的分区提供用作主时钟源的单独的时钟源，因此如果这些时钟源中的一个时钟源发生故障，则被提供以来自正常工作的时钟源的主时钟的分区可以保持运转。因此，可以将由于一个时钟源的故障而导致整个系统发生故障的可能性减至最低。
将参照图2至图11描述根据本发明实施例的时钟提供方法及信息处理设备。
图2是例示根据本发明第一实施例的信息处理设备的部分的框图。图2中所例示的信息处理设备是所谓的多处理器系统。
形成多处理器系统的服务器底架(SC)11包括多个时钟板(CB)12-1、12-2及多个系统板(SB)13-1至13-4。CB 12-1、CB 12-2的每一个形成包括产生时钟(或时钟信号)的时钟源121以及分配并提供该时钟的时钟驱动器(CLK-DV)122的时钟提供单元(或时钟提供装置)。SB 13-1至SB 13-4的每一个形成包括时钟驱动器(CLK-DV)131、CPU 132、形成芯片组的专用集成电路(ASIC)135、复用器(MUX)133、时钟检测电路134及连接装置(例如，在一对一的基础上分别将CPU 132互联到另一SB的CPU 132的线14)的处理单元(或处理装置)。
每个CB 12-1、CB 12-2的CLK-DV 122将时钟分配并提供给SB 13-1至SB 13-4。SB 13-1至SB 13-4的每一个中的MUX 133从CB 12-1、CB12-2中的主CB中选择时钟并将该时钟提供给CLK-DV 131。CB 12-1及CB 12-2输出具有相同频率的时钟。在SB 13-1至SB 13-4的每一个中，CLK-DV 131将时钟分配并提供给该SB中的CPU 132及ASIC 135，并且时钟检测电路134确定提供给CLK-DV 131的时钟是否正确或是否存在时钟提供异常。如果SB 13-1至SB 13-4中的时钟检测电路134检测到时钟提供异常，则MUX 133从来自操作中的CB(主CB)的时钟切换到来自备用CB的时钟。MUX 133形成将时钟从主时钟切换到备用时钟的切换电路(或切换装置)。在图2中的示例中，CB 12-1用作分区P1的主CB并用作分区P2的备用CB；CB 12-2用作分区P1的备用CB并用作分区P2的主CB。
SB 13-1至SB 13-4的每一个中的CPU 132在一对一的基础上通过线14连接到另一SB中的CPU 132。出于例示的目的，图2描绘了包含两个分区的信息处理设备，并且SB 13-1及SB 13-2形成分区P1且SB 13-3及SB 13-4形成分区P2。在该分区信息处理设备中，提供给各分区的时钟不相互同步。
在图2中的示例中，将来自CB 12-1的时钟源121的时钟作为主时钟提供给分区P1的SB 13-1及SB 13-2，还可以将其作为备用时钟提供给分区P2的SB 13-3及SB 13-4。将来自CB 12-2的时钟源121的时钟作为主时钟提供给分区P2的SB 13-3及SB 13-4，还可以将其作为备用时钟提供给分区P1的SB 13-1及SB 13-2。如果CB 12-1由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB 12-1到备用时钟提供CB 12-2的切换，然后重新启动SB 13-1及SB 13-2，从而从正常工作中的CB 12-2向SB 13-1及SB 13-2提供时钟。相似的是，如果CB 12-2由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB12-2到备用时钟提供CB 12-1的切换，然后重新启动SB 13-3及SB 13-4，从而从CB 12-1向SB 13-3及SB 13-4提供时钟。
这样，提供作为双时钟源系统的双CB系统，以使得每个CB可以向SB分配主时钟或备用时钟。此外，不同的分区被分配不同的CB作为主CB。因此，如果主CB发生故障，则被提供以来自正常工作中的CB的主时钟信号的分区可以保持运转而不会引起整个系统故障。通过切换到备用CB，故障分区变得能够运行。此外，因为可以在切换到使用备用CB及使用备用CB的同时修理或更换故障主CB，所以提供一个以上CB可以减少停机时间。
CB的数量并不限于两个；可以设置多于两个CB。SB的数量并不限于四个；可以设置两个或更多个SB。SB中的CPU的数量并不限于一个；可以在SB中设置一个或更多个CPU。分区的数量并不限于两个。如果在SB中设置多个CPU，则各CPU相互连接并在一对一的基础上与另一SB中的CPU相互连接。
图3是例示仅包括一个分区的信息处理设备的框图。图3中与图2中的部件相同的部件标有相同的附图标记，并将省略对这些部件的描述。尽管为了便于说明而从图3、图4及图5中省略将稍后描述的线14和时钟检测电路134，但是SB 13-1至SB 13-4的每一个中的CPU 132在一对一的基础上通过线14互连到另一SB中的CPU 132。
在仅包括一个分区的信息处理设备中，可以将来自CB 12-1的时钟源121的时钟作为主时钟提供给形成分区P1的SB 13-1至SB 13-4，并且可以将来自CB 12-2的时钟源121的时钟作为备用时钟提供给形成分区P1的SB 13-1至SB 13-4。如果CB 12-1由于诸如CB 12-1的时钟源121的故障的故障而发生故障，则进行从主CB 12-1到备用CB 12-2的切换，然后重新启动SB 13-1至SB 13-4，从而可以将来自CB 12-2的时钟提供给SB 13-1至SB 13-4。
图4是例示包括两个分区的信息处理设备的框图。图4中与图2中的部件相同的部件标有相同的附图标记，并将省略对这些部件的描述。
在包括两个分区的信息处理设备中，可以将来自CB 12-1的时钟源121的时钟作为主时钟提供给形成分区P1的SB 13-1及SB 13-2，并且可以将其作为备用时钟提供给形成分区P2的SB 13-3及SB 13-4。将来自CB 12-2的时钟源121的时钟作为主时钟提供给形成分区P2的SB 13-3及SB 13-4，并且可以将其作为备用时钟提供给形成分区P1的SB 13-1及SB 13-2。如果CB 12-1由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB 12-1到备用时钟提供CB 12-2的切换，然后重新启动SB 13-1及SB 13-2，从而从正常工作的CB 12-2向SB 13-1及SB 13-2提供时钟。相似的是，如果CB 12-2由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB 12-2到备用时钟提供CB 12-1的切换，然后重新启动SB 13-3及SB 13-4，从而从正常工作的CB 12-1向SB13-3及SB 13-4提供时钟。
图5是例示被分成四个分区的信息处理设备的框图。图5中与图2中的部件相同的部件标有相同的附图标记，并将省略对这些部件的描述。为了便于说明，此处假设分区P1与P2形成一个集群，并且分区P3与P4形成另一集群。
在被分成四个分区的信息处理设备中，将来自CB 12-1的时钟源121的时钟作为主时钟分别提供给形成分区P1及P3的SB 13-1及SB 13-3，并且还可以将其作为备用时钟分别提供给形成分区P2及P4的SB 13-2及SB 13-4。将来自CB 12-2的时钟源121的时钟作为主时钟分别提供给形成分区P2及P4的SB 13-2及SB 13-4，并且还可以将其作为备用时钟分别提供给形成分区P1及P3的SB 13-1及SB 13-3。如果CB 12-1由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB12-1到备用时钟提供CB 12-2的切换，然后重新启动SB 13-1及SB 13-3，从而将来自正常工作的CB 12-2的时钟提供给SB 13-1及SB 13-3。相似的是，如果CB 12-2由于诸如其时钟源121的故障的故障而发生故障，则进行从主时钟提供CB 12-2到备用时钟提供CB 12-1的切换，然后重新启动SB 13-2及SB 13-4，从而从正常工作的CB 12-1向SB 13-2及SB 13-4提供时钟。
根据以上描述，在本实施例中，被提供以来自同一CB的主时钟的组中的SB可以形成同一分区或不同分区。不同的分区可以被分配不同的时钟源作为主CB。因此，如果时钟源中的一个发生故障，则被提供以来自正常工作的时钟源的主时钟的分区可以保持运转。因此，可以将由于时钟源的故障导致整个系统发生故障的可能性最小化。
图6是更详细地例示图2中的信息处理设备的部分的结构的框图。在图6中，CB 12-1及CB 12-2中的每一个包括：时钟源121、CLK-DV 122及用于时钟控制的通用输入输出(GPIO)接口123，其中所述时钟源121为晶体振荡器(XTAL)。SB 13-1包括CLK-DV 131、CPU 132(可以设置多于一个，但作为示例仅描绘一个)、复用器(MUX)133、时钟检测电路134、形成芯片组的专用集成电路(ASIC)135(作为示例描绘两个)、用于错误状态的GPIO接口136及用于时钟控制的GPIO接口137。其它SB 13-2至SB 13-4的结构与SB 13-1相同，因此从图6中省略它们。CB12-1及CB 12-2的每一个中的GPIO接口123以及SB 13-1至SB 13-4的每一个中的GPIO接口136及137连接到设置在SC 11中的管理板(MMB)16。MMB 16构成负责控制并管理SC 11(即，整个系统)的管理单元。
CB 12-1及CB 12-2中的每一个中的GPIO接口123由MMB 16通过系统管理总线(SMBus)控制，并且控制CB 12-1及CB 12-2中的CLK-DV122。
SB 13-1中的CLK-DV 131将通过MUX 133提供给其的时钟CLK分配给CPU 132、时钟检测电路134及ASIC 135。GPIO接口137由MMB16通过SMBus控制，并且负责控制SB 13-1中的MUX 133及CLK-DV131。GPIO接口136由MMB 16通过SMBus控制，并且保持指示SB 13-1中的错误的错误状态，并且当设定时钟错误位时，生成对MMB 16的中断(INT)。时钟检测电路134是检测是否从CLK-DV 131正确地输出时钟CLK(即，检查时钟CLK的异常)的多谐振荡器。
例如，CLK-DV 122可以是诸如来自Integrated Device Technology(IDT)的ICS932S421C的IC(集成电路)。例如，CLK-DV 131可以是诸如来自IDT的IC9EX21801A的IC。例如，MUX 133可以是诸如来自IDT的ICS557-08的IC。例如，GPIO接口123、136及137可以是诸如来自NXP的PCA9555的IC。由于这些类型的CLK-DV及MUX所处理的时钟CLK为差分信号，因此时钟检测电路134具有将差分信号转换成单端信号的转换器电路。例如，该转换器电路可以是诸如来自IDT的ICS830261的IC。
如果多谐振荡器的最小触发时间与输入时钟频率不符，则需要通过使用包括触发器等的分频器来进行分频。例如，分频器可以是诸如来自TexasInstruments(TI)的SN74LVC74A的IC。
下文中将以示例方式通过按照包括步骤S1至S10的过程描述信息处理设备的以下操作：SB 13-1使用来自CB 12-1的时钟CLK作为主时钟并使用来自CB 12-2的时钟作为备用时钟。
步骤S1：为了选择主时钟CLK，MMB 16进行设定，以使得从SB 13-1的GPIO接口137输出给MUX 133的选择信号SEL使MUX 133选择来自CB 12-1的时钟CLK。
步骤S2：为了使主时钟CLK可以从CB 12-1输出，MMB 16对CB12-1中的GPIO接口123进行设定，以将CB 12-1中的CLK-DV 122置于输出使能状态。这里假设的是，在系统通电时禁止提供主时钟及备用时钟CLK。
步骤S3：为了开始向SB 13-1中的每个CPU 132、时钟检测电路134及每个ASIC 135提供时钟CLK，MMB 16对SB 13-1中的GPIO接口137进行设定，以将CLK-DV 131置于输出使能状态。
步骤S4：由时钟检测电路134检测时钟CLK提供的异常。当对SB13-1的时钟CLK的提供由于CB 12-1的故障而停止时，时钟检测电路134检测到输入信号(时钟CLK)的上升沿缺失。因此，例如，时钟检测电路134输出低电平信号(下文中称作L电平信号)。于是，在GPIO接口136中设定L电平信号作为时钟错误位。因为时钟CLK的提供已停止，所以SB 13-1启动关闭过程然后停止运转。进行到备用时钟CLK的切换，然后进行用于重新启动SB 13-1的过程。
图7是例示时钟检测电路134的图。例如，图7中的时钟检测电路134是来自Toshiba Semiconductor Company的芯片(多谐振荡器)HC123A。
图8是例示图7中的时钟检测电路134的操作的真值表。图9是例示图7中的时钟检测电路134的操作的定时图。图8及图9仅例示输入到芯片HC123A及从芯片HC123A输出的信号中与时钟检测电路134的操作直接有关的输入信号及输出信号。将省略对与操作不直接有关的信号的描述。在图8中，L表示信号的低电平、H表示信号的高电平，并且X表示“不关心”。
在芯片HC123A的输入信号中，/1A代表下降沿触发信号、1B代表上升沿触发信号，并且/1CLR代表复位信号。在芯片HC123A的输出信号中，1Q及/1Q是在触发信号的触发之后被置于稳定模式达特定时间段的信号。特定时间段是由连接到输入1Cx及1Rx/Cx的外部电阻及电容器确定的。
如图9中由t1所指示的，在输入触发信号/1A之后输出H电平输出信号1Q达特定时间段T。时间T由外部电阻及电容器设定。当早于由外部电阻及电容器设定的预定时间段T输入下一个触发信号/1A时，如由t2所指示的，触发信号/1A起作用，从而在最后一个触发之后输出H电平输出信号1Q达特定时间段T。通过使用t2中的行为，使输出信号1Q的H电平时段比时钟CLK的一个周期长，以在输入时钟CLK作为触发信号/1A的同时将输出信号/1Q保持高电平。当时钟CLK的输入停止时，输出信号/1Q变低，由此芯片HC123A可以检测到异常。
步骤S5：当SB 13-1中的时钟检测电路134检测到时钟CLK的异常并输出检测信号CLK DW以在GPIO接口136上所保持的错误状态中设定时钟错误位时，GPIO接口136向MMB 16发送中断信号INT，由此通知错误。
步骤S6：响应于中断信号INT的错误通知，MMB 16读取SB 13-1中的GPIO接口136以检查错误状态。
步骤S7：当MMB 16发现在SB 13-1中的GPIO接口136上所保持的错误状态中设定了时钟错误位时，MMB 16清除该时钟错误位，并对CB 12-1中的GPIO接口123进行设定以禁止CB 12-1提供时钟CLK，并且还对SB 13-1中的GPIO接口137进行设定以使SB 13-1取消选择时钟CLK。
步骤S8：MMB 16进行设定以使SB 13-1中的GPIO接口137向MUX133输出选择信号SEL，以使MUX 133选择来自CB 12-2的时钟，由此引起从主时钟CLK到备用时钟CLK的切换。
步骤S9：为了使备用时钟CLK被输出，MMB 16对CB 12-2中的GPIO接口123进行设定，以将CB 12-2中的CLK-DV 122置于输出使能状态。
步骤S10：为了开始向SB 13-1中的每个CPU 132、时钟检测电路134及每个ASIC 135输出时钟CLK，MMB 16对SB 13-1中的GPIO接口137进行设定，以将CLK-DV 131置于输出使能状态。
在从主时钟CLK切换到备用时钟CLK之后，SB 13-1重新启动，并且SB 13-1利用备用时钟CLK重新开始操作。由于在时钟源被切换到备用CB 12-2的同时发生故障的CB 12-1处于关闭状态，因此可以维修或更换发生故障的CB 12-1。
图10是例示根据本发明第二实施例的信息处理设备的部分的框图。图10中与图2中的部件相同的部件标有相同的附图标记，并省略对这些部件的描述。
在第二实施例中，未设置图2中所描绘的CB 12-1及CB 12-2，而是分别在SB 13A-1至SB 13A-4中设置时钟提供单元(或时钟提供装置)12A-1。SB 13A-1至SB 13A-4的每一个形成处理单元(或处理装置)。SB13A-1至SB 13A-4中的时钟提供单元12A-1中的每个时钟提供单元包括时钟源121及CLK-DV 122。
SB 13A-1至SB 13A-4中的时钟提供单元12A-1中的每个时钟提供单元的CLK-DV 122分别向SB 13A-1至SB 13A-4分配并提供时钟。在SB13A-1至SB 13A-4的每一个中，MUX 133选择来自SB 13A-1至SB 13A-4中的时钟提供单元12A-1的时钟中来自主时钟提供单元的主时钟，并将该主时钟分别提供给每个CLK-DV 131。对于图10中的示例中的SB 13A-1，SB 13A-1中的时钟提供单元12A-1是主时钟提供单元，并且SB 13A-2至SB 13A-4中的时钟提供单元12A-1是备用时钟提供单元。对于SB 13A-2，SB 13A-2中的时钟提供单元12A-1是主时钟提供单元，并且SB 13A-1、SB 13A-3及SB 13A-4中的时钟提供单元12A-1是备用时钟提供单元。对于SB 13A-3，SB 13A-3中的时钟提供单元12A-1是主时钟提供单元，并且SB 13A-1、SB 13A-2及SB 13A-4中的时钟提供单元12A-1是备用时钟单元。对于SB 13A-4，SB 13A-4中的时钟提供单元12A-1是主时钟提供单元，并且SB 13A-1、SB 13A-2及SB 13A-3中的时钟提供单元12A-1是备用时钟提供单元。为了便于说明，图10描绘了被分成四个分区的信息处理设备及形成分区P1至P4的SB 13A-1至SB 13A-4。
在图10中的示例中，将来自SB 13A-1中的时钟提供单元12A-1的时钟源121的时钟作为主时钟提供给形成分区P1的SB 13A-1，并且还可以将其作为备用时钟分别提供给形成分区P2至P4的SB 13A-2至SB13A-4。将来自SB 13A-2中的时钟提供单元12A-1的时钟源121的时钟作为主时钟提供给形成分区P2的SB 13A-2，并且可以将其作为次时钟分别提供给形成分区P1、P3及P4的SB 13A-1、SB 13A-3及SB 13A-4。将来自SB 13A-3中的时钟提供单元12A-1的时钟源121的时钟作为主时钟提供给形成分区P3的SB 13A-3，并且可以将其作为次时钟分别提供给形成分区P1、P2及P4的SB 13A-1、SB 13A-2及SB 13A-4。将来自SB 13A-4中的时钟提供单元12A-1的时钟源121的时钟作为主时钟提供给形成分区P4的SB 13A-4，并且可以将其作为次时钟分别提供给形成分区P1、P2及P3的SB 13A-1、SB 13A-2及SB 13A-3。
如果SB 13A-1中的时钟提供单元12A-1由于诸如其时钟源121的故障的故障而发生故障，则从SB 13A-1中的主时钟提供单元12A-1切换到可以提供备用时钟的SB 13A-2、SB 13A-3及SB 13A-4中的正常工作的时钟提供单元12A-1中的一个时钟提供单元，然后重新启动SB 13A-1，从而向SB 13A-1提供备用时钟。如果SB 13A-2中的时钟提供单元12A-1由于诸如其时钟源121的故障的故障而发生故障，则从SB 13A-2中的主时钟提供单元12A-1切换到可以提供备用时钟的SB 13A-1、SB 13A-3及SB 13A-4中的正常工作的时钟提供单元12A-1中的一个时钟提供单元，然后重新启动SB 13A-2，从而向SB 13A-2提供备用时钟。如果SB 13A-3中的时钟提供单元12A-1由于诸如其时钟源121的故障的故障而发生故障，则从SB 13A-3中的主时钟提供单元12A-1切换到可以提供备用时钟的SB 13A-1、SB 13A-2及SB 13A-4中的正常工作的时钟提供单元12A-1中的一个时钟提供单元，然后重新启动SB 13A-3，从而向SB 13A-3提供备用时钟。相似的是，如果SB 13A-4中的时钟提供单元12A-1由于诸如其时钟源121的故障的故障而发生故障，则从SB 13A-1中的主时钟提供单元12A-1切换到可以提供备用时钟的SB 13A-1、SB 13A-2及SB 13A-3中的正常工作的时钟提供单元12A-1中的一个时钟提供单元，然后重新启动SB 13A-4，从而向SB 13A-4提供备用时钟。
由于存在三个有效的备用时钟提供单元作为每个主时钟提供单元的备用，因此第二实施例实际上具有四倍冗余的效果。因此，与第一实施例相比，第二实施例可以进一步减小整个系统发生故障的可能性。
图11是更详细地例示图10中的信息处理设备的部分的结构的框图。图11中与图6中的部件相同的部件标有相同的附图标记，并且省略对这些部件的描述。
如图11所例示的，时钟提供单元12A-1设置在SB 13A-1中，并且包括时钟源121、CLK-DV 122及GPIO接口138。GPIO接口138具有图6中所例示的CB 12-1中的GPIO接口123的功能以及SB 13-1中的GPIO接口136的功能。尽管SB 13A-1中的MUX 133由三个MUX形成，但是MUX 133可以由一个或更多个MUX形成。其它SB 13A-2、SB 13A-3及SB 13A-4的构造与SB 13A-1相似，因此从图11中省略它们。
在图10中的第二实施例的变型中，例如，如果SB 13A-1及SB 13A-2包括在分区P1中并且SB 13A-3及SB 13A-4包括在分区P2中，则可以仅在每个分区P1及P2中的SB中的一个SB中设置时钟提供单元。例如，可以仅在SB 13A-1中设置图2中所描绘的CB 12-1的功能，并且可以仅在SB 13A-3中设置CB 12-2的功能。该结构比图10中的结构更简单，因此可以以更低的成本制造。同样，可以在使用同一CB作为主CB的组中的至少一个SB中设置CB的功能。

Claims (15)

1.一种用于向多个处理单元提供时钟的时钟提供方法，包括：
将来自第一时钟提供单元的时钟作为主时钟提供给所述多个处理单元中的形成第一组的第一处理单元，并将其作为备用时钟提供给所述多个处理单元中的形成第二组的第二处理单元；
将来自包括与所述第一时钟提供单元的时钟源不同的时钟源的第二时钟提供单元的时钟作为主时钟提供给所述第二处理单元，并将其作为备用时钟提供给所述第一处理单元；以及
当所述第一处理单元检测到所述主时钟的异常时，将所述备用时钟切换到使用中，替代正提供给检测到所述异常的处理单元所属的所述第一组中的所述第一处理单元的所述主时钟。
2.根据权利要求1所述的时钟提供方法，其中所述多个处理单元中的任一处理单元都不同时属于所述第一组及所述第二组。
3.根据权利要求1所述的时钟提供方法，其中在检测到所述异常的处理单元所属的组中的所述第一处理单元及所述第二处理单元中的每个处理单元中进行所述切换。
4.根据权利要求1所述的时钟提供方法，其中所述第一处理单元形成第一分区，并且所述第二处理单元形成第二分区。
5.根据权利要求1所述的时钟提供方法，其中所述第一处理单元中的每个处理单元分别形成不同的分区。
6.根据权利要求1所述的时钟提供方法，其中分别从所述第一处理单元及所述第二处理单元提供所述第一时钟提供单元及所述第二时钟提供单元。
7.根据权利要求1所述的时钟提供方法，其中所述第一时钟提供单元被设置在所述第一处理单元中的至少一个处理单元中，并且所述第二时钟提供单元被设置在所述第二处理单元中的至少一个处理单元中。
8.一种信息处理设备，包括：
提供时钟的第一时钟提供单元；
提供时钟的第二时钟提供单元；
第一组中的第一处理单元，被提供以来自所述第一时钟提供单元的作为主时钟的时钟，并且被提供以来自所述第二时钟提供单元的作为备用时钟的时钟；以及
第二组中的第二处理单元，被提供以来自所述第二时钟提供单元的作为主时钟的时钟，并且被提供以来自所述第一时钟提供单元的作为备用时钟的时钟；其中：
所述第一处理单元中的每个处理单元包括：检测电路，检测所述主时钟的异常；以及切换电路，在所述检测电路检测到所述主时钟的异常时将时钟从主时钟切换到备用时钟。
9.根据权利要求8所述的信息处理设备，其中所述多个处理单元中的任一处理单元都不同时属于所述第一组及所述第二组。
10.根据权利要求8所述的信息处理设备，其中所述第一处理单元形成第一分区，并且所述第二处理单元形成第二分区。
11.根据权利要求8所述的信息处理设备，其中所述第一处理单元中的每个处理单元形成不同的分区。
12.根据权利要求8所述的信息处理设备，其中分别从所述第一处理单元及所述第二处理单元提供所述第一时钟提供单元及所述第二时钟提供单元。
13.根据权利要求8所述的信息处理设备，其中所述第一时钟提供单元被设置在所述第一处理单元中的至少一个处理单元中，并且所述第二时钟提供单元被设置在所述第二处理单元中的至少一个处理单元中。
14.根据权利要求8所述的信息处理设备，其中所述第一处理单元中的每个处理单元包括：
多个处理器；以及
时钟驱动器，将从所述切换电路提供的时钟分配给所述多个处理器。
15.根据权利要求14所述的信息处理设备，还包括控制所述信息处理设备的管理单元，其中：
当所述检测电路检测到所述主时钟的异常时，所述检测电路向所述管理单元提供错误通知；并且
响应于所述错误通知，所述管理单元禁止所述时钟提供单元向所述第一处理单元提供所述主时钟，并且禁止所述时钟驱动器在所述第一处理单元中提供所述主时钟。
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