CN101540599A - 芯片中模拟开关控制电路 - Google Patents
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Abstract
本发明涉及一种芯片中模拟开关控制电路，包括：第一NMOS管、第一PMOS管；还包括：第二PMOS管、第三PMOS管、第四PMOS管；所述的第二PMOS管和第三PMOS管的栅极与第一PMOS管的栅极相接，所述的第二PMOS管和第三PMOS管的源极和衬底相连，并与第一PMOS管的衬底和第四PMOS管的漏极相接；第二PMOS管和第三PMOS管的漏极分别和第一PMOS管的源极和漏极相连；第四PMOS管的源极与VDD相接。与现有技术相比，本发明的有益效果是：使开关关断后的漏电路减低到了最小，使开关打开后的导通电阻最小，电阻的平坦度最好。
Description
技术领域
本发明涉及一种芯片，尤其涉及该芯片中开关控制电路。
背景技术
由图1可见：现有技术中CMOS开关由两部分组成，NMOS管N1和PMOS管P1，NMOS的开关是由栅极2的电压高低决定。工作中NMOS管N1栅极2拉到高电平VDD，NMOS管N1打开，栅极2拉到低电平GND，NMOS关断，PMOS管P1的栅极5拉到低电平GND，PMOS管P1打开，栅极5拉到高电平VDD，PMOS管关断。
由于采用P-衬底的CMOS工艺，所以NMOS管的衬底为P-4始终接地GND而PMOS管的衬底6是N阱，它的电压是浮动的.目前普遍的设计是接VDD或接它的源3端；如果接了它的源端，PMOS管的开启电压VTP会降低，相应的PMOS管的导道电阻会变小，这对开关导通是有利的；可是这样连接也带来一个问题.开关在关断时(5接VDD)由于1.3端电压的不确定，就有可能造成1端比3端电压高，这样的结果是1端到N阱6端的二极管就会导通形成通路，开关就无法关断；如果将6端接到1端，也会有同样的情况发生。另外一种线路结构就是将N阱6接VDD(图2)，这样在关断时就不会出现以上的漏电现象。但这样可能直接会产生另一个不好的效果：当开关导通时(5接GND)，由于N阱6接VDD，1脚和3脚的电压会从GND变化到VDD，这样就会使PMOS管的开启电压VTP由于衬底效应而增大，从而使PMOS管的导通电阻变大，且导通电阻变化范围也变大，从而影响电阻的平坦度。
发明内容
本发明需要解决的技术问题是提供了一种芯片中模拟开关控制电路，旨在解决上述问题；
为了解决上述技术问题，本发明是通过以下技术方案实现的：
本发明包括：第一NMOS管、第一PMOS管；还包括：第二PMOS管、第三PMOS管、第四PMOS管；所述的第二PMOS管和第三PMOS管的栅极与第一PMOS管的栅极相接，所述的第二PMOS管和第三PMOS管的源极和衬底相连，并与第一PMOS管的衬底和第四PMOS管的漏极相接；第二PMOS管和第三PMOS管的漏极分别和第一PMOS管的源极和漏极相连；第四PMOS管的源极与VDD相接。
与现有技术相比，本发明的有益效果是：使开关关断后的漏电路减低到了最小，使开关打开后的导通电阻最小，电阻的平坦度最好。
附图说明
图1是现有模拟开关一种线路示意图；
图2是现有模拟开关另一种线路示意图；
图3是本发明的线路示意图；
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细描述：
由图3可见：本发明包括：第一NMOS管、第一PMOS管；还包括：第二PMOS管、第三PMOS管、第四PMOS管；所述的第二PMOS管和第三PMOS管的栅极与第一PMOS管的栅极相接，所述的第二PMOS管和第三PMOS管的源极和衬底相连，并与第一PMOS管的衬底和第四PMOS管的漏极相接；第二PMOS管和第三PMOS管的漏极分别和第一PMOS管的源极和漏极相连；第四PMOS管的源极与VDD相接。
本发明在PMOS管P1的衬底6和PMOS的源、漏(1.3)间增加了两个PMOS管(P2.P3).同时将衬底和VDD间通过另外一个PMOS管P4连在一起。
本发明的工作原理：当PMOS管P1打开时即栅极5接低电压GND时.同时P2和P3也打开.这样P1的衬底和P1的源、漏(1.3)连在一起.从而消除了衬底效应.使导通电阻减小，并提高了导通电阻的平坦度，当开关关断时，即PMOS管P1的栅极5接高电平VDD时，P1、P2、P3都关断，同时P4打开，这样P1的N阱衬底通过P4被拉到VDD，这样当1.3脚的电压在GND到VDD间变化时，P1的衬底始终接高电压VDD，这样就避免了PMOS管P1衬底的漏电流，使开关关断后的漏电路减低到了最小。
Claims (1)
1.一种芯片中模拟开关控制电路，包括：第一NMOS管、第一PMOS管；还包括：第二PMOS管、第三PMOS管、第四PMOS管；其特征在于：所述的第二PMOS管和第三PMOS管的栅极与第一PMOS管的栅极相接，所述的第二PMOS管和第三PMOS管的源极和衬底相连，并与第一PMOS管的衬底和第四PMOS管的漏极相接；第二PMOS管和第三PMOS管的漏极分别和第一PMOS管的源极和漏极相连；第四PMOS管的源极与VDD相接。
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Publications (1)
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090923 |