CN101425329B - 半导体存储装置 - Google Patents

Abstract

本发明公开了一种半导体存储装置。设有：连接在存储器阵列(1)的数据线DL、XDL上的数据线用读出放大器/写入缓冲器(6)、连接在虚设存储器阵列(2)的虚设数据线DDL、XDDL上的数据线用读出放大器控制信号生成逻辑电路。利用该逻辑电路(7)的输出信号来启动读出放大器(6)。因此，在动态随机存取存储器(DRAM)那样的利用位线将动态数据放大并读出的半导体存储装置中，能够实现高速的存取，且很容易地就能够实现各种存储器规格。

Description

半导体存储装置

技术领域

本发明涉及一种包括动态随机存取存储器(DRAM)等的半导体存储装置。

背景技术

近年来的半导体存储装置的高速化成了重要的课题，特别是用在系统LSI中的混载存储器的高速化成了重要的课题。利用复制电路从理论上决定在读出放大器中将从存储单元读出的位线上的数据加以放大的时刻的技术，就是解决该技术问题的一种手段。借助该技术能够将时刻容限最佳化，同时还能够应付外部条件、工艺偏差等的影响。

图15示出了现有的DRAM的含有复制电路的电路结构。在该电路结构中包括：分别由一个晶体管和一个电容器构成的存储单元MC、字线WL0、WL1、位线对BL0～BLn/XBL0～XBLn、将该位线对BL0～BLn/XBL0～XBLn的数据加以放大的读出放大器SA0～SAn、虚设存储单元DMC、虚设字线DWL、虚设位线对DBL/XDBL、检测该虚设位线对DBL/XDBL的数据并产生信号的数据检测电路201、用以启动读出放大器SA0～SAn的SA控制信号产生电路202(参考例如专利文献1)。

利用图16的时序图来说明按上述构成的现有半导体存储装置的核心动作。首先，若对DRAM有访问要求，选择字线WLO便被激活，来自存储单元的电荷被转送给位线BL0～BLn。因为此时虚设字线DWL也同时被激活，所以电荷同样被转送给虚设位线DBL。该电荷转送动作会导致虚设位线DBL的电位电平变化，若该变化值超过数据检测电路201的阈值，SA控制信号产生电路202便被激活，而产生SA控制信号SEN。读出放大器SA由该信号启动，也就能够将位线对BL/XBL放大到所希望的电位。

因为通过这样利用虚设存储单元从理论上决定直到位线数据被放大的时刻，能够消除电路的误动作，并实现时刻的最佳化，所以能够使时刻动作高速化。

专利文献1：日本公开专利公报特开平6-176568号公报

发明内容

但是，现有的结构下的问题是，在利用电荷检测电平的时候，若电位变化量不超过阈值，就不能够进行正确的电路动作。特别是，在象存储单元那样容量很微小的情况下，受到工艺偏差、漏电流等的影响上述问题就是不可忽视的了。

当已设定的阈值超过了例如晶体管的阈值的时候，和从存储单元体现到位线的电位变化相比，一般情况下将成为非常大的电位。例如，为了使虚设存储单元的电荷量减少、使位线的寄生电容减少等，就需要使平面布置结构与通常的存储单元阵列有很大的差异。若如此，则作为复制电路很难生成启动读出放大器的正确时刻。这也是问题。

在利用基准电位等读出微小的电位差的情况下，进行电路设计必须保证该设计能够应对工艺偏差、外部条件的基准电位。为布置基准电路留出额外量的面积。这也是问题。

在象DRAM那样的需要进行1)电荷读出操作、2)传感、重新保存操作、3)预充电操作这三种存储单元操作的电路结构下，就是仅使电荷读出操作高速化，也不会对存储单元整体的操作的高速化有什么大的效果，同样对存取的高速化也不会有什么大的效果。

例如，在静态随机存取存储器(SRAM)的电路结构下，是通过将电流转送给位线来读出数据。但，DRAM与SRAM不同，DRAM是在电容器用电荷来存储数据，连接在一条位线上的存储单元的数量受存储单元的电容和位线的寄生电容的电容比、读出放大器的灵敏度限制，所以，在通过自由地改变连接在位线上的存储单元的数量，亦即，字线的条数，来将存储器容量整队展开(line up)的时候(例如，字线条数16～512条、位线条数512条的情况下，能够将存储器容量在8KB～256KB之间进行多种多样的展开)，即使折衷考虑利用复制电路生成对应于存储器容量的最佳读出放大器启动时刻这一做法和复制电路的面积额外量，也没有希望收到太大的效果。

而且，象混载存储器，特别是象混载DRAM那样，存储器容量大、且需要有各种各样的规格展开的情况下，无论从电路动作的稳定性还是从电路面积的缩小来看，不改变连接在位线上的存储单元数量，而改变含有位线的存储器阵列的数量来实现的话，要比改变连接在位线上的存储单元数量更有效。因此，与从理论上决定将位线放大的读出放大器的启动时刻相比，从理论上决定对布线长度、电荷随着存储器容量发生很大变化的数据线加以放大的读出放大器的启动时刻，才不仅是实现高速化的重要课题，也是能够容易地实现各种存储器规格的重要课题。

本发明正是为解决上述问题而研究开发出来的，其目的在于：提供一种通过从理论上决定对根据存储器容量而变化且从存取时间来看负荷最重的数据线进行放大的读出放大器的启动时刻，来实现高速的存取，缩短存取时间，并且能够很容易地实现各种存储器规格的半导体存储装置。

为解决上述问题，本发明的半导体存储装置，包括：存储单元、与所述存储单元相连接的字线与位线、与所述位线连接的第一读出放大器、虚设存储单元、与所述虚设存储单元连接的虚设位线、与所述虚设位线连接的第二读出放大器、与所述第一读出放大器连接的数据线、与所述数据线连接的第三读出放大器、与所述第二读出放大器连接的虚设数据线、以及与所述虚设数据线连接的逻辑电路。所述逻辑电路的输出信号是启动所述第三读出放大器的输入信号。

所述逻辑电路，将利用所述虚设数据线上的电位检测到在对读出到所述虚设位线的动态数据加以放大的所述第二读出放大器中生成的静态数据超过了晶体管的导通/截止电位并输出的信号，作为启动所述第三读出放大器的输入信号。

这样一来，在生成利用在第二读出放大器放大且被转送的虚设数据线上的电位电平来将数据线加以放大的第三读出放大器的时刻的复制电路结构下，能够生成在每一个存储器容量下负荷都会变化很大的数据线的最佳转送时刻。

在利用第二读出放大器使电流流入虚设数据线，并在逻辑电路检测该电流的结构下，不会发生超过检测电路的阈值那样的电路动作不良现象，虚设电路部分的平面布置结构也不会有很大的变化，因此，不会被工艺上的偏差、外部条件等所左右。

因为连接在虚设存储单元上的字线、连接在存储单元上的字线是同一条布线，所以不需要设定一个复制电路的面积额外量，同时，因为借助从物理上与已经被存取的存储单元很近的地方进行启动来生成时刻，所以能够使时刻误差很小。

虚设存储单元与含有字线驱动器的行译码器相邻而设，具有调节逻辑电路的输出时刻的延迟电路，这样一来，通过最早生成第三读出放大器的启动时刻，便能够实现存取高速化，同时，因为能够利用该延迟电路对第三读出放大器的启动时刻进行微调整，所以能够防止由于时刻过早引起的误动作。

在利用开关将两个以上的第二读出放大器连接在虚设数据线上的结构下，当逻辑电路的阈值大小和第三读出放大器的阈值大小是例如4∶1的时候，将4个第二读出放大器连接起来，便能够实现第三读出放大器的最佳启动时刻。

包括具有取两条以上的虚设数据线的逻辑和的功能的逻辑电路，两条以上的虚设数据线的数据是相同的逻辑值。这样一来，通过利用虚设数据线的逻辑和产生第三读出放大器的启动时刻，则即使错误信号被转送给虚设数据线，也不会发生不生成第三读出放大器的启动时刻信号那样的不良现象。

通过采用冗余结构，当字线、连接在字线上的存储单元或者虚设存储单元存在不良的时候，也能够通过置换为冗余字线这一做法来拯救存储器。

具有将虚设存储单元的数据读出到外部的器件，这样便能够判断数据线所用的复制电路良否。

如上所述，根据本发明，能够提供一种通过从理论上决定对随着存储器容量而变化且从存取时间来看负荷最重的数据线进行放大的读出放大器的启动时刻，来实现高速的存取，缩短存取时间，并且能够很容易地实现各种存储器规格的半导体存储装置。

附图的简单说明

图1是显示本发明第一实施方式的半导体存储装置的主要结构的方框图。

图2是显示图1中的存储器阵列、虚设存储器阵列以及行译码器的具体电路结构的方框图。

图3是显示图1中的数据线用读出放大器/写入缓冲器的具体电路结构的电路图。

图4是显示图1中的数据线用读出放大器控制信号生成逻辑电路的具体电路结构的电路图。

图5是显示图1中的半导体存储装置的数据读出操作的时序图。

图6是显示图4的数据线用读出放大器控制信号生成逻辑电路的变形例的电路图。

图7是显示图2中的虚设存储器阵列的变形例的方框图。

图8是显示图2中的虚设存储器阵列的其它变形例的方框图。

图9是显示本发明的第一实施方式的变形例中的半导体存储装置的主要结构的方框图。

图10是显示图9中的数据线用读出放大器控制生成逻辑电路的具体电路结构的电路图。

图11是显示本发明的第二实施方式中的半导体存储装置的存储器阵列、虚设存储器阵列以及行译码器的具体电路结构的方框图。

图12是显示本发明的第三实施方式中的半导体存储装置的数据写入操作的时序图。

图13是本发明的第三实施方式的变形例中的半导体存储装置的主要结构的方框图。

图14是显示本发明的第四实施方式中的半导体存储装置的主要结构的方框图。

图15是显示现有的半导体存储装置的主要结构的方框图。

图16是显示图15的半导体存储装置的电路动作的时序图。

具体实施方式

参考附图，对本发明的最佳实施方式进行说明。

(第一实施方式)

图1是显示本发明第一实施方式的半导体存储装置的主要结构的方框图。在图1中，1是存储器阵列，包括：由一个晶体管和一个电容器构成的存储单元、连接在该存储单元上的字线与位线、及连接在该位线上的读出放大器。2是虚设存储器阵列，包括：由一个晶体管和一个电容器构成的虚设存储单元(可以是与由一个晶体管和一个电容器构成的上述存储单元一样的电路结构，也可以是与上述存储单元不一样的电路结构)、连接在该虚设存储单元上的字线与虚设位线、及连接在该虚设位线上的读出放大器。3是选择连接在存储单元和虚设存储单元上的字线并将它激活的行译码器。4是预充电电路，对用来向存储单元1进行数据存取的数据线对DL<m:0>/XDL<m:0>进行预充电。5是预充电电路，对用来向虚设存储单元2进行数据存取的虚设数据线对DDL/XDDL进行预充电。6是包括将数据写入数据线对DL<m:0>/XDL<m:0>时的写入缓冲器和将数据读出时进行放大的数据线用读出放大器的电路块(数据线用读出放大器/写入缓冲器)。7是数据线用读出放大器控制信号生成逻辑电路，当虚设数据线DDL的电位超过某一阈值时，便生成用以将数据线用读出放大器61激活的信号。8是用以控制存储器动作的控制电路。

图2示出了图1中的存储器阵列1、虚设存储器阵列2以及行译码器3的具体电路结构。这里，连接在存储器阵列1的位线上的存储单元、连接在虚设存储器阵列2的虚设位线上的虚设存储单元的个数，是由单元电容与位线或者虚设位线的寄生电容之电容比、读出放大器的灵敏度以及存储器所要求的速度决定出的个数。

图3示出了数据线用读出放大器/写入缓冲器6的具体电路结构。在图3中，61是数据线用读出放大器，62是写入缓冲器。

图4示出了数据用读出放大器控制信号生成逻辑电路7。在图4中，71是“或非”电路，72是虚设用写入缓冲器。

利用图5的时序图，对按照上述构成的半导体存储装置的虚设存储单元的复制电路的工作情况进行说明。首先，当对存储器有读出要求时，在控制电路8中生成读出操作基准信号REA，来将输入地址信号传送给行译码器3，选择字线WL0被该译码信号激活。这样一来，数据便从存储单元MC转送给位线BL。同时，数据从虚设存储单元DMC转送给虚设位线DBL。由此被预充电到电源电压VDD(或者高电平)的1/2的虚设位线DBL的电位朝着低电平方向上升虚设位线BL的寄生电容和虚设存储单元DMC的单元电容比那么大。同时，也生成周边电路读出操作基准信号RE。

接下来，在为了转送来自存储单元MC和虚设存储单元DMC的电荷，延迟了所规定的时间之后，把连接在位线BL/XBL及虚设位线DBL/XDBL上的读出放大器SA0～SAn及DSA0、DSA1激活的信号SEN成为高电平而被激活。这样一来，位线BL/XBL便分别被放大到高电平或者低电平。同时，虚设位线DBL被放大到低电平。另外，因为读出放大器SA0～SAn和DSA0、DSA1消除了工艺图案的均等化、位线和虚设位线的传感操作时刻的偏差，所以可以使用同一个电路的读出放大器。读出放大器SA0～SAn及DSA0、DSA1可以使用电路结构不同的读出放大器，这是无需再议的了。

用来将位线BL/XBL和虚设位线DBL/XDBL的数据转送给被预充电到电源电压VDD的数据线DL/XDL、虚设数据线DDL/XDDL的列开关信号CS0变为高电平而被激活，因此，来自位线BL/XBL的所希望的数据转送给了数据线DL/XDL，虚设位线DBL的低电平数据转送给了虚设数据线DDL，由读出放大器DSA0放大了的低电平数据，在规定时间过后，使虚设数据线DDL成为1/2VDD的电位。因为虚设数据线DDL连接在数据用读出放大器控制信号生成逻辑电路7的“非或”电路71的一个输入上，连接在该输入信号上的CMOS晶体管的导通/截止电平是1/2VDD(换句话说，CMOS晶体管的输出逻辑翻转)，而且，“非或”电路71的另一个输入成为周边电路读出操作基准信号RE的高电平信号的翻转信号。所以，数据用读出放大器控制信号生成逻辑电路7的输出信号DACNT变位高电平，复制电路操作结束。

接下来，因为信号DACNT变为高电平，所以数据线用读出放大器61被激活，数据线DL/XDL的数据被放大，结果是，分别成为高电平和低电平。被放大的数据线DL的数据通过缓冲电路被转送给输出D O，来进行读出操作。

最后，读出操作基准信号REA和周边电路读出操作基准信号RE在一定期间过后，变为低电平，从而成为存储器的内部电路为下一个操作做好了准备的备用状态。

如上所述，在电荷转送带来的电位变化没有超过阈值的情况下，所希望的操作不会进行第二次了，而且，用以对负荷电容已固定不变的位线的数据进行放大的读出放大器的启动时刻，使用例如晶体管延迟电路那样的规定延迟时间，使用读出放大器借助电流转送数据，这样一定时间过后，一定会得到所希望的电位。在负荷电容由于存储器容量而变化很大的情况下，通过使用由基本上是复制了存储单元、位线、读出放大器、列开关以及数据线的虚设位线、读出放大器、列开关、虚设数据线以及“非或”电路那样的简单电平检测电路构成的复制电路的输出信号，则在例如存储器容量变小的情况下，也就是说，数据线变短，电路负荷变轻的情况下，虚设数据线达到1/2VDD的电位的时间变短，因此，数据线用读出放大器的启动变快，所以能够高速地输出数据，也就是说，能够实现存取的高速化。例如，在存储器容量变大的情况下，也就是说，数据线负荷变重的情况下，为了将数据线放大，规定的时间变长，所以借助使用了容易受到工艺偏差、外部条件影响的延迟电路的时刻生成电路，就能够实现稳定且高速的数据线读出放大器启动，是一有效的手段。

另外，在图4中，使用了“非或”电路71，但只要是CMOS晶体管的导通/截止功能等靠简单的电路操作就能够实现的电路结构都可以使用。这是当然的事情。而且，与此不同，虚设数据线上再追加上具有与数据线用读出放大器61一样的负荷晶体管的结构，对时刻最佳化是非常重要的。

通过让存储单元和虚设存储单元由一个晶体管和一个电容器构成，对所累积的数据是动态数据时的高速化就是很有效的。但是，只要是在存储单元中累积有动态数据的结构即可，例如可以由两个晶体管和两个电容器构成等。

通过使连接在存储单元和虚设存储单元的字线共用同一条字线，则无需重新构成用于复制电路的虚设字线。所以，能够使电路面积减小，同时，因为是同一字线，所以能够在相同的时刻将存储单元与虚设存储单元的存取晶体管的栅极激活，从而使数据被转送给位线与虚设位线的时刻为同一时刻。也就是说，作为复制电路的操作时刻成为最佳的时刻。对电容器单元所需要的刷新进行说明的话，因为连接在同一字线上，所以，在将存储单元刷新的同时，也能够将虚设存储单元刷新。结果是，因为虚设存储单元不需要仅为了它的特别的刷新操作，所以仅有虚设存储单元不需要特别的刷新，所以使连接在存储单元和虚设存储单元的字线共用同一条字线是一个有效的手段。另外，还可以是存储单元和虚设存储单元连接在不同的字线上的结构，这是当然的事情。

位线和虚设位线、数据线和虚设数据线分别是平行设置的，所以与位线和虚设位线、数据线和虚设数据线垂直布置的情况相比，能够使虚设数据线的负荷和数据线的负荷相等。于是，由包括虚设数据线的复制电路生成时刻能够使数据线的放大时刻最佳化，因此分别平行设置位线和虚设位线、数据线和虚设数据线便是有效的。另外，在该说明书中，说到了位线和数据线的关系，但只要是成为静态数据后的复制电路结构，即使通过开关与位线连接的数据线，通过开关与该数据线连接的数据线的复制电路结构也是可以的。

如图1所示，在虚设存储器阵列2与行译码器3相邻而设的情况下，通过包括对数据用读出放大器控制信号生成逻辑电路7的输出信号DACNT的输出时刻进行调节的延迟电路，则与虚设存储单元在此以外的地方相比，例如，虚设存储单元在离开行译码器3最远的地方的情况相比，电路动作成为最快的动作，所以能够使到输出为止的时刻最快。因此，对存储器的高速化很有效。而且，作为输出时刻过早时的防止出现误动作的对策，布置上对时刻进行微调节的延迟电路最有效。另外，因为无需更换掩模等，利用保险丝、非易失性存储器等该延迟电路便能够进行调节，所以从这一方面来考虑，也是一很有效的手段。

通过让虚设存储单元的相邻电容器相接在一起，则读出到位线上的电荷量就增加。因此，能够实现稳定的读出放大器操作。因此，作为复制电路的动作保证是很有效的。另外，当然了，只要是虚设存储单元的电容器比存储单元的电容器大的结构即可。在利用电容器的电极短路实现的情况下，也可以构成新的电容器。

如图1所示，通过布置数量相同的存储器阵列1和虚设存储器阵列2，则能够从符合具有已选出的字线的物理上的各个阵列的位置的场所启动复制电路，所以是生成最佳时刻的有效手段。而且，通过让存储器阵列1和虚设存储器阵列2共用字线，则虚设存储单元与存储单元数据就被从所选择字线读出，从而能够生成最佳的时刻。再就是，若使其成为仅在例如一处布置虚设存储器阵列2的结构，就能够消除时刻最佳化的障碍，还能够消除由于存储单元的图案不均衡所引起的工艺偏差，而且，没有虚设存储器阵列的地方被无用空间化，也就将面积的额外量给消除了。

使虚设存储单元由一个晶体管构成，将晶体管的源极节点连接在电源上，这样一来，便无需考虑虚设存储单元中的电容器的缺陷问题，而且，也不需要向虚设存储单元写入读出时所需要的数据，所以是有效的手段。另外，这里是由一个晶体管来构成虚设存储单元，但由两个以上的晶体管构成虚设存储单元也是可以的，无需再议。

如图6所示，逻辑电路7的输出一侧包括锁存电路73，因此，即使连接在虚设读出放大器上的列开关断开，在高电平期间，周边电路读出操作基准信号RE在高电平期间也能够将输出数据锁存，所以是有效的手段。

接下来，利用图7对利用开关将两个以上的读出放大器连接在虚设数据线上的结构进行说明。如图7所示，连接在虚设数据线DDL/XDDL上的两个读出放大器DSA0和DSA1，是经由栅极分别由控制信号DCS控制的N沟道型晶体管20、21、22、23连接起来的结构。因此，与存储单元的数据线DL/XDLX相比，虚设存储单元的虚设数据线DDL/XDDL能够用2倍的速度读出数据。结果是，当在数据线用读出放大器61放大数据线DL/XDL所需要的电位差与数据用读出放大器控制信号生成逻辑电路7的“非或”电路71的接通/截止所需要的电位差是1∶2的情况下，能够使复制电路的数据线用读出放大器启动信号的生成时刻和数据线用读出放大器61的放大用的时刻等价，所以是有效的手段。

使其成为读出放大器的列开关的控制信号和虚设读出放大器的列开关的控制信号不同的结构，于是，读出放大器的列开关便能够与列译码输入无关地进行控制，所以很容易将多个虚设读出放大器连接到一条虚设数据线上。即使虚设读出放大器的数量变化，也不会影响读出放大器的列开关的驱动时刻、驱动能力等，因此是有效的。

接着，利用图8来说明虚设数据线不是互补线，与虚设数据线相邻布置的布线是电源线的结构。如图8所示，虚设数据线DDL通过栅极由列开关信号CS0和CS1驱动的N沟道型晶体管20、21连接在读出放大器DSA0和DSA1上。连接在一个读出放大器DSA0和DSA1上的N沟道晶体管22、23使栅极成为VSS电源，使源极开放(不连接)。在该结构下，因为虚设数据线的互补的一方是VSS电源线，所以不仅对复制电路动作所需要的虚设数据线的读出操作具有遮蔽效果，通过使负荷重的虚设数据线成为一条，还有希望使所消耗的电流减少。另外，说明的是VSS电源线，当然VDD电源线也是可以的。在使用VDD线的情况下，可以采取连接在晶体管的源极节点上，使栅极节点与VSS电源相连接等手段。

另外，将以上各种方式组合起来以后，便能够收到进一步良好的效果。这是当然的事情。

(第一实施方式的变形例)

图9是显示本发明的第一实施方式的变形例中的半导体存储装置的主要结构的方框图。特别是，数据用读出放大器控制信号生成逻辑电路9与第一实施方式中的不同，具体电路结构示于图10。在图10中，91是“非或”电路组，92是虚设用写入缓冲器组，93是“或”电路，将多条虚设数据线DDL<0>～DDL<n>的逻辑和作为数据线用读出放大器61的控制信号DACNT。

根据该变形例，通过取多条虚设数据线的逻辑和，则即使虚设存储单元有一个出现了不良现象，也能够将来自剩余的虚设数据线的数据转送给数据用读出放大器控制信号生成逻辑电路9，所以是能够实现所希望的复制电路的动作的有效手段。通常情况下，能够折衷考虑工艺上缺陷的发生率和电路面积的额外量的关系来决定该虚设数据线的数量。而且，两条以上的虚设数据线的数据是完全相同的逻辑值，这是当然的事情。

另外，将该实施方式和第一实施方式组合起来以后，便能够收到进一步良好的效果。这是当然的事情。

(第二实施方式)

图11是显示本发明的第二实施方式中的半导体存储装置的主要结构的方框图。在图11中，10、11分别是包括冗余字线RWL0的存储器阵列，和虚设存储器阵列。12是包括当存储器阵列10和虚设存储器阵列11有了缺陷的时候，能够切换到冗余字线的冗余译码电路的行译码器。

在按上述构成的半导体存储装置中，当连接在存储器阵列10的WL0上的存储单元有了缺陷的时候，例如指定利用保险丝功能等冗余的字线的地址，若存取正好击中了缺陷字线WL0，则由冗余译码电路进行切换到去存取虚设冗余字线RWL0那样的控制，来将数据从冗余存储单元转送给位线BL。这样便能够挽救缺陷单元。

同样，在连接在虚设存储器阵列11的WL0的虚设存储单元有了缺陷的情况下，则由冗余译码电路进行切换到去存取虚设冗余字线RWL0那样的控制，所以也能够挽救虚设存储单元11。

这样一来，通过将目前所存在的包括冗余存储单元及冗余字线的冗余电路应用到虚设存储器阵列中，就是虚设存储单元有了缺陷，也能够拯救它，所以不仅能够实现复制电路的稳定，还能够借助冗余存储单元的设置来有效地利用虚设存储器阵列内的无用空间。因此，是有效的手段。

另外，将该实施方式和第一实施方式及第一实施方式的变形例组合起来以后，便能够收到进一步良好的效果。这是当然的事情。

(第三实施方式)

接下来，对本发明的第三实施方式进行说明。本实施方式的半导体存储装置的主要结构如图1到图4所示，参考图12的时序图，来说明对虚设存储器阵列的数据写入操作。

首先，当对存储器有写入要求时，在控制电路8中生成写入操作基准信号WEA，生成周边电路写入操作基准信号WE。这样一来，数据输入信号DI便被写入缓冲器6驱动，将数据转送给数据线DL/XDL。同时，由数据用读出放大器控制信号生成逻辑电路7的写入缓冲器72虚设输入信号DDI转送给虚设数据线DDL/XDDL。输入地址信号由写入操作基准信号WEA传送给行译码器3，选择字线WL0被译码信号激活。之后，从连接在所选择的字线WL0上的存储单元和虚设存储单元读出到位线对BL/XBL和虚设位线DBL/XDBL上的数据由读出放大器激活信号SEN放大。接下来，驱动将数据线和读出放大器、虚设数据线与读出放大器连接起来的N沟道型晶体管的栅极的列开关信号CS0被激活，来将数据线DL/XDL上的数据通过读出放大器写入存储单元。同样，虚设数据线DDL/XDDL的数据也通过读出放大器被写入虚设存储单元。

最后，写入操作基准信号WEA和周边电路写入操作基准信号WE在一定期间过后，变为低电平，从而成为存储器的内部电路为下一个操作做好了准备的备用状态。

如上所述，使其具有以下功能，即，当来了写入要求时，将所希望的数据写入存储单元，同时，将所希望的数据写入虚设存储单元中，这样一来，就能够使从虚设存储单元到虚设位线、读出放大器以及虚设数据线的数据成为所希望的数据值。因此是有效的手段。因为在向存储单元写入的同时，进行虚设存储单元的初始化或者所希望的数据写入，所以是一个将电路的过份动作消除的有效手段。

连接在虚设数据线DDL/XDDL的写入缓冲器72的输入信号DDI连接在VDD电源或者接地电位上，这样做以后，在不将新的输入信号追加到存储器的情况下，便能够视写入要求，将固定数据写入连接在所希望的地址上的虚设存储单元中，因此，从减少存储器的引脚的数量的角度来看，也是有效的。

能够从外部改变连接在虚设数据线DDL/XDDL上的写入缓冲器72的输入信号DDI的逻辑值，而且，即使改变输入信号DDI的逻辑电平，也可以使数据用读出放大器控制信号生成逻辑电路7的输出信号DACNT激活时的逻辑电平不变。虽然未示，使其具有例如由选择电路对一个反相器制作两条信号路径，用输入信号DDI的电位电平切换的功能，所以能够消除由于工艺条件、外部条件等引起的虚设存储单元的读出操作的不均衡(例如，与高电平相比，低电平容易读出等)；通过同一到例如容易读出的数据值，便能够实现包括虚设存储单元的复制电路的稳定动作。

使其具有将所有的字线、连接在所有的虚设存储单元上的读出放大器、连接在所有的虚设存储单元上的读出放大器以及虚设数据线连接起来的开关被激活的功能，复制电路动作所希望的数据便被一并写入虚设存储单元。因此，例如在存储器的初始排序时、备用模式等的空余时间内能够有效地进行。通过将该功能设定为模式设定功能，在已被模式设定的一并写入操作时以外的时间内，例如使用以写入虚设数据线的写入缓冲器停止工作，则在向存储器进行正常的写入要求时，对包括虚设数据线的虚设存储单元的写入操作便受到了限制，因此收到了能够使消费电流减少的效果。因为无需和通常动作同时进行，所以例如使工作频率充分地慢，以一定的容限来进行向虚设存储单元的写入操作，便能够实现复制电路的闻稳定工作。

另外，将该实施方式和所述各个实施方式组合起来以后，便能够收到进一步良好的效果。这是当然的事情。

(第三实施方式的变形例)

图13是本发明的第三实施方式的变形例中的半导体存储装置的主要结构的方框图。下面，来说明将数据写入按图13构成的半导体存储装置的存储器阵列101中所设置的虚设存储器阵列102中的数据写入操作。

利用来自外部的控制信号CNT在模式寄存器111规定对虚设存储单元阵列102的数据写入操作的旗标I NT被激活。写入缓冲器110被激活以后，便将虚设数据线输入信号DDI转送给虚设数据线DDL。在选择电路112中，因为旗标I NT是高电平，所以选择了一定周期下重复高电平与低电平的输入信号DCLK，使刷新计数器113的计数逐渐增多。由该刷新计数113的增多操作选择出的地址信号在行译码器103中被译码，所以，进行的就是与刷新时一样，所有的字线被依序选择的动作。与该字线动作一样，连接在选择字线上的读出放大器也被激活，虽然未示，将连接在虚设存储器阵列102上的读出放大器和虚设数据线DDL连接起来的开关中连接在被选择的读出放大器上的开关也被激活，这样便能够将所希望的数据写入虚设存储器阵列102。该动作一直继续到刷新计数器113返回到最初的值，便能够完成对虚设存储器阵列102的所有数据写入。

针对通常的刷新要求，因为旗标INT处于非激活状态，所以是接收刷新命令信号REF，刷新计数器113工作的结构。

如上所述，利用既存的存储器电路，不需要象对虚设存储器阵列102进行一并写入操作那样的让瞬间大电流流动的操作，且能够在与通常操作不同的时刻进行虚设存储器阵列102的初始化，同时，能够同时实现存储器阵列101和虚设存储器阵列102的刷新操作，所以能够实现从电路动作、消费电流以及电路面积上来看都非常合适的电路。

另外，作为一例，说明的是，借助利用模式寄存器111的模式设定拹决定虚设存储器阵列102的写入操作的情况，但只要是能够实现对利用了刷新计数器113的虚设存储器阵列102的写入操作的电路结构，什么样的电路结构都可以。

(第四实施方式)

图14是显示本发明的第四实施方式的变形例中的半导体存储装置的主要结构的方框图。在图14中，13是输出选择电路，在该电路结构下，能够利用模式选择信号MODE，将测试时的输出信号PDO切换为来自存储单元的数据输出DO的测试输出、和数据用读出放大器控制信号生成逻辑电路7的输出信号DDO并将它们输出。

对按上述构成的半导体存储装置的虚设存储单元的数据读出操作进行说明。

若在图5所示的复制电路动作下信号DANCT成为高电平，则如图4所示，数据用读出放大器控制信号生成逻辑电路7的另一个输出信号DDO也成为高电平。若此时模式选择信号MODE是高电平，则高电平的数据输出给了输出信号PDO。

当模式选择信号MODE是低电平的时候，来自存储单元的输出信号DO被输出给测试输出信号PDO。这样，便能够对数据用读出放大器控制信号生成逻辑电路7的输出DDO的输出与否进行切换。

如上所述，通过利用模式来选择存储器的测试结果便具有了将虚设存储单元的数据输出到外部的手段，所以能够对包括虚设存储单元的复制电路的缺陷进行检查。结果是，不仅能够确定存储单元的不良地方，还能够确定虚设存储单元的不良地方，还能够实施冗余救济那样的存储器救济措施。

另外，说明的是，数据用读出放大器控制信号生成逻辑电路7的输出DDO经由选择信号原样输出的情况，但只要是根据锁存输出DDO的结构来得到稳定的外部输出结果的电路结构即可。

在数据用读出放大器控制信号生成逻辑电路7的输出DDO是多个的情况下，通过使用数据输出的一部分或者全部路径，则无需为确认虚设存储单元的数据而使用测试时的通常输出端子来特别地增加输出端子，便能够读出来自虚设存储单元的数据。因此，从减少存储器的端子数量、电路面积来看，都是有效的手段。

使数据线和虚设数据线分别具有预充电电路，使数据线的预充电电位和虚设数据线的预充电电位不同。一个例子是这样的，设虚设数据线的预充电电位是VDD电位，利用晶体管的导通/截止特性来生成对数据线进行放大的读出放大器的启动时刻，使数据线的预充电电位为1/2VDD电位，这样一来，与VDD预充电电位相比，能够将存储器中的很多数据线所消费的电力抑制在1/2。结果是，对存储器的低功耗来说是一个有效的手段。

另外，将该实施方式和上述各个实施方式组合起来以后，便能够收到进一步良好的效果。这是当然的事情。

本发明所涉及的半导体存储装置，通过从理论上决定对根据存储器容量而变化且从存取时间来看负荷最重的数据线进行放大的读出放大器的启动时刻，具有能够实现高速的存取，且能够很容易地实现各种存储器规格的效果，对将安装有数量大且规格多的存储器的系统LSI等很有用。

Claims (27)

1.一种半导体存储装置，其特征在于：

包括：

存储单元、

与所述存储单元相连接的字线与位线、

与所述位线连接的第一读出放大器、

虚设存储单元、

与所述虚设存储单元连接的虚设位线、

与所述虚设位线连接的第二读出放大器、

与所述第一读出放大器连接的数据线、

与所述数据线连接的第一预充电电路、

与所述第一预充电电路连接的第三读出放大器、

与所述第二读出放大器连接的虚设数据线、

与所述虚设数据线连接的第二预充电电路、以及

与所述第二预充电电路连接的逻辑电路，

所述逻辑电路的输出信号是启动所述第三读出放大器的输入信号。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述逻辑电路，将利用所述虚设数据线上的电位检测到在对读出到所述虚设位线的动态数据加以放大的所述第二读出放大器中生成的静态数据超过了晶体管的导通/截止电位并输出的信号，作为启动所述第三读出放大器的输入信号。

3.根据权利要求1所述的半导体存储装置，其特征在于：

在所述逻辑电路的输出一侧包括锁存电路。

4.根据权利要求1所述的半导体存储装置，其特征在于：

包括：根据所述逻辑电路的输出信号的逻辑值对成为所述逻辑电路的输入的虚设数据线的信号进行锁存的器件。

5.根据权利要求1所述的半导体存储装置，其特征在于：

所述存储单元由一个晶体管和一个电容器构成，所述虚设存储单元由一个晶体管和一个电容器构成。

6.根据权利要求1所述的半导体存储装置，其特征在于：

与所述虚设存储单元连接的字线和与所述存储单元连接的字线是同一条布线。

7.根据权利要求1所述的半导体存储装置，其特征在于：

所述位线与所述虚设位线相互平行地布置，所述数据线与所述虚设数据线相互平行地布置。

8.根据权利要求1所述的半导体存储装置，其特征在于：

所述虚设存储单元与含有字驱动器的行译码器相邻而设，所述半导体存储装置具有对所述逻辑电路的输出时刻进行调节的延迟电路。

9.根据权利要求1所述的半导体存储装置，其特征在于：

所述虚设存储单元的相邻电容器接在一起。

10.根据权利要求1所述的半导体存储装置，其特征在于：

给每个包括所述存储单元、所述字线、所述位线以及所述第一读出放大器的存储器阵列，设置了一个包括所述虚设存储单元、所述虚设位线以及所述第二读出放大器的虚设存储器阵列。

11.根据权利要求1所述的半导体存储装置，其特征在于：

所述虚设存储单元由一个晶体管构成，该晶体管的源极节点连接在电源上。

12.根据权利要求1所述的半导体存储装置，其特征在于：

所具有的结构是，两个以上的所述第二读出放大器通过开关连接在所述虚设数据线上。

13.根据权利要求12所述的半导体存储装置，其特征在于：

将所述数据线和所述第一读出放大器连接起来的开关的控制信号与将所述虚设数据线和所述第二读出放大器连接起来的开关的控制信号不同。

14.根据权利要求1所述的半导体存储装置，其特征在于：

所述虚设数据线不是互补线，与所述虚设数据线相邻的布线是电源线。

15.根据权利要求1所述的半导体存储装置，其特征在于：

所述逻辑电路具有取两条以上的所述虚设数据线的逻辑和的功能。

16.根据权利要求15所述的半导体存储装置，其特征在于：

所述两条以上的虚设数据线的数据是相同的逻辑值。

17.根据权利要求1所述的半导体存储装置，其特征在于：

进一步包括：

冗余存储单元、

连接在所述冗余存储单元上的冗余字线、

连接在所述冗余存储单元上的位线、

冗余虚设存储单元、以及

连接在所述冗余虚设存储单元上的虚设位线。

18.根据权利要求17所述的半导体存储装置，其特征在于：

所述逻辑电路，将利用所述虚设数据线上的电位检测到在所述冗余虚设存储单元的动态数据加以放大的所述第二读出放大器中生成的静态数据超过了晶体管的导通/截止电位并输出的信号，作为启动所述第三读出放大器的输入信号。

19.根据权利要求1所述的半导体存储装置，其特征在于：

进一步包括：

连接在所述第一预充电电路上的第一写入缓冲器，

连接在所述第二预充电电路上的第二写入缓冲器，以及

在进行向所述存储单元写入的写入操作时，也要将数据写入所述虚设存储单元的器件。

20.根据权利要求19所述的半导体存储装置，其特征在于：

所述第二写入缓冲器的输入端子连接在电源或者接地电位上。

21.根据权利要求19所述的半导体存储装置，其特征在于：

所述半导体存储装置，具有能够从外部对所述第二写入缓冲器的输入数据的逻辑值进行变更，且所述逻辑电路的输出逻辑不变的功能。

22.根据权利要求19所述的半导体存储装置，其特征在于：

进一步包括：向所有的虚设存储单元进行一并写入的一并写入器件。

23.根据权利要求19所述的半导体存储装置，其特征在于：

进一步包括：

刷新计数器，对刷新进行控制，以及

写入器件，将数据写入连接在利用所述刷新计数器选出的所述字线上的所述虚设存储单元。

24.根据权利要求1所述的半导体存储装置，其特征在于：

进一步包括将所述逻辑电路的输出读出到外部的器件。

25.根据权利要求24所述的半导体存储装置，其特征在于：

具有对所述逻辑电路的外部输出的输出/不输出进行切换的功能。

26.根据权利要求24所述的半导体存储装置，其特征在于：

当从所述逻辑电路向外部进行输出的时候，使用所述存储单元的数据输出的一部分或者全部路径。

27.根据权利要求1所述的半导体存储装置，其特征在于：

所述数据线的预充电电位和所述虚设数据线的预充电电位不同。

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